專利名稱：雙柵氧化層雙功函數(shù)cmos的制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體芯片的制造工藝，特別涉及雙柵氧化層雙功函數(shù)場效應(yīng)晶體管的制造工藝，該工藝適用于制造合并邏輯電路和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片。
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和邏輯電路設(shè)計(jì)有不同的設(shè)計(jì)點(diǎn)和設(shè)計(jì)要求。一般邏輯電路設(shè)計(jì)的關(guān)鍵點(diǎn)在于通過增加功率來提高速度。因此，可以容許高器件漏電流。相反，DRAM設(shè)計(jì)最主要一點(diǎn)是使漏電流最小，否則將減少存儲(chǔ)單元數(shù)據(jù)的保持時(shí)間。
IC芯片技術(shù)必須能夠允許較寬范圍的芯片上電壓，同時(shí)提高電路的性能和設(shè)計(jì)靈活性。
例如，在DRAM的設(shè)計(jì)中，必須將字線電壓升高到電路電源電壓之上，以增加存儲(chǔ)于存儲(chǔ)節(jié)點(diǎn)的電荷，并改善從這里讀取的所得信號。
然而，升高字線電壓增大了連接在字線上的轉(zhuǎn)移器件的柵介質(zhì)上的電場。因此，為滿足柵介質(zhì)可靠性的要求，要增厚轉(zhuǎn)移柵的介質(zhì)。關(guān)于一般具有均勻柵氧化物厚度的DRAM芯片，增厚的柵氧化層降低了外圍電路和輸入/輸出(I/O)電路的性能。盡管這種降低對DRAM性能的影響可以接受，但在DRAM與高性能邏輯電路合并時(shí)，邏輯電路變得相當(dāng)慢。因此，在將高性能邏輯電路與DRAM單元合并到一個(gè)芯片上時(shí)，因?yàn)樘幚韽?fù)雜性不可避免地增大，所以不愿意這樣做。
另一個(gè)問題是由于I/O電壓的過量和不足導(dǎo)致對I/O器件柵氧化物的瞬時(shí)電壓尖峰。這種電壓尖峰需要特殊的去耦，以減小尖峰的幅度。這種去耦結(jié)構(gòu)占據(jù)了附加的芯片面積，增大了設(shè)計(jì)復(fù)雜性。所以提出了一種已知為雙柵工藝的技術(shù)，在同一芯片上提供兩種不同的柵氧化層厚度，以提高邏輯電路性能，增加電路設(shè)計(jì)靈活性。
在這種最簡單的雙柵氧化工藝中，生長初始柵氧化層。然后，光刻構(gòu)圖柵氧化層，以保護(hù)厚柵氧化區(qū)，并暴露薄柵氧化區(qū)。然后，從暴露區(qū)腐蝕氧化層。去掉掩模，并在薄氧化區(qū)上生長氧化層，同時(shí)在初始保護(hù)的柵氧化區(qū)中加厚氧化層。
該方法的主要缺點(diǎn)是，用光刻膠涂敷第一柵氧化層，然后剝離此光刻膠，這樣會(huì)降低芯片的成品率和可靠性。
Doyle,B.、Saleimani,H.R．和Philiposian A．等在IEEE ElectronDevice Letters第16卷第7期pp.301-1(1995)中的“在硅CMOS處理中同時(shí)生長不同厚度的柵氧化物”，公開了另一種在一個(gè)芯片上生長雙柵氧化物的方法。Doyle等人指出將氮選擇性地注入薄柵氧化區(qū)的襯底表面內(nèi)。氮的存在延緩了薄氧化物區(qū)的氧化物生長。然后，在兩個(gè)區(qū)同時(shí)生長氧化物，氧化物在薄氧化區(qū)生長得較慢。結(jié)果，在除注入了氮的區(qū)域之外的地方生長了厚氧化物。盡管已表明Doyle等人的技術(shù)是可行的，但仍需要證明可以得到重復(fù)的結(jié)果。
使合并DRAM/邏輯電路工藝復(fù)雜的另一問題是需要形成雙功函數(shù)柵導(dǎo)體，即在P型場效應(yīng)晶體管(PFET)中形成P型和在N型場效應(yīng)晶體管(NFET)中形成N型，并且不會(huì)擾亂DRAM單元中多晶硅-鎢-氮化物柵疊層。這在不增加整個(gè)工藝的復(fù)雜性方面尤其困難。同樣很難避免減少DRAM單元的保持時(shí)間，和減少按要求只在邏輯電路電路上選擇地形成硅化物而產(chǎn)生的金屬污染物。
所以要求一種可靠的合并DRAM/邏輯電路工藝，能選擇地形成柵氧化厚度。
因此，本發(fā)明的目的是將高性能邏輯電路與DRAM合并于一個(gè)集成電路芯片上。
本發(fā)明的另一目的是在一個(gè)芯片上生長兩種不同場效應(yīng)晶體管柵氧化層厚度。
本發(fā)明還一目的是增加在集成電路芯片形成結(jié)的靈活性。
本發(fā)明再一目的是增加在合并DRAM/邏輯電路集成電路芯片上形成結(jié)的靈活性。
本發(fā)明又一目的是選擇地減小集成電路芯片中源/漏和柵電阻。
本發(fā)明又再一目的是在動(dòng)態(tài)隨機(jī)存取集成電路芯片上的FET中選擇地形成雙功函數(shù)柵。
本發(fā)明是一種形成集成電路芯片的方法，所說芯片包括同一芯片上兩種不同的NFET和/或兩種不同的PFET，例如具有厚和薄柵氧化物的FET。該方法包括以下步驟在半導(dǎo)體晶片上選擇地形成包括第一厚柵介質(zhì)層的柵疊層，最好是在硅晶片上形成SiO2；然后，在晶片上形成薄柵介質(zhì)層；接著，在較薄的介質(zhì)層上形成柵；由所說疊層限定厚氧化物柵；形成薄柵氧化物器件的源和漏區(qū)，并摻雜該柵；最后，形成厚柵氧化物器件的源和漏區(qū)，并摻雜該柵。所說疊層最好是包括柵氧化層上的多晶硅層、多晶硅層上的硅化物層及硅化物層上的氮化物層。
通過以下結(jié)合附圖對優(yōu)選實(shí)施例的詳細(xì)說明，可以更好地理解本發(fā)明的上述和其它目的、方案及優(yōu)點(diǎn)，各附圖中

圖1展示根據(jù)本發(fā)明優(yōu)選實(shí)施例形成的厚氧化物柵疊層；圖2展示了疊層上及薄柵氧化層之上的第二多晶硅層；圖3展示了限定薄氧化物FET的抗蝕層；圖4展示了與疊層隔開的薄氧化物FET柵；圖5展示了已構(gòu)圖的厚氧化物柵和薄氧化物掩蔽掩模；圖6展示了晶片上的厚氧化物FET柵和薄氧化物柵；圖7展示了圖6結(jié)構(gòu)上的氮化物和氧化物層；圖8展示了薄氧化物器件限定期間厚氧化物區(qū)上的掩蔽掩模；圖9展示了根據(jù)本發(fā)明優(yōu)選實(shí)施例同一晶片上的厚和薄氧化物FET。
參見各附圖，具體參見圖1，該圖展示了本發(fā)明的優(yōu)選實(shí)施例形成的第一柵疊層100。本發(fā)明的優(yōu)選實(shí)施例是一種用正常情況下在分立的IC芯片上形成的多種類型的器件形成集成電路(IC)芯片的方法。
例如，優(yōu)選的IC器件可以包括利用DRAM特定工藝形成的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元，和根據(jù)邏輯電路工藝形成的高性能微處理器。兩種工藝被充分地分解，以允許包括針對要形成的特殊類型器件需要的各技術(shù)。于是，可以有效地利用兩種工藝在同一芯片形成根據(jù)優(yōu)選實(shí)施例形成的IC芯片。
如為了例示所作的說明，這種用于DRAM的第一類型的器件由這里稱為厚氧化區(qū)的第一柵疊層100形成。這種用于邏輯電路的第二類型的器件由這里稱為薄氧化區(qū)的第二類型的器件形成。而且，這些厚區(qū)和薄區(qū)可以被隔離于特定的芯片區(qū)中，例如邏輯電路和RAM區(qū)，或混雜于一起，選擇地增大電壓處理能力，例如在芯片I/O中，或選擇地提高柵容量。
于是，對于第一種類型在形成了淺溝槽隔離(STI)區(qū)(圖1中未示出)后，在硅襯底102上形成厚氧化物疊層100。在襯底102上形成最好是8.2納米(nm)的第一厚柵介質(zhì)或柵氧化層104。在介質(zhì)層104上形成摻雜的多晶硅層106，最好是50-100nm厚的N型多晶硅。在多晶硅層106上形成最好是50nm的硅化鎢層108。
最后，在疊層上形成帽蓋層110。優(yōu)選的帽蓋層110為100-200nm的厚氮化硅層，最好是200nm厚。所屬領(lǐng)域的技術(shù)人員應(yīng)理解，如何替換上述的疊層材料，并且層的厚度也可以根據(jù)特殊應(yīng)用的要求而改變，而不背離本發(fā)明的精神或范圍。
形成了疊層100后，將之構(gòu)圖，并選擇性地去除，再暴露薄氧化區(qū)112的襯底。疊層100最好是利用常規(guī)的光刻掩蔽工藝構(gòu)成。去掉所選的疊層部分的步驟最好是利用反應(yīng)離子刻蝕(RIE)進(jìn)行。隨后腐蝕疊層100，去掉上氮化層110、硅化鎢層108和多晶硅層106的某些部分，腐蝕終止于柵氧化層104。然后，腐蝕掉暴露的柵氧化層104，再暴露出襯底表面114。
限定了薄氧化區(qū)112后，在暴露的襯底表面114上生長圖2中的薄柵氧化物116。氧化物形成于硅化鎢層108和多晶硅層106的暴露側(cè)壁上。在薄柵氧化物116上淀積未摻雜的多晶硅層118。未摻雜的多晶硅層118最好厚100-200nm。
接著，如圖3所示，光刻構(gòu)圖薄氧化區(qū)112中的未摻雜多晶硅層118。在形成掩模119后，直接腐蝕未摻雜的多晶硅層118，得到如圖4所示的柵120。
圖4還示出了柵疊層100外圍左側(cè)的所謂“縱梁”122?？梢酝ㄟ^如各向同性腐蝕等的過腐蝕去掉縱梁122。然而，為了避免通常不希望的過腐蝕，在隨后的步驟中去掉縱梁122。另外，可以通過首先腐蝕柵疊層100，使其余的疊層部分具有錐形側(cè)壁形狀，減輕去掉縱梁122所需的過腐蝕。
接著，在晶片上形成掩蔽層，并構(gòu)圖成圖5所示的樣子。在隨后的腐蝕步驟，掩模圖形124保護(hù)薄氧化柵區(qū)120，同時(shí)掩模圖形126限定厚氧化柵。腐蝕步驟后，如圖6所示，在表面上在預(yù)先限定的薄氧化物FET柵120旁邊留下了由疊層100腐蝕得到的厚氧化物FET柵128。
如圖7所示，在襯底上形成薄犧牲氧化層130。并在多晶硅柵120上和沿其側(cè)壁，及沿柵128的層106和108的暴露側(cè)壁形成薄犧牲氧化層130。利用合適的掩模和注入步驟，向源和漏擴(kuò)展區(qū)注入摻雜劑，即對于NFET注入N型摻雜劑，對于PFET注入P型摻雜劑。然后，淀積氮化物層132，覆蓋犧牲氧化物層130，該氮化物層還淀積于柵128上的帽蓋層110上。在氮化層132上淀積氧化層134。
然后，如圖8所示，施加掩蔽掩模136，用于在限定薄氧化物器件時(shí)保護(hù)厚氧化物器件。選擇地依次直接腐蝕層132、134的暴露部分，沿柵120的側(cè)壁留下間隔層138。該腐蝕對氮化物和氧化物有選擇性，使得腐蝕停止于氧化層116。包括氮化物部分132’和氧化物部分134’的間隔層138用于確保薄氧化物FET的各溝道和它們的源/漏結(jié)的較深部分與表面硅化物之間的安全距離。
形成間隔層138后，通過注入相同類型的另外的摻雜劑，在源/漏的擴(kuò)展區(qū)形成較深的結(jié)。用N型開始，將摻雜劑注入到圖9的器件的源/漏區(qū)140、142，同時(shí)摻雜多晶硅柵120。然后，對第二類型(P型)FET重復(fù)此腐蝕和注入步驟。這些隔離的薄氧化物器件的限定步驟允許獨(dú)立于其它的較厚氧化物FET，在這些薄氧化物器件區(qū)形成深結(jié)和形成雙功函數(shù)柵。
形成薄氧化物器件后，利用浸漬腐蝕去掉其余的暴露氧化物116和間隔氧化物134’，暴露源/漏結(jié)140、142和N阱接觸(未示出)。利用合適的剝離工藝去掉掩蔽掩模136。其余氮化物間隔層132’有一個(gè)小氮化物環(huán)144，該環(huán)能夠?qū)艑?dǎo)體120與隨后所形成的硅化物間隔安全距離，以防上短路。
同時(shí)在PFET和NFET的源/漏140、142和薄氧化物(邏輯電路)多晶硅柵120上形成硅化物146。并可以在此時(shí)硅化N阱接觸(未示出)。氮化物層132和其余氧化物膜132可以防止在柵128上形成硅化物。
最后，在同一芯片上這樣形成了兩個(gè)獨(dú)特的FET結(jié)構(gòu)后，采用合適的半導(dǎo)體加工步驟完成IC芯片的形成。在隨后的填充和熱周期中一個(gè)重要的問題是熱周期必須與硅化物穩(wěn)定性要求相吻合。所以優(yōu)選利用高密度等離子體填充技術(shù)的低溫BPSG填充，進(jìn)行隨后的填充，并然后在≤750℃的溫度下在圖9所示的完成的結(jié)構(gòu)100上進(jìn)行回流。
另外，上述的氧化物間隔層134可以由如BPSG等摻雜的玻璃形成。如上所述，不去掉這樣形成的間隔層，但取而代之的是，變成隨后填充的部分，以簡化整個(gè)工藝流程。
所得的優(yōu)選實(shí)施例IC芯片是一種成功地合并了RAM和邏輯電路，但沒有通常發(fā)生于這種合并中的不利后果的芯片。
盡管以一個(gè)優(yōu)選實(shí)施例說明了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員可以認(rèn)識到，可以在改形的情況下實(shí)施本發(fā)明，而不背離所附權(quán)利要求書的精神和范圍。
權(quán)利要求
1．一種形成集成電路芯片的方法，所說方法包括以下步驟a)在半導(dǎo)體晶片上選擇地形成柵疊層，所說疊層包括第一介質(zhì)層，所說第一介質(zhì)層有第一厚度；b)在所說半導(dǎo)體晶片上形成第二介質(zhì)層，所說第二介質(zhì)層有不同于所說第一厚度的第二厚度；c)在所說第二介質(zhì)層上至少形成一個(gè)第一柵；d)選擇地去掉所說柵疊層的某些部分以至少限定一個(gè)第二柵；e)鄰近所說第一類型的柵形成導(dǎo)電區(qū)；及f)鄰近所說第二類型的柵形成導(dǎo)電區(qū)。
2．如權(quán)利要求1所述的方法，其特征在于，所說至少一個(gè)第一柵是多個(gè)第一柵，所說至少一個(gè)第二柵是多個(gè)第二柵，所說多個(gè)第一柵中至少一個(gè)為第一導(dǎo)電類型，所說多個(gè)第二柵中至少一個(gè)為所說第一導(dǎo)電類型。
3．如權(quán)利要求2所述的方法，其特征在于，所說多個(gè)第一柵中的至少一個(gè)是第二導(dǎo)電類型，所說多個(gè)第二柵中的至少一個(gè)是所說第二導(dǎo)電類型。
4．如權(quán)利要求2所述的方法，其特征在于，所說第一厚度大于第二厚度。
5．如權(quán)利要求4所述的方法，其特征在于，選擇地形成柵疊層的步驟(a)包括以下步驟1)在所說半導(dǎo)體晶片上形成所說第一介質(zhì)層；2)在所說第一介質(zhì)層上形成層狀導(dǎo)體；3)選擇地去掉所說層狀導(dǎo)體，再暴露選擇區(qū)的所說第一介質(zhì)層；及4)去掉暴露的所說第一介質(zhì)層。
6．如權(quán)利要求5所述的方法，其特征在于，所說半導(dǎo)體晶片是硅，第一介質(zhì)層和第二介質(zhì)層是氧化層。
7．如權(quán)利要求6所述的方法，其特征在于，形成層狀導(dǎo)體的步驟(2)包括以下步驟ⅰ)在所說第一氧化層上形成一層多晶硅；及ⅱ)在所說多晶硅層上形成硅化物層。
8．如權(quán)利要求7所述的方法，其特征在于，形成層狀導(dǎo)體的步驟(2)還包括以下步驟ⅲ)在所說硅化物層上形成氮化物層。
9．如權(quán)利要求7所述的方法，其特征在于，選擇地去掉所說層狀導(dǎo)體的步驟(3)包括反應(yīng)離子腐蝕所說層狀導(dǎo)體，再暴露較厚的第一氧化層。
10．如權(quán)利要求6所述的方法，其特征在于，形成第一柵的步驟(c)以下步驟1)在所說晶片上形成多晶硅層；及2)選擇性去掉所說多晶硅層，保留形成所說第一柵的所說多晶硅層。
11．如權(quán)利要求10所述的方法，其特征在于，形成第一柵的導(dǎo)電區(qū)的步驟e)包括以下步驟1)在所說晶片上淀積層狀介質(zhì)；2)選擇地腐蝕所說層狀介質(zhì)，鄰近確定的第一導(dǎo)電類型的第一柵形成側(cè)壁間隔層；3)向所說確定的第一柵及所說確定的第一柵的導(dǎo)電區(qū)注入所說第一導(dǎo)電類型的摻雜劑；4)選擇地腐蝕所說層狀介質(zhì)，鄰近所說確定的第二導(dǎo)電類型的第一柵形成側(cè)壁間隔層；及5)向所說確定的第一柵及所說確定的第一柵的導(dǎo)電區(qū)注入所說第二導(dǎo)電類型的摻雜劑。
12．如權(quán)利要求11所述的方法，其特征在于，形成第一柵的導(dǎo)電區(qū)的步驟e)包括以下步驟6)在所說第一柵和所說第一柵的導(dǎo)電區(qū)上淀積硅化物。
全文摘要
形成同一芯片上包括兩種不同NFET和/或兩種不同PFET的集成電路芯片的方法,兩種不同F(xiàn)ET例如為厚和薄柵氧化物FET。DRAM陣列可以由厚氧化物FET構(gòu)成,而邏輯電路可以由同一芯片上的薄氧化物FET構(gòu)成。首先,在晶片上形成包括第一厚柵SiO
文檔編號H01L27/10GK1225507SQ9910091
公開日1999年8月11日 申請日期1999年1月4日 優(yōu)先權(quán)日1998年2月5日
發(fā)明者G·B·布龍納, B·埃爾科勒, S·E·舒斯特 申請人:國際商業(yè)機(jī)器公司