一種三維集成cmos集成單元的制作方法
【專(zhuān)利摘要】本發(fā)明屬于半導(dǎo)體集成技術(shù)領(lǐng)域，具體提供一種三維集成CMOS集成單元，該三維集成CMOS集成單元采用單芯片三維集成的方式將高電子遷移率的銦鎵砷溝道NMOSFET和高空穴遷移率的應(yīng)變硅鍺溝道PMOSFET三維集成在單晶硅襯底上，銦鎵砷溝道NMOSFET和應(yīng)變硅鍺溝道PMOSFET的通孔互連技術(shù)可以與源漏接觸的通孔互連技術(shù)工藝相同。本發(fā)明能夠有效避免常規(guī)通孔硅(TSV)技術(shù)晶圓級(jí)封裝技術(shù)引入的對(duì)準(zhǔn)誤差，提高CMOS集成技術(shù)的集成度，減小不同溝道器件間互連引線延遲，具有取代傳統(tǒng)硅基CMOS器件的潛力，在后摩爾時(shí)代具有實(shí)際的應(yīng)用價(jià)值。
【專(zhuān)利說(shuō)明】
一種三維集成CMOS集成單元
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體集成技術(shù)領(lǐng)域，尤其涉及一種三維集成CMOS集成單元。
【背景技術(shù)】
[0002]半導(dǎo)體技術(shù)作為信息產(chǎn)業(yè)的核心和基礎(chǔ)，被視為衡量一個(gè)國(guó)家科學(xué)技術(shù)進(jìn)步和綜合國(guó)力的重要標(biāo)志。在過(guò)去的40多年中，以硅CMOS技術(shù)為基礎(chǔ)的集成電路技術(shù)遵循摩爾定律通過(guò)縮小器件的特征尺寸來(lái)提高芯片的工作速度、增加集成度以及降低成本，集成電路的特征尺寸由微米尺度減小到納米尺度。但是當(dāng)MOS器件的柵長(zhǎng)減小到90納米后，柵氧化層的厚度只有1.2納米，摩爾定律開(kāi)始面臨來(lái)自物理與技術(shù)方面的雙重挑戰(zhàn)。
[0003]學(xué)術(shù)界與產(chǎn)業(yè)界普遍認(rèn)為:采用高迀移率溝道材料替代傳統(tǒng)硅材料將是CMOS技術(shù)的重要發(fā)展方向，其中采用應(yīng)變硅鍺作為PM0SFET的溝道材料層，采用銦鎵砷材料層作為NM0SFET的溝道材料層最有可能在近期實(shí)現(xiàn)大規(guī)模應(yīng)用。如何實(shí)現(xiàn)應(yīng)變硅鍺溝道PM0SFET和銦鎵砷溝道NM0SFET的單片集成具有重要的應(yīng)用價(jià)值。

【發(fā)明內(nèi)容】

[0004](一)要解決的技術(shù)問(wèn)題
[0005]本發(fā)明目的在于將應(yīng)變硅鍺溝道PM0SFET和銦鎵砷溝道NM0SFET三維集成到單晶娃襯底上，獲得一種新結(jié)構(gòu)的CMOS集成單元。
[0006](二)技術(shù)方案
[0007]為達(dá)到上述目的，本發(fā)明提供一種三維集成CMOS集成單元，包括自下而上依次疊置的襯底、埋氧層、PM0SFET、介質(zhì)層和匪OSFET，所述PM0SFET的源漏端和NM0SFET的源漏端均電性連接有引線金屬層，該分別與PM0SFET的漏端和NM0SFET的漏端連接的引線金屬層通過(guò)CMOS通孔金屬層相互電性連接。
[0008]PM0SFET的源漏端和匪OSFET的源漏端均包括源漏材料層和疊置在源漏材料層上的源漏金屬層，分別與PM0SFET的漏端和NM0SFET的漏端連接的引線金屬層通過(guò)MOSFET的通孔金屬層與所述源漏金屬層電性連接。
[0009]所述PM0SFET具有應(yīng)變硅鍺溝道層，所述NM0SFET具有銦鎵砷溝道層。
[0010]所述PM0SFET具有硅鍺源漏材料層，所述NM0SFET具有銦鎵砷源漏材料層。
[0011]所述介質(zhì)層包括第一氧化物介質(zhì)層和第二氧化物介質(zhì)層，所述NM0SFET和所述PM0SFET由所述第一氧化物介質(zhì)層和所述第二氧化物介質(zhì)層相隔離。
[0012]所述第一氧化物介質(zhì)層和所述第二氧化物介質(zhì)層分別為硅基、鋁基、鈧基、鈦基、鎵基、鍺基、鋯基、釔基、鑭基、鉿基、鉭基氧化物中的任一種。
[0013]所述PM0SFET的源漏材料層疊置在所述PM0SFET的溝道層上表面兩側(cè)，其側(cè)邊分別與所述PM0SFET的應(yīng)變硅鍺溝道層的兩側(cè)對(duì)齊。
[0014]所述PM0SFET具有柵介質(zhì)層，其疊置在所述應(yīng)變硅鍺溝道層之上并處在所述硅鍺源漏材料層中間，所述PM0SFET的柵介質(zhì)層的下表面長(zhǎng)度和所述硅鍺源漏材料層的下表面長(zhǎng)度之和與所述應(yīng)變硅鍺溝道層長(zhǎng)度相同。
[0015]所述PM0SFET還包括功函數(shù)金屬層、柵金屬層，所述功函數(shù)金屬層疊置在所述PM0SFET的柵介質(zhì)層之上;所述柵金屬層疊置在所述功函數(shù)金屬層之上。
[0016]所述PM0SFET具有淺槽隔離層，其疊置在所述埋氧層之上的兩側(cè)，其側(cè)邊分別與所述PM0SFET的應(yīng)變硅鍺溝道層、硅鍺源漏材料層的側(cè)邊相接。
[0017]所述NM0SFET的銦鎵砷源漏材料層疊置在所述銦鎵砷溝道層上表面兩側(cè)，其側(cè)邊分別與所述銦鎵砷溝道層兩側(cè)對(duì)齊。
[0018]所述NM0SFET具有柵介質(zhì)層，其疊置在所述銦鎵砷溝道層之上并處在所述銦鎵砷源漏材料層中間，所述匪OSFET的柵介質(zhì)層下表面長(zhǎng)度和所述銦鎵砷源漏材料層下表面長(zhǎng)度之和與所述銦鎵砷溝道層長(zhǎng)度相同。
[0019]所述匪OSFET還包括功函數(shù)金屬層和柵金屬層，所述功函數(shù)金屬層疊置在所述NM0SFET的柵介質(zhì)層之上;所述柵金屬層疊置在所述功函數(shù)金屬層之上。
[0020]所述埋氧層可為二氧化硅層，所述埋氧層的厚度在I納米?100納米之間。
[0021]所述應(yīng)變硅鍺溝道層為N型輕摻雜的壓應(yīng)變硅鍺單晶層，所述應(yīng)變硅鍺溝道層中硅、鍺原子數(shù)比值娃:鍺=x: (1-x)，x的取值范圍可設(shè)置在0<χ<1之間，所述應(yīng)變硅鍺溝道層的厚度在I納米?30納米之間，所述應(yīng)變硅鍺溝道層的應(yīng)變?cè)贠至2%之間。
[0022]所述硅鍺源漏材料層為P型重?fù)诫s的硅鍺單晶層，所述硅鍺源漏材料層中硅、鍺原子數(shù)比值硅:鍺= y:(l-y)，y的取值范圍可設(shè)置在0<y<l之間，所述硅鍺源漏材料層的厚度在I納米?100納米之間。
[0023]所述PM0SFET的柵介質(zhì)層可以為高介電常數(shù)的氧化物，包括鋁基、鋯基、鉿基、釓基、鎵基、鑭基、鉭基、釔基氧化物，所述PM0SFET的柵介質(zhì)層的氧化物中的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷、釔，所述PM0SFET的柵介質(zhì)層的氧化物中摻雜元素的原子數(shù)量與總的金屬元素的原子數(shù)量的比值=Z: (1-Z)，z的取值范圍可設(shè)置為0<ζ<1，所述PM0SFET的柵介質(zhì)層的厚度在3埃?5納米之間。
[0024]所述PM0SFET的功函數(shù)金屬層可以為氮化鉭、氮化鈦、鈦、鎳、鉑、鎢或鋁的一層或以上多種金屬材料層多層金屬化而成，所述PM0SFET的功函數(shù)金屬層的厚度在3埃?20納米之間。
[0025]所述PM0SFET的柵金屬層可以為氮化鉭、氮化鈦、鈦、鎳、鉑、鎢或鋁的一層或以上多種金屬材料層多層金屬化而成，所述PM0SFET的柵金屬層的厚度在I納米-100納米之間。
[0026]所述PM0SFET的源漏金屬層可以是鎳、金、鈀、鈦、銅、鉑、鎢、鈷的一層或多層金屬化而成，所述PM0SFET的源漏金屬層的厚度在I納米?100納米之間。
[0027]所述PM0SFET的淺槽隔離層可以為二氧化硅、氮化硅、氮氧硅及其多種組合。所述第一PM0SFET介質(zhì)填充層和所述第二PM0SFET介質(zhì)填充層材料相同，可以為二氧化硅、氮化硅、氮氧硅及其多種組合。
[0028]所述PM0SFET的通孔金屬層可以是鎢、鎳、金、鈀、鈦、銅、鉑的一層或多層金屬化而成。
[0029]所述PM0SFET的漏極引線金屬層、所述PM0SFET的柵極引線金屬層和所述PM0SFET的源極引線金屬層的材料相同，可以為鎢、鎳、金、鈀、鈦、銅、鉑、鋁的一層或多層金屬化而成。
[0030]所述第一氧化物介質(zhì)層可以為硅基、鋁基、鋯基、鉿基、釓基、鎵基、鑭基、鉭基、釔基氧化物，所述第一氧化物介質(zhì)層可以進(jìn)行摻雜，所述第一氧化物介質(zhì)層的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷、釔，所述第一氧化物介質(zhì)層的厚度在I納米?50納米之間。
[0031]所述第二氧化物介質(zhì)層可以為硅基、鋁基、鋯基、鉿基、釓基、鎵基、鑭基、鉭基、釔基氧化物，所述第二氧化物介質(zhì)層可以進(jìn)行摻雜，所述第二氧化物介質(zhì)層的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷、釔，所述第二氧化物介質(zhì)層的厚度在I納米?50納米之間。
[0032]所述CMOS通孔金屬層可以是鎢、鎳、金、鈀、鈦、銅、鉑的一層或多層金屬化而成。
[0033]所述銦鎵砷溝道層為P型輕摻雜或非故意摻雜的銦鎵砷單晶層，所述銦鎵砷溝道層中銦、鎵、砷原子數(shù)比值銦:鎵:砷=m: (1-m):1，m的取值范圍可設(shè)置為0.2<m< I之間，所述銦鎵砷溝道層的厚度在I納米-30納米之間。
[0034]所述銅嫁神源漏材料層為N型重慘雜的銅嫁神單晶層，所述銅嫁神源漏材料層中銦、鎵、砷原子數(shù)比值銦:鎵:砷= n:(l-n):l，n的取值范圍可設(shè)置為0<η<1之間，所述銦鎵砷源漏材料層的厚度在I納米-100納米之間。
[0035]所述匪OSFET的柵介質(zhì)層可以為高介電常數(shù)的氧化物，包括鋁基、鋯基、鉿基、釓基、鎵基、鑭基、鉭基、釔基氧化物，所述NM0SFET的柵介質(zhì)層的氧化物中的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷、釔，所述NM0SFET的柵介質(zhì)層的氧化物中摻雜元素的原子數(shù)量與總的金屬元素的原子數(shù)量的比值= a:(l-a)，a的取值范圍可設(shè)置為0<a<l，所述NM0SFET的柵介質(zhì)層的厚度在3埃?5納米之間。
[0036]所述NM0SFET的功函數(shù)金屬層可以為氮化鉭、氮化鈦、鈦、鎳、鉑、鎢或鋁的一層或以上多種金屬材料層多層金屬化而成，所述NM0SFET的功函數(shù)金屬層的厚度在3埃?20納米之間。
[0037]所述NM0SFET的柵金屬層可以為氮化鉭、氮化鈦、鈦、鎳、鉑、鎢或鋁的一層或以上多種金屬材料層多層金屬化而成，所述NM0SFET的柵金屬層的厚度在I納米?100納米之間。
[0038]所述匪OSFET的源漏金屬層可以是鎳、鍺、金、鈀、鈦、銅、鉑、鎢的一層或多層金屬化而成，所述NM0SFET的源漏金屬層的厚度在I納米?100納米之間。
[0039]所述NM0SFET的淺槽隔離層可以為二氧化硅、氮化硅、氮氧硅及其多種組合。
[0040]所述第一匪OSFET介質(zhì)填充層和所述第二NM0SFET介質(zhì)填充層的材料相同，可以為二氧化硅、氮化硅、氮氧硅及其多種組合。
[0041]所述NM0SFET的通孔金屬層可以是鎢、鎳、金、鈀、鈦、銅、鉑的一層或多層金屬化而成。
[0042]所述匪OSFET的漏極引線金屬層、所述NM0SFET的柵極引線金屬層和所述匪OSFET的源極引線金屬層的材料相同，可以為鎢、鎳、金、鈀、鈦、銅、鉑、鋁的一層或多層金屬化而成。
[0043](三)有益效果
[0044]本發(fā)明的三維集成CMOS集成單元采用單芯片三維集成的方式將高電子迀移率的銦鎵砷溝道匪OSFET和高空穴迀移率的應(yīng)變硅鍺溝道PM0SFET三維集成在單晶硅襯底上。NM0SFET和PM0SFET的通孔互連技術(shù)可以與源漏接觸的通孔互連技術(shù)工藝相同，有效避免了常規(guī)通孔硅(TSV)技術(shù)晶圓級(jí)封裝技術(shù)引入的對(duì)準(zhǔn)誤差，提高了 CMOS集成技術(shù)的集成度，減小了不同溝道器件間互連引線延遲，具有取代傳統(tǒng)硅基CMOS器件的潛力，在后摩爾時(shí)代具有實(shí)際的應(yīng)用價(jià)值。
【附圖說(shuō)明】
[0045]圖1為本發(fā)明所提供的三維集成CMOS集成單元的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖，所述三維集成CMOS集成單元由銦鎵砷溝道NM0SFET和應(yīng)變硅鍺溝道PM0SFET組成；I為單晶硅襯底、2為埋氧層、3為應(yīng)變硅鍺溝道層、4為硅鍺源漏材料層、6為PM0SFET的柵介質(zhì)層、7為PM0SFET的功函數(shù)金屬層、8為PM0SFET的柵金屬層、5為PM0SFET的源漏金屬層、10為PM0SFET的淺槽隔離層、9a為第一PM0SFET的介質(zhì)填充層、9b為第二PM0SFET的介質(zhì)填充層、Ila為PM0SFET的通孔金屬層、13為PM0SFET的源極引線金屬層、12為PM0SFET的柵極引線金屬層、14a為PM0SFET的漏極引線金屬層、15為第一氧化物介質(zhì)層、16為第二氧化物介質(zhì)層、I Ic為CMOS通孔金屬層、17為銦鎵砷溝道層、18為銦鎵砷源漏材料層、19為匪OSFET的柵介質(zhì)層、20為匪OSFET的功函數(shù)金屬層、21為匪OSFET的柵金屬層、22為匪OSFET的源漏金屬層、24為匪OSFET的淺槽隔離層、25a為第一MTOSFET的介質(zhì)填充層、25b為第二匪OSFET的介質(zhì)填充層、I Ib為NM0SFET的通孔金屬層、14b為匪OSFET的漏極引線金屬層、23為NM0SFET的柵極引線金屬層和26為NM0SFET的源極引線金屬層。
【具體實(shí)施方式】
[0046]為使本發(fā)明的目的、內(nèi)容、和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步詳細(xì)描述。以下實(shí)施例僅用于更加清楚地說(shuō)明本發(fā)明的技術(shù)方案，而不能以此來(lái)限制本發(fā)明的保護(hù)范圍。
[0047]本實(shí)施例具體描述本發(fā)明所提供的一種三維集成CMOS集成單元。
[0048]如圖1所示，本發(fā)明所提供的三維集成CMOS集成單元，所述三維集成CMOS集成單元由銦鎵砷溝道匪OSFET和應(yīng)變硅鍺溝道PM0SFET組成，所述三維集成CMOS集成單元包括單晶硅襯底1、埋氧層2、應(yīng)變硅鍺溝道層3、硅鍺源漏材料層4、PM0SFET的柵介質(zhì)層6、PM0SFET的功函數(shù)金屬層7、PM0SFET的柵金屬層8、PM0SFET的源漏金屬層5、PM0SFET的淺槽隔離層10、第一 PM0SFET的介質(zhì)填充層9a、第二 PM0SFET的介質(zhì)填充層9b、PM0SFET的通孔金屬層11a、PM0SFET的源極引線金屬層13、PM0SFET的柵極引線金屬層12、PM0SFET的漏極引線金屬層14a、第一氧化物介質(zhì)層15、第二氧化物介質(zhì)層16、CM0S通孔金屬層11c、銦鎵砷溝道層17、銦鎵砷源漏材料層18、匪OSFET的柵介質(zhì)層19、匪OSFET的功函數(shù)金屬層20、匪OSFET的柵金屬層21、匪OSFET的源漏金屬層22、匪OSFET的淺槽隔離層24、第一 NM0SFET的介質(zhì)填充層25a、第二匪OSFET的介質(zhì)填充層25b、匪OSFET通孔金屬層11b、匪OSFET漏極引線金屬層14b、NM0SFET柵極引線金屬層23和NM0SFET源極引線金屬層26。
[0049]所述應(yīng)變硅鍺溝道PM0SFET由所述單晶硅襯底1、所述埋氧層2、所述應(yīng)變硅鍺溝道層3、所述硅鍺源漏材料層4、所述PM0SFET的柵介質(zhì)層6、所述PM0SFET的功函數(shù)金屬層7、所述PM0SFET的柵金屬層8、所述PM0SFET的源漏金屬層5、所述PM0SFET的淺槽隔離層10、所述第一 PM0SFET的介質(zhì)填充層9a、所述第二 PM0SFET的介質(zhì)填充層％、所述PM0SFET的通孔金屬層11a、所述PM0SFET的源極引線金屬層13、所述PM0SFET的柵極引線金屬層12、所述PM0SFET的漏極引線金屬層14a、所述第一氧化物介質(zhì)層15組成，所述應(yīng)變硅鍺溝道PMOSFET以所述應(yīng)變硅鍺溝道層3為溝道材料層，所述應(yīng)變硅鍺溝道PM0SFET以所述硅鍺源漏材料層4為源漏材料層。
[0050]所述銦鎵砷溝道匪OSFET由所述CMOS通孔金屬層11c、所述第二氧化物介質(zhì)層16、所述銦鎵砷溝道層17、所述銦鎵砷源漏材料層18、所述NM0SFET的柵介質(zhì)層19、所述NM0SFET的功函數(shù)金屬層20、所述NM0SFET的柵金屬層21、所述NM0SFET的源漏金屬層22、所述匪OSFET的淺槽隔離層24、所述第一 NM0SFET的介質(zhì)填充層25a、所述第二匪OSFET的介質(zhì)填充層25b、所述NM0SFET的通孔金屬層11b、所述NM0SFET的漏極引線金屬層14b、所述NM0SFET的柵極引線金屬層23和所述NM0SFET的源極引線金屬層26組成，所述銦鎵砷溝道NM0SFET以所述銦鎵砷溝道層17為溝道材料層，所述銦鎵砷溝道NM0SFET以所述銦鎵砷源漏材料層18為源漏材料層；
[0051 ] 所述銦鎵砷溝道匪OSFET和所述應(yīng)變硅鍺溝道PMOSFET單片集成在單晶硅襯底I上，所述銦鎵砷溝道NM0SFET疊置在所述應(yīng)變硅鍺溝道PMOSFET上方，由所述第一氧化物介質(zhì)層15和所述第二氧化物介質(zhì)層16相隔離。
[0052 ] 所述銦鎵砷溝道NMO SFE T的漏端和所述應(yīng)變硅鍺溝道PMO SFE T的漏端由所述匪OSFET的漏極通孔金屬層11b、所述NM0SFET的漏極引線金屬層14b、所述CMOS通孔金屬層11c、所述PMOSFET的漏極通孔金屬層Ila和所述PMOSFET的漏極引線金屬層14a相連接。
[0053]所述埋氧層2疊置在所述單晶硅襯底I上，所述應(yīng)變硅鍺溝道層3疊置在所述埋氧層2之上;所述硅鍺源漏材料層4疊置在所述應(yīng)變硅鍺溝道層3上表面兩側(cè)，其側(cè)邊分別與所述應(yīng)變硅鍺溝道層3兩側(cè)對(duì)齊;所述PMOSFET的柵介質(zhì)層6疊置在所述應(yīng)變硅鍺溝道層3之上并處在所述硅鍺源漏材料層4中間，所述PMOSFET的柵介質(zhì)層6下表面長(zhǎng)度和所述硅鍺源漏材料層4下表面長(zhǎng)度之和與所述應(yīng)變硅鍺溝道層3長(zhǎng)度相同；所述PMOSFET的功函數(shù)金屬層7疊置在所述PMOSFET的柵介質(zhì)層6之上;所述PMOSFET的柵金屬層8疊置在所述PMOSFET的功函數(shù)金屬層7之上；所述PMOSFET的源漏金屬層5疊置在所述硅鍺源漏材料層4之上；所述PMOSFET的通孔金屬層Ila分別疊置在所述PMOSFET的源漏金屬層5和所述PMOSFET的柵金屬層8之上;所述PMOSFET的淺槽隔離層10疊置在所述埋氧層2之上兩側(cè)，其側(cè)邊分別與所述應(yīng)變硅鍺溝道層3、所述硅鍺源漏材料層4、所述PMOSFET的源漏金屬層5的側(cè)邊相接;所述第一PMOSFET的介質(zhì)填充層9a疊置在所述PMOSFET的淺槽隔離層10和所述PMOSFET的源漏金屬層5之上；所述PMOSFET的源極引線金屬13疊置在所述第一PMOSFET介質(zhì)填充層9a和所述PMOSFET的通孔金屬層I Ia中源端的通孔金屬層之上;所述PMOSFET柵極引線金屬層12疊置在所述PMOSFET通孔金屬層I Ia中柵極的通孔金屬層之上;所述PMOSFET的漏極引線金屬層14a疊置在所述第一 PMOSFET的介質(zhì)填充層9a和所述PMOSFET的通孔金屬層Ila中漏端的通孔金屬層之上;所述第二 PMOSFET的介質(zhì)填充層9b填置于所述應(yīng)變硅鍺溝道層3、所述硅鍺源漏材料層4、所述PMOSFET的柵介質(zhì)層6、所述PMOSFET的功函數(shù)金屬層7、所述PMOSFET的柵金屬層8、所述PMOSFET的源漏金屬層5、所述PMOSFET的通孔金屬層11a、所述PMOSFET源極引線金屬層13、所述PMOSFET的柵極引線金屬層12、PM0SFET的漏極引線金屬層14a之間的空隙處;所述PMOSFET的源極引線金屬13、所述PMOSFET的柵極引線金屬12、所述PMOSFET的漏極引線金屬14a和所述第二 PMOSFET的介質(zhì)填充層9b的上表面處于同一水平面;所述第一氧化物介質(zhì)層15疊置在所述PMOSFET的源極引線金屬13、所述PMOSFET柵極引線金屬層12、所述PMOSFET的漏極引線金屬14a和所述第二 PMOSFET的介質(zhì)填充層9b的上表面之上。
[0054]所述第二氧化物介質(zhì)層16疊置在所述第一氧化物介質(zhì)層15之上，所述銦鎵砷溝道層17疊置在所述第二氧化物介質(zhì)層16之上;所述銦鎵砷源漏材料層18疊置在所述銦鎵砷溝道層17上表面兩側(cè)，其側(cè)邊分別與所述銦鎵砷溝道層17兩側(cè)對(duì)齊;所述NM0SFET的柵介質(zhì)層19疊置在所述銦鎵砷溝道層17之上并處在所述銦鎵砷源漏材料層18中間，所述NM0SFET的柵介質(zhì)層19下表面長(zhǎng)度和所述銦鎵砷源漏材料層18下表面長(zhǎng)度之和與所述銦鎵砷溝道層
17長(zhǎng)度相同；所述匪OSFET的功函數(shù)金屬層20疊置在所述匪OSFET的柵介質(zhì)層19之上;所述匪OSFET的柵金屬層21疊置在所述匪OSFET的功函數(shù)金屬層20之上;所述NM0SFET的源漏金屬層22疊置在所述銦鎵砷源漏材料層18之上;所述NM0SFET的通孔金屬層Ilb分別疊置在所述NM0SFET的源漏金屬層22和所述WOSFET的柵金屬層21之上;所述匪OSFET的淺槽隔離層24疊置在所述第二氧化物介質(zhì)層16之上兩側(cè)，其側(cè)邊分別與所述銦鎵砷溝道層17、銦鎵砷源漏材料層18、所述NM0SFET源漏金屬層22的側(cè)邊相接;所述第一 NM0SFET的介質(zhì)填充層25a疊置在所述NM0SFET的淺槽隔離層24和所述匪OSFET的源漏金屬層22之上;所述NM0SFET的漏極引線金屬14b疊置在所述第一 NM0SFET的介質(zhì)填充層25a、所述CMOS通孔金屬層I Ic和所述匪OSFET的通孔金屬層Ilb中漏端的通孔金屬層之上;所述NM0SFET的柵極引線金屬23疊置所述NM0SFET的通孔金屬層I Ib中柵極的通孔金屬層之上;所述匪OSFET的源極引線金屬26疊置在所述第一匪OSFET的介質(zhì)填充層25a和所述NM0SFET的通孔金屬層Ilb中源端的通孔金屬層之上;所述第二 NM0SFET的介質(zhì)填充層25b填置于所述銦鎵砷溝道層17、所述銦鎵砷源漏材料層18、所述麗OSFET的柵介質(zhì)層19、所述麗OSFET的功函數(shù)金屬層20、所述匪OSFET的柵金屬層21、所述匪OSFET的源漏金屬層22、所述匪OSFET的通孔金屬層I Ib之間的空隙處;所述CMOS通孔金屬層11 c的上下表面分別與所述NM0SFET的漏極引線金屬14b的下表面和所述PMOSFET的漏極引線金屬14a的上表面相接，所述CMOS通孔金屬層Ilc兩側(cè)與所述第一氧化物介質(zhì)層15、所述第二氧化物介質(zhì)層16、所述匪OSFET的淺槽隔離層24、所述第一 NM0SFET的介質(zhì)填充層25a相接。
[0055]所述埋氧層2為二氧化硅層，所述埋氧層的厚度為50納米。
[0056]所述應(yīng)變硅鍺溝道層3為N型輕摻雜的硅鍺單晶層，所述應(yīng)變硅鍺溝道層3中硅、鍺原子數(shù)比值硅:鍺=1:1，所述應(yīng)變硅鍺溝道層3的厚度為10納米，所述應(yīng)變硅鍺溝道層3的摻雜元素為磷，摻雜濃度為8X 1017cm—3，所述應(yīng)變硅鍺溝道層為1%壓應(yīng)變的硅鍺單晶層。
[0057]所述硅鍺源漏材料層4為P型重?fù)诫s的硅鍺單晶層，所述硅鍺源漏材料層4中硅、鍺原子數(shù)比值硅:鍺=6:4，所述硅鍺源漏材料層4的厚度為30納米，所述硅鍺源漏材料層4的摻雜元素為硼，摻雜濃度為6 X 119Cnf3。
[0058]所述PMOSFET的柵介質(zhì)層6為二氧化鉿，所述PMOSFET的柵介質(zhì)層6的厚度為3納米。
[0059]所述PMOSFET的功函數(shù)金屬層7為氮化鉭，所述PMOSFET的功函數(shù)金屬層7的厚度為10納米。
[0060]所述PMOSFET的柵金屬層8為氮化鉭，所述PMOSFET的柵金屬層8的厚度為20納米。[0061 ] 所述PMOSFET的源漏金屬層5為鎳，所述PMOSFET的源漏金屬層5的厚度為30納米。
[0062]所述PMOSFET的淺槽隔離層10為二氧化硅。所述第一PMOSFET的介質(zhì)填充層9a和所述第二 PMOSFET的介質(zhì)填充層9b材料相同，為二氧化硅。
[0063]所述PMOSFET的通孔金屬層可以是鎢。
[0064]所述PMOSFET的源極引線金屬層13、所述PMOSFET柵極引線金屬層12和所述PMOSFET漏極引線金屬層14a的材料相同都為銅。
[0065]所述第一氧化物介質(zhì)層15為三氧化二鋁，所述第一氧化物介質(zhì)層15的厚度為10納米。
[0066]所述第一氧化物介質(zhì)層16為三氧化二鋁，所述第一氧化物介質(zhì)層16的厚度為10納米。
[0067]所述CMOS通孔金屬層Ilc為鎢。
[0068]所述銦鎵砷溝道層17為非故意摻雜的銦鎵砷單晶層，所述銦鎵砷溝道層17中銦、鎵、砷原子數(shù)比值銦:鎵:砷= 0.53:0.47:1，所述銦鎵砷溝道層17的厚度為10納米。
[0069]所述銦鎵砷源漏材料層18為N型重?fù)诫s的銦鎵砷單晶層，所述銦鎵砷源漏材料層
18中銦、鎵、砷原子數(shù)比值銦:鎵:砷=0.53:0.47:1，所述銦鎵砷源漏材料層18的厚度為30納米，所述銦鎵砷源漏材料層18的摻雜元素為硅，摻雜濃度為3 X 119Cnf3。
[0070]所述匪OSFET的柵介質(zhì)層19為三氧化二鋁，所述匪OSFET的柵介質(zhì)層19的厚度為3納米。
[0071 ]所述NM0SFET的功函數(shù)金屬層20為氮化鈦，所述NM0SFET的功函數(shù)金屬層20的厚度為10納米。
[0072]所述匪OSFET的柵金屬層21為氮化鈦，所述匪OSFET的柵金屬層21的厚度為20納米。
[0073]所述匪OSFET的源漏金屬層22為鎳，所述匪OSFET的源漏金屬層22的厚度為30納米。
[0074]所述NM0SFET的淺槽隔離層24為二氧化硅。
[0075]所述第一匪OSFET的介質(zhì)填充層25a和所述第二匪OSFET的介質(zhì)填充層25b的材料相同都為二氧化硅。
[0076]所述NM0SFET的通孔金屬層I Ib為鎢。
[0077]所述匪OSFET的漏極引線金屬層14b、所述匪OSFET的柵極引線金屬層23和所述NM0SFET的源極引線金屬層26的材料相同都為銅。
[0078]本發(fā)明所提供的三維集成CMOS集成單元的可以采用傳統(tǒng)的CMOS工藝在硅基絕緣體上硅鍺襯底上首先制備硅鍺溝道PM0SFET，在進(jìn)行互連和平坦化之后，沉積介質(zhì)層，采用晶圓鍵合的方式將表面沉積有介質(zhì)層的銦鎵砷溝道外延襯底鍵合到硅鍺溝道PMOSFET晶圓上，采用常規(guī)的后柵工藝制備銦鎵砷溝道麗0SFET，并采用通孔技術(shù)進(jìn)行銦鎵砷溝道NM0SFET和硅鍺PMOSFET漏端互連，從而形成所述三維集成CMOS集成單元。
[0079]以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種三維集成CMOS集成單元，其特征在于，包括自下而上依次疊置的襯底、埋氧層、PM0SFET、介質(zhì)層和NM0SFET，所述PM0SFET的源漏端和NM0SFET的源漏端均電性連接有引線金屬層，該分別與PM0SFET的漏端和NM0SFET的漏端連接的引線金屬層通過(guò)CMOS通孔金屬層相互電性連接。2.如權(quán)利要求1所述的三維集成CMOS集成單元，其特征在于，PM0SFET的源漏端和NM0SFET的源漏端均包括源漏材料層和疊置在源漏材料層上的源漏金屬層，分別與PM0SFET的漏端和NM0SFET的漏端連接的引線金屬層通過(guò)MOSFET的通孔金屬層與所述源漏金屬層電性連接。3.如權(quán)利要求2所述的三維集成CMOS集成單元，其特征在于，所述PM0SFET具有應(yīng)變硅鍺溝道層和硅鍺源漏材料層，所述NM0SFET具有銦鎵砷溝道層和銦鎵砷源漏材料層。4.如權(quán)利要求1?3中任一項(xiàng)所述的三維集成CMOS集成單元，其特征在于，所述介質(zhì)層包括第一氧化物介質(zhì)層和第二氧化物介質(zhì)層，所述NM0SFET和所述PM0SFET由所述第一氧化物介質(zhì)層和所述第二氧化物介質(zhì)層相隔離。5.如權(quán)利要求1?3中任一項(xiàng)所述的三維集成CMOS集成單元，其特征在于，所述PM0SFET的源漏材料層疊置在所述PM0SFET的溝道層上表面兩側(cè)，其側(cè)邊分別與所述PM0SFET的應(yīng)變硅鍺溝道層的兩側(cè)對(duì)齊。6.如權(quán)利要求5所述的三維集成CMOS集成單元，其特征在于，所述PM0SFET具有柵介質(zhì)層，其疊置在所述應(yīng)變硅鍺溝道層之上并處在所述硅鍺源漏材料層中間，所述PM0SFET的柵介質(zhì)層的下表面長(zhǎng)度和所述硅鍺源漏材料層的下表面長(zhǎng)度之和與所述應(yīng)變硅鍺溝道層長(zhǎng)度相同。7.如權(quán)利要求6所述的三維集成CMOS集成單元，其特征在于，所述PM0SFET還包括功函數(shù)金屬層、柵金屬層，所述功函數(shù)金屬層疊置在所述PM0SFET的柵介質(zhì)層之上;所述柵金屬層疊置在所述功函數(shù)金屬層之上。8.如權(quán)利要求7所述的三維集成CMOS集成單元，其特征在于，所述PM0SFET具有淺槽隔離層，其疊置在所述埋氧層之上的兩側(cè)，其側(cè)邊分別與所述PM0SFET的應(yīng)變硅鍺溝道層、硅鍺源漏材料層的側(cè)邊相接。9.如權(quán)利要求3所述的三維集成CMOS集成單元，其特征在于，所述NM0SFET的銦鎵砷源漏材料層疊置在所述銦鎵砷溝道層上表面兩側(cè)，其側(cè)邊分別與所述銦鎵砷溝道層兩側(cè)對(duì)齊。10.如權(quán)利要求9所述的三維集成CMOS集成單元，其特征在于，所述NM0SFET具有柵介質(zhì)層，其疊置在所述銦鎵砷溝道層之上并處在所述銦鎵砷源漏材料層中間，所述NM0SFET的柵介質(zhì)層下表面長(zhǎng)度和所述銦鎵砷源漏材料層下表面長(zhǎng)度之和與所述銦鎵砷溝道層長(zhǎng)度相同。
【文檔編號(hào)】H01L29/10GK106098689SQ201610402612
【公開(kāi)日】2016年11月9日
【申請(qǐng)日】2016年6月8日
【發(fā)明人】孫兵, 劉洪剛, 王盛凱, ?；|, 龔著靖
【申請(qǐng)人】中國(guó)科學(xué)院微電子研究所