專(zhuān)利名稱(chēng)：正向本體偏置晶體管電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路，更詳細(xì)地說(shuō)，涉及其中至少某些晶體管的本體被正向偏置的半導(dǎo)體電路。
在傳統(tǒng)的靜態(tài)、動(dòng)態(tài)和差分互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯和存儲(chǔ)電路中，使用其本體端子分別連接到地或者電源電壓節(jié)點(diǎn)的n溝道金屬氧化物場(chǎng)效應(yīng)晶體管(MOSFET)(nMOS晶體管)或者p溝道MOSFET(pMOS晶體管)。已經(jīng)提出一些其它電路配置，其中，把反向偏置靜態(tài)或者動(dòng)態(tài)地加到MOSFET的本體節(jié)點(diǎn)上，以便降低MOSFET未切換時(shí)的亞閾值漏電流。在這些配置中，pMOS晶體管的本體連接到高于(更正)電源電壓的電壓源，而nMOS晶體管的本體連接到低于(更負(fù))地電位的電壓源。
在使用上述電路配置的微處理器和通信芯片中，最高可達(dá)性能和在所要求的性能水平上允許的最小電源電壓可能受到以下因素的限制1)本征晶體管驅(qū)動(dòng)電流；以及2)由處理技術(shù)提供的對(duì)器件參數(shù)的控制能力。在整個(gè)芯片上器件參數(shù)波動(dòng)的主導(dǎo)源可能是關(guān)鍵尺寸(CD)的變化。為了使MOSFET的特性不會(huì)隨CD變化而發(fā)生不能接受的大量改變，可以仔細(xì)設(shè)計(jì)所述器件，使其在短溝道效應(yīng)(SCE)、漏極誘發(fā)勢(shì)壘降低(DIBL)和擊穿(PT)免除性方面具有足夠大的容限。在最小特征尺寸尺度例如小于0.18微米的情況下，可以用于MOSFET結(jié)構(gòu)的、能夠在低的電源電壓下提供足夠的驅(qū)動(dòng)電流同時(shí)保持適當(dāng)?shù)腟CE、DIBL和PT免除性的設(shè)計(jì)空間受到嚴(yán)格的限制。超小型MOSFET的這些設(shè)計(jì)上的困難會(huì)形成實(shí)現(xiàn)下一代微處理器、通信和存儲(chǔ)芯片的性能和功率目標(biāo)的主要障礙。此外，這些設(shè)計(jì)困難會(huì)使未來(lái)工藝技術(shù)的開(kāi)發(fā)成本大幅度上升。
因此，需要一種以相對(duì)地低的功率提供相對(duì)地高的性能的晶體管。
根據(jù)本發(fā)明的一個(gè)方面，一種半導(dǎo)體電路包括第一組第一類(lèi)型的場(chǎng)效應(yīng)(FET)晶體管，其中每一個(gè)具有本體和柵極。所述電路包括第二組第二類(lèi)型的場(chǎng)效應(yīng)(FET)晶體管，其中每一個(gè)具有本體和柵極。所述電路包括第一電壓源，用來(lái)在第一方式期間有選擇地向第一組FET晶體管的本體提供正向偏置，并且，在第二方式期間向第一組FET晶體管的本體提供非正向偏置，同時(shí)，在第一方式下，與加到所述第一組FET晶體管柵極上的電壓無(wú)關(guān)地把正向偏置加到所述第一組FET晶體管上。
根據(jù)本發(fā)明的另一方面，一種電路包括p溝道場(chǎng)效應(yīng)晶體管(pFET晶體管)，后者的n型本體電耦合到地電壓節(jié)點(diǎn)，以便向所述pFET晶體管施加正向本體偏置。一種電路包括n溝道場(chǎng)效應(yīng)晶體管(nFET晶體管)，后者的p型本體電耦合到電源電壓節(jié)點(diǎn)，以便向所述nFET晶體管施加正向本體偏置。
根據(jù)以下提供的詳細(xì)描述，以及根據(jù)本發(fā)明各實(shí)施例的附圖，將更加全面地理解本發(fā)明，但是，不應(yīng)當(dāng)認(rèn)為這是把本發(fā)明限制在所述各實(shí)施例中，而應(yīng)當(dāng)認(rèn)為這僅僅是為了說(shuō)明和理解的目的。


圖1是根據(jù)本發(fā)明實(shí)施例的晶體管的示意的表示。
圖2是圖1的晶體管的示意的截面圖。
圖3是圖1的晶體管中在正向偏置、零偏置和反向偏置時(shí)驅(qū)動(dòng)電流Ids與柵極對(duì)源極電壓Vgs的關(guān)系的圖解表示。
圖4是根據(jù)本發(fā)明實(shí)施例的二輸入端“與非”門(mén)的示意的表示；圖5是用于圖4中的電壓源的實(shí)例。
圖6是根據(jù)本發(fā)明的實(shí)施例的包括選擇性地接收正向偏置的功能單元塊(FUB)的電路的方塊圖表示。
圖7是包括提供，例如，圖4的Vbbn和Vbbp電壓的電壓源的電路的示意的表示。
圖8是提供，例如，圖4的Vbbn電壓的電壓源的示意的表示。
圖9是舉例說(shuō)明加到電路中各晶體管本體上的多個(gè)電壓的方塊圖表示。
圖10是舉例說(shuō)明加到電路中各晶體管本體上的多個(gè)電壓的方塊圖表示。
圖11是根據(jù)本發(fā)明實(shí)施例的具有雙阱配置的晶體管的半導(dǎo)體芯片的一部分的示意的截面圖。
圖12是根據(jù)本發(fā)明實(shí)施例的具有三阱配置的晶體管的半導(dǎo)體芯片的一部分的示意的截面圖。
圖13是顯示阱中的多個(gè)晶體管的半導(dǎo)體芯片的一部分的示意的截面圖。
圖14是根據(jù)本發(fā)明的反相電路的示意的表示。
圖15是根據(jù)本發(fā)明實(shí)施例的雙阱配置的半導(dǎo)體芯片的一部分的示意的截面圖。
圖16是根據(jù)本發(fā)明實(shí)施例的三阱配置的半導(dǎo)體芯片的一部分的示意的截面圖。
圖17是根據(jù)本發(fā)明實(shí)施例的“與非”電路的示意的表示。
圖18是根據(jù)本發(fā)明實(shí)施例的“與非”電路的示意的表示。
圖19是根據(jù)本發(fā)明實(shí)施例的反相電路的示意的表示。
圖20是正向偏置去耦晶體管的示意的表示。
圖21是根據(jù)本發(fā)明實(shí)施例的說(shuō)明軟錯(cuò)誤率降低的半導(dǎo)體芯片的一部分的示意的表示。
圖22是說(shuō)明摻雜和傾斜注入的應(yīng)用的半導(dǎo)體芯片的一部分的截面圖的示意的表示。
以下是本說(shuō)明書(shū)的目錄。
A.正向本體偏置B.二輸入端“與非”門(mén)實(shí)例C.電壓源實(shí)例D.多Vt電路
E.多阱F.來(lái)自電源電壓和地電壓節(jié)點(diǎn)的正向偏置G.軟錯(cuò)誤率H.正向本體偏置的其它優(yōu)點(diǎn)I.制造工藝過(guò)程和一些最佳晶體管的結(jié)構(gòu)J.其它信息在本說(shuō)明書(shū)中引用“一個(gè)實(shí)施例”或“實(shí)施例”意味著在本發(fā)明的至少一個(gè)實(shí)施例中包含該實(shí)施例中所描述的特定的特征、結(jié)構(gòu)或特性。在本說(shuō)明書(shū)的不同地方出現(xiàn)短語(yǔ)“在一個(gè)實(shí)施例中”或“一個(gè)實(shí)施例”不必全部指同一個(gè)實(shí)施例。
A.正向本體偏置參考圖1和2，MOSFET晶體管10包括處在基準(zhǔn)電壓Vss(它可以是地電位)之下的源極14；接收電源電壓Vcc(通常稱(chēng)為VDD)的漏極16；以及接收柵極電壓Vg的柵極20。(實(shí)際上，在Vcc、Vss、Vg與漏極14、源極16、柵極20之間可能分別有電阻、晶體管或其它元件。)柵極20是控制電壓端口的實(shí)例。如果源極14處在基準(zhǔn)電壓下，則柵極對(duì)源極電壓Vgs等于柵極電壓Vg。
晶體管10是nMOS或n溝道晶體管，其中，本體或基片24具有摻雜的P型材料，而源極14和漏極16各自具有N+型材料。P+型分接頭26提供到達(dá)本體24的通路。當(dāng)施加?xùn)艠O電壓時(shí)，溝道28提供源極和漏極之間的通路。晶體管10具有可以定義為加在柵極和源極之間的電壓的閾電壓Vt，在該電壓下，漏極至源極電流Ids降落到非常接近零值。所使用的與本發(fā)明有關(guān)的晶體管不限于晶體管10的特定細(xì)節(jié)，這些細(xì)節(jié)僅僅是作為例子而提供的。
本體偏置電壓Vbb通過(guò)分接頭26加到本體24。(Vbb可以稱(chēng)為本體對(duì)源極的電壓Vbs。)當(dāng)晶體管10工作時(shí)(頻繁地接收輸入信號(hào)并且按照該輸入信號(hào)動(dòng)作)，電壓Vbb是這樣的，以便借助高于Vss的Vbb在本體24上加上正向偏置。無(wú)正向偏置情況下的閾電壓是Vt(NFB)。正向偏置情況下的閾電壓是Vt(FB)。實(shí)際上，Vt(FB)低于Vt(NFB)。在比較低的閾電壓的情況下，對(duì)于給定的Vgs，晶體管10可以提供比較大的驅(qū)動(dòng)電流。(驅(qū)動(dòng)電流是對(duì)于給定的Vgs的最大的漏極對(duì)源極電流Ids。)例如，與不處在正向偏置狀態(tài)下的晶體管10相比較，處在正向偏置狀態(tài)下的晶體管10可以以較低的Vgs提供相同的驅(qū)動(dòng)電流。同樣，與不處在正向偏置狀態(tài)下的晶體管10相比較，處在正向偏置狀態(tài)下的晶體管10可以以相同的Vgs提供比較大的驅(qū)動(dòng)電流。對(duì)于給定的Vgs、Vcc和Vds，正向偏置產(chǎn)生比較低的閾電壓Vt、比較大的驅(qū)動(dòng)電流和比較快的開(kāi)關(guān)速度。
正向本體偏置的數(shù)值最好小于或等于本體24和源極14之間的pn結(jié)的內(nèi)建電位Vpn。硅MOS晶體管的內(nèi)建電位Vpn是大約0.7伏。Vbb可以接近滿正向偏置，但是實(shí)際上不可能到達(dá)滿正向偏置。對(duì)于本發(fā)明的一些實(shí)施例，正向本體偏置可以是大約500毫伏，但是，這僅僅是作為例子，而不是作為限制。
雖然正向本體偏置有其優(yōu)點(diǎn)，但是，正向本體偏置也具有增加晶體管10的漏電流的趨勢(shì)，這是不希望有的。在工作方式下，由于電路速度的好處，所述漏電可能是可以容許的。但是，在晶體管或電路的備用方式下，當(dāng)未接收輸入信號(hào)因而提高性能并不重要時(shí)，為了避免漏電，可以把Vbb從正向偏置改變?yōu)榱闫谩⒒旧狭闫没蚍聪蚱??！盎旧狭闫谩卑◤姆浅Ｐ〉恼蚱玫椒浅Ｐ〉姆聪蚱玫姆秶?，并且，在基本上零偏置期間可能出現(xiàn)比較大的漏電。在反向偏置條件下，漏電流就小得多或者不存在。
圖3是包括對(duì)于給定的漏極對(duì)源極電壓Vds作為柵極對(duì)源極電壓Vgs的漏極對(duì)源極電流的三條曲線的曲線圖。圖3包括對(duì)于三種不同的本體偏置狀態(tài)的電流Ids與Vgs的關(guān)系正向偏置，零偏置和反向偏置。閾電壓Vt(FB)是與正向偏置曲線相聯(lián)系的閾電壓。閾電壓Vt(ZB)是與零偏置曲線相聯(lián)系的閾電壓。閾電壓Vt(RB)是與反向偏置曲線相聯(lián)系的閾電壓。所述各曲線包括一般線性區(qū)和接近零值的非線性區(qū)。有三根與Vgs軸接觸的垂直線。如果所述三個(gè)線性區(qū)繼續(xù)延伸而與Vgs軸相交，則交叉點(diǎn)處于所述三根垂直線接觸Vgs軸的點(diǎn)。人們相信，理論上，正向偏置曲線的線性部分將交叉于Vt(FB)+Vds/2。理論上，零偏置曲線的線性部分將交叉于Vt(ZB)+Vds/2。理論上，反向偏置曲線的線性部分將交叉于Vt(RB)+Vds/2。正如可以看到的，正向偏置情況下的閾電壓小于零偏置或反向偏置情況下的閾電壓。對(duì)于本發(fā)明的一些實(shí)施例，Vds可以是大約50-100毫伏，但是，這僅僅作為例子，而不是作為限制。圖3的曲線圖用來(lái)舉例說(shuō)明本體偏置對(duì)閾電壓的一般影響，而不是精確地確定精度。根據(jù)本發(fā)明的晶體管不必具有含有圖3曲線形狀的曲線。
B.二輸入端“與非”門(mén)實(shí)例參考圖4，聯(lián)系二輸入端“與非”門(mén)電路50圖解說(shuō)明本發(fā)明的實(shí)施例，該二輸入端“與非”門(mén)電路50的輸入端位于nMOS晶體管54和56的柵極以及pMOS晶體管60和62的柵極。晶體管60和62的源極通過(guò)導(dǎo)線88并聯(lián)地連接到電路50的輸出端。眾所周知，導(dǎo)線88上的電壓是按照“與非”門(mén)的邏輯、根據(jù)輸入信號(hào)A和B確定的。
通過(guò)導(dǎo)線78(包括導(dǎo)線78A和78B)把電壓Vbbn從可變電壓源68輸送到晶體管60和62的本體。電壓Vbbn的電壓電平受控于電壓控制電路72，后者通過(guò)導(dǎo)線76控制可變電壓源68。該電壓稱(chēng)為Vbbn，因?yàn)?，n型阱或者n型基片的本體被偏置。通過(guò)導(dǎo)線84(包括導(dǎo)線84A和84B)把電壓Vbbp從可變電壓源80輸送到晶體管54和56的本體。電壓Vbbp的電壓電平受控于電壓控制電路72，后者通過(guò)導(dǎo)線82控制可變電壓源80。該電壓稱(chēng)為Vbbp，因?yàn)?，p型阱或者p型基片的本體被偏置。當(dāng)電路50處在現(xiàn)用方式時(shí)，Vbbn和Vbbp處在正向偏置狀態(tài)，于是，晶體管54、56、60和62被正向本體偏置。當(dāng)電路50處在備用方式時(shí)，Vbbn和Vbbp處在零偏置、基本上零偏置或者反向偏置狀態(tài)。零偏置、基本上零偏置或者反向偏置狀態(tài)各自是晶體管54、56、60和62被非正向偏置期間非正向偏置狀態(tài)的實(shí)例。電路50可以包括圖4中未示出的電阻或其它元件。
對(duì)于nMOS晶體管，當(dāng)需要正向偏置時(shí)，從可變電壓源80通過(guò)導(dǎo)線84施加的本體偏置電壓Vbbp是Vss+X1。當(dāng)需要非正向偏置時(shí)Vbbp是Vss-X2。對(duì)于pMOS晶體管，當(dāng)需要正向偏置時(shí)，從可變電壓源68通過(guò)導(dǎo)線78施加的本體偏置電壓Vbbn是Vcc-X3。當(dāng)需要非正向偏置時(shí)Vbbp是Vcc+X4。以下的表格概述對(duì)于各種情況用于本發(fā)明一些實(shí)施例的本體偏置電壓晶體管 偏置本體偏置電壓方式nMOS正向Vbbp＝Vss+X1通常現(xiàn)用方式nMOS非正向 Vbbp＝Vss-X2通常備用方式pMOS正向Vbbp＝Vcc-X3通?，F(xiàn)用方式pMOS非正向 Vbbp＝Vcc+X4通常備用方式在一些實(shí)施例中，0＜X1≤Vpn；0＜X3≤Vpn；0≤X2；以及0≤X4。值X1，X2，X3和X4每一個(gè)可以彼此相等。另一方面，值X1，X2，X3和X4中的一些可以彼此相等，而值X1，X2，X3和X4中的另一些彼此不等。例如，值X1和X3可以彼此相等，而不同于值X2和X4。值X2和X4可以彼此相等，而不同于值X1和X3。如果X1和X3大于Vpn，則在源極/漏極至本體結(jié)之間可能有相當(dāng)大的導(dǎo)電率，這是不希望有的。
備用方式可以包括一些子方式。例如，備用方式可以包括低功率方式，其中，例如，晶體管本體可以被零偏置、反向偏置或比較小的正向偏置，并且Vcc和Vg保持不變。備用方式還可以包括休眠方式，其中，可以降低Vcc和Vg(但是，如果太低可能導(dǎo)致丟失數(shù)據(jù))，并且，例如，本體可以被零偏置、反向偏置或比較小的正向偏置。
C.電壓源實(shí)例圖5圖解說(shuō)明可變電壓源68實(shí)施例的細(xì)節(jié)，它也代表可變電壓源80?？勺冸妷涸?0類(lèi)似于可變電壓源68。隔離/電壓偏置產(chǎn)生電路90從電壓控制電路72通過(guò)導(dǎo)線76接收電壓控制信號(hào)，并且通過(guò)導(dǎo)線86接收Vcc。隔離/電壓偏置產(chǎn)生電路90通過(guò)導(dǎo)線78、78A和78B把Vbbn輸送到晶體管60和62。各種眾所周知的電路中的任何一種都可以用來(lái)實(shí)現(xiàn)隔離/電壓偏置產(chǎn)生電路90。
雖然圖4舉例說(shuō)明可變電壓源68和80是分開(kāi)的，但是，它們可以共享某些電路。例如，參考圖7，分壓電路130通過(guò)導(dǎo)線78和84提供電壓信號(hào)Vbbn和Vbbp?，F(xiàn)用/備用信號(hào)加到導(dǎo)線76和82。導(dǎo)線76和82彼此連接，雖然它們不必相互連接。所述現(xiàn)用/備用信號(hào)可以是時(shí)鐘選通信號(hào)或者與它有關(guān)的信號(hào)。在本實(shí)施例中，現(xiàn)用方式與具有例如邏輯高電壓的現(xiàn)用/備用信號(hào)相聯(lián)系，而備用方式與具有例如邏輯低電壓的現(xiàn)用/備用信號(hào)相聯(lián)系。
在特定的實(shí)施例中，為了把連接到導(dǎo)線78和84的晶體管正向偏置，電壓控制電路72中的狀態(tài)控制電路134使導(dǎo)線76和82上的現(xiàn)用/備用信號(hào)成為邏輯高信號(hào)。反相器136和138通過(guò)導(dǎo)線76和82將該信號(hào)反相。利用導(dǎo)線76和82上的邏輯高電壓，使晶體管T1和T2導(dǎo)通，并且使晶體管T3和T4截止。通過(guò)適當(dāng)?shù)剡x擇晶體管T1和T2的電阻(例如，大小)，晶體管T1和T2兩端的電壓降將通過(guò)導(dǎo)線78和84提供所需要的正向偏置。例如，假定Vcc是1.0伏，Vss是0.0伏，晶體管T1兩端的電壓降是400毫伏，晶體管T2兩端的電壓降是400毫伏，并且，晶體管T5和T6合在一起兩端的電壓降是200毫伏。在這種情況下，在現(xiàn)用方式下，Vbbn將是600毫伏，于是，400毫伏(Vcc-Vbbn)的正向本體偏置加到連接到導(dǎo)線78的晶體管上；并且，Vbbp將是400毫伏，于是，400毫伏(Vbbp-Vss)的正向本體偏置加到連接到導(dǎo)線84的晶體管上。(Vcc-Vbbn不必等于Vbbp-Vss。)為了把消除連接到導(dǎo)線78和84的晶體管的正向偏置，電壓控制電路72中的狀態(tài)控制電路134使導(dǎo)線76和82上的現(xiàn)用/備用信號(hào)成為邏輯低信號(hào)。利用具有邏輯低電壓的現(xiàn)用/備用信號(hào)，使晶體管T1和T2截止，并且使晶體管T3和T4導(dǎo)通。增壓電路142(例如電荷泵)提供大于Vcc的電壓Vcc+。例如，如果Vcc是1.0伏，則Vcc+可以是1.3伏。選擇具有提供所需要的電壓降的電阻的晶體管T3。通常，在備用方式下，Vbbn會(huì)導(dǎo)致非正向本體偏置，雖然它可能導(dǎo)致比較小的正向偏置。例如，如果Vcc+是1.3伏，而晶體管T3兩端的電壓降是200毫伏，則在備用方式下Vbbn將是1.1伏，于是，其本體連接到導(dǎo)線78的晶體管將被反向偏置。
降壓電路144(例如電荷泵)提供小于Vss的電壓Vss-。例如，如果Vss是0.0伏，則Vss-可能是-0.3伏。選擇具有提供所需要的電壓降的電阻的晶體管T4。通常，在備用方式下，Vbbp會(huì)導(dǎo)致非正向本體偏置。例如，如果Vss-是-0.3伏，而晶體管T4兩端的電壓降是200毫伏，則在備用方式下Vbbp將是-0.1伏，于是，其本體連接到導(dǎo)線84的晶體管在反向偏置期間將被反向偏置。
可以是晶體管的電容器150、152、154和156(以及未示出的附加電容)可以連接到導(dǎo)線78和84，以便減小Vcc和Vss中噪聲的影響。為了減小漏電，可以不使晶體管T1-T6正向偏置，而可以使其反向偏置。電容器150和154可以是正向偏置晶體管，其中，本體分別連接到導(dǎo)線78和84。
參考圖8，電路170是圖7的用來(lái)通過(guò)導(dǎo)線78提供Vbbn的電路的替換電路。一種類(lèi)似于電路170而且與電路170部分互補(bǔ)的電路可以用來(lái)通過(guò)導(dǎo)線84提供Vbbp?？赡苡袃H僅一個(gè)或者一個(gè)以上的提供Vbbn的電路以及僅僅一個(gè)或者一個(gè)以上的提供Vbbp的電路。
在一些實(shí)施例中，在所有或者一些電路中，僅僅使pMOS晶體管正向本體偏置。在另一些實(shí)施例中，在所有或者一些電路中，僅僅使nMOS晶體管正向本體偏置。與不把正向本體偏置加到任何晶體管的情況相比，通過(guò)把正向本體偏置加到一種類(lèi)型的晶體管上(即，僅僅加到pMOS晶體管或僅僅加到nMOS晶體管，但是尤其僅僅加到pMOS晶體管上)，可以有顯著的總開(kāi)關(guān)速度增長(zhǎng)。當(dāng)然，通過(guò)使兩種類(lèi)型的晶體管正向本體偏置也可以有大的開(kāi)關(guān)速度增長(zhǎng)。此外，通過(guò)僅僅使一種類(lèi)型的晶體管本體偏置，可以顯著地節(jié)省功率和制造成本。但是，如這里所描述的，即使pMOS晶體管和nMOS晶體管兩者都被正向偏置，也可能存在未被正向偏置的一些pMOS晶體管和一些nMOS晶體管。
參考圖8，基準(zhǔn)電壓源174(例如帶隙基準(zhǔn)(band gap reference))向比較器176提供相對(duì)地不受Vcc的影響的精確的基準(zhǔn)Vref。導(dǎo)線178向比較器176a提供信號(hào)f(Vt)，后者的電壓是包括晶體管180和182的電阻分壓電路中晶體管180的Vt的函數(shù)。晶體管180的本體通過(guò)導(dǎo)線78接收Vbbn，而晶體管182的本體連接到Vcc。
導(dǎo)線78位于晶體管188和190之間。在現(xiàn)用方式下，在導(dǎo)線76上的現(xiàn)用/備用信號(hào)具有邏輯高電壓的情況下，晶體管188和190導(dǎo)通。晶體管192總是導(dǎo)通的(只要Vcc是高電平)。在一個(gè)實(shí)施例中，當(dāng)電壓f(Vt)小于Vref時(shí)，比較器176把時(shí)鐘信號(hào)CLK傳送到pMOS晶體管186的柵極，另一方面向pMOS晶體管186的柵極提供高電壓。相應(yīng)地，信號(hào)Vbbn被上拉、下拉或保持原值。考慮晶體管192總是導(dǎo)通的而晶體管186不總是導(dǎo)通的，可以選擇晶體管186、188、190和192的電阻，以便提供所需要的Vbbn值。電容器196和198(或者僅僅電容器198)使得電荷可以積累，從而提供光滑的電壓變化并且濾除噪聲。電路170提供反饋，以便即使Vcc波動(dòng)也能保持Vbbn的值不變。在Vbbn不變的情況下，其本體耦合到導(dǎo)線78的晶體管的閾電壓Vt甚至在Vcc波動(dòng)的情況下也是相對(duì)地恒定的。電容器196可以是其本體連接到導(dǎo)線78的正向偏置的pMOS晶體管。
在備用方式下，在現(xiàn)用/備用信號(hào)具有邏輯低電壓的情況下，晶體管188和190截止并且晶體管194導(dǎo)通。增壓電路184(例如電荷泵)提供大于Vcc的、提供反向偏置的電壓Vcc+。甚至不使用備用方式，也可以利用電路170的反饋機(jī)理。不需要晶體管188、190和194。
除了圖7和8中圖解說(shuō)明的以外，還可以使用各種其它電路，并且可以存在對(duì)圖7和8電路的修改。
D.多Vt電路已經(jīng)使用比較昂貴的處理技術(shù)來(lái)向芯片中的不同晶體管提供不同的閾電壓Vt。本發(fā)明的最佳實(shí)施例可以消除多閾電壓處理技術(shù)中不可避免的附加掩蔽步驟和工藝復(fù)雜性，并且，以低成本在同一芯片上產(chǎn)生一類(lèi)具有各不相同的漏電程度和驅(qū)動(dòng)電流的n-MOSFET和p-MOSFET。
最好對(duì)不同的晶體管施加不同的本體電壓電平，其原因至少有兩個(gè)。首先，施加正向本體偏置提供諸如提高開(kāi)關(guān)速度和改善縱橫比(下面將說(shuō)明)等一些好處。但是，它也增加漏電。對(duì)于一些電路，例如其中開(kāi)關(guān)速度很重要的關(guān)鍵通路中的一些電路，所述漏電是容許的。但是，對(duì)于另一些電路，開(kāi)關(guān)速度并不那么重要，比較高的開(kāi)關(guān)速度和改善的縱橫比的優(yōu)點(diǎn)不證明所述附加的漏電是合算的。第二，有一些電路，例如至少一些多米諾(domino)電路，其中施加正向本體偏置可能降低性能以及增加漏電(這可能降低噪聲容限)。因此，對(duì)于許多半導(dǎo)體電路，最好具有多個(gè)本體電壓以便產(chǎn)生多個(gè)閾電壓。
參考圖9，作為雙Vt電路(這是多Vt電路的實(shí)例)的實(shí)例，把正向本體偏置加到第一組晶體管(例如，關(guān)鍵開(kāi)關(guān)速度通路中)，使得所述第一組晶體管的Vt比第二和第三組晶體管的Vt低。第二和第三組晶體管的本體連接到例如它們各自的源極并且具有比較高的Vt。所述第二組晶體管處在關(guān)鍵速度通路。但是，該第二組晶體管可以處在不希望有正向本體偏置的電路中(例如，某些多米諾電路)，因?yàn)樗赡芙档托阅?例如，由于比較差的噪聲容限)。第三組晶體管不處在關(guān)鍵開(kāi)關(guān)速度通路中，并且未被正向偏置(或者為了減小漏電，或者這些晶體管處在由于其它原因而不希望有正向本體偏置的電路中)。因此，第一組晶體管具有與第二和第三組晶體管的不同的閾電壓Vt，也許除了連接到本體分接頭的一根線之外不必以不同的方式處理所述各晶體管。所述各晶體管處在電子裝置芯片204中，所述電子裝置可以是例如微處理器、存儲(chǔ)裝置或者通信裝置等等?？梢栽谛∑?也稱(chēng)為芯片)上或者在小片以外產(chǎn)生加在本體上的電壓。例如，與電路130或170相同或者相似的電路可以在包含被正向偏置的晶體管的芯片以外。
除了把本體連接到源極或漏極之外，可以把反向偏置加到第二和/或第三組晶體管、或者其中的一部分晶體管的本體上。圖10中，產(chǎn)生正向本體偏置的電壓Vbbn和Vbbp加在第一組晶體管上(當(dāng)然，備用方式期間可以改變這種狀態(tài))。產(chǎn)生反向本體偏置的電壓Vbbn和Vbbp加在第二和第三組晶體管中至少一些晶體管上(第二和第三組晶體管中的一些晶體管的本體可以連接到各自的源極或漏極，在這種情況下，可以有至少三組閾電壓Vt)。不必使一些阱反向偏置或者零偏置。相反，可以使一些晶體管組(例如，第二和第三組)具有比其它晶體管組(例如，第一組)的小的正向偏置?？梢杂卸嘤谌齻€(gè)組或少于三個(gè)組。所述各晶體管處在電子裝置芯片206中，所述電子裝置可以是例如微處理器、存儲(chǔ)裝置或者通信裝置等等?？梢栽谛酒匣蛘咴谛酒酝猱a(chǎn)生加在本體上的電壓。
在確定晶體管在高Vt晶體管和低Vt晶體管之間如何定位時(shí)要考慮的一個(gè)因素是電路的噪聲容限。靜態(tài)CMOS電路往往有好的噪聲容限，因此往往能夠容許比較低的Vt，后者可能在一定程度上降低噪聲容限。某些動(dòng)態(tài)電路，例如某些多米諾電路，具有比較小的噪聲容限，因此可能不適合于正向本體偏置。
在本發(fā)明的某些實(shí)施例，甚至當(dāng)晶體管54、56、60和62暫時(shí)處在備用方式時(shí)(例如，當(dāng)不存在起作用的A和B輸入信號(hào)時(shí))，電壓Vbbp和Vbbn也可能處在正向本體偏置狀態(tài)。此外，當(dāng)晶體管54、56、60和62暫時(shí)處在現(xiàn)用方式時(shí)(例如，當(dāng)存在起作用的A和B輸入信號(hào)時(shí))，電壓Vbbp和Vbbn可能處在非正向本體偏置狀態(tài)。這樣安排的一個(gè)原因是，當(dāng)晶體管在現(xiàn)用和備用方式之間快速變化時(shí)，可能不希望快速地改變本體偏置電壓，而希望適當(dāng)?shù)乇３终蚱脿顟B(tài)。這樣安排的另一個(gè)原因是，晶體管54、56、60和62可能是更大的電路的一部分，并且，電壓控制電路72可能向所有電路提供本體偏置控制。因此，某些晶體管可能處在與晶體管54、56、60和62不同的方式下。下面將根據(jù)圖6更加詳細(xì)地討論這一點(diǎn)。
圖6說(shuō)明包含F(xiàn)UB110的示范性電路100，所述FUB110從電壓控制電路114接收供功能單元塊(FUB)110中的許多nMOS和nMOS電路用的電壓控制信號(hào)。電壓控制電路114事先或者同時(shí)確定什么時(shí)候FUB110將處在現(xiàn)用方式以及什么時(shí)候FUB110將處在備用方式。電壓控制電路114可以通過(guò)各種方法作出所述事先或同時(shí)的決定。例如，控制向FUB110施加輸入信號(hào)的同一電路也可以以預(yù)告或者即時(shí)通告的形式向電壓控制電路114提供該信息。有可能FUB110中的一些晶體管處在現(xiàn)用方式，而同時(shí)FUB110中的另一些晶體管處在備用方式。在確定FUB110總的說(shuō)來(lái)處在現(xiàn)用或者備用方式時(shí)電壓控制電路114遵循一定的規(guī)則。例如，一個(gè)規(guī)則是如果50％的晶體管處在現(xiàn)用方式，則整個(gè)FUB110處在現(xiàn)用方式?？梢允褂镁哂胁煌俜直鹊钠渌?guī)則。還有，在大百分比的晶體管處在備用方式時(shí)，電壓控制電路114可以忽略臨時(shí)條件。除了與晶體管的百分比有關(guān)外，如果所述晶體管中的任何晶體管分組地處在現(xiàn)用方式中，則所述規(guī)則可能要把電壓Vbbp和Vbbn引入正向本體偏置條件中。至少在一定數(shù)目的時(shí)鐘周期期間，電壓Vbbp和Vbbn可以保持所述正向本體偏置狀態(tài)。所述規(guī)則是靈活的，以便使速度和漏電均衡?？梢耘c電壓電壓控制電路114相聯(lián)系或者與電壓控制電路114無(wú)關(guān)地通過(guò)導(dǎo)線118提供時(shí)鐘選通啟動(dòng)信號(hào)。
不要求每一個(gè)晶體管同時(shí)處在正向或非正向偏置狀態(tài)。就是說(shuō)，可以使一些晶體管正向本體偏置，同時(shí)使另一些晶體管非正向本體偏置。
本發(fā)明的各種實(shí)施例包括在整塊硅上實(shí)現(xiàn)的任何靜態(tài)/動(dòng)態(tài)/差分MOS邏輯和存儲(chǔ)電路中任何/全部pMOS或nMOS或兩者的本體節(jié)點(diǎn)的靜態(tài)或準(zhǔn)靜態(tài)、受限制和受控的正向本體偏置。術(shù)語(yǔ)“靜態(tài)正向偏置”指的是所述偏置是恒定正向的，與所述電路處在現(xiàn)用或備用方式無(wú)關(guān)。術(shù)語(yǔ)“準(zhǔn)靜態(tài)”指的是僅僅在一部分時(shí)間內(nèi)施加正向本體偏置，而在另一些時(shí)間內(nèi)施加零偏置、基本上零偏置或反向偏置?？梢岳没蛘咂瑑?nèi)或者片外的電壓源產(chǎn)生和分配偏置電壓?？梢岳脤?duì)不同n型阱和p型阱的不同量的正向偏置，來(lái)在同一塊芯片上產(chǎn)生具有不同程度漏電和驅(qū)動(dòng)電流的一類(lèi)n型和p型MOSFET。
E.多阱正如聯(lián)系圖11所說(shuō)明的，施加多個(gè)本體電壓情況下的問(wèn)題是施加在一個(gè)阱中本體上的偏壓會(huì)改變另一個(gè)阱或基片中本體的電壓。圖11是具有其上形成有許多晶體管的p型基片212的半導(dǎo)體芯片210的一部分的示意的截面說(shuō)明。只示出形成在p型阱214和224中的兩個(gè)nMOS晶體管和形成在n型阱220中的一個(gè)pMOS晶體管。實(shí)際上，可以有一個(gè)或多個(gè)另外的n型阱或p型阱。此外，在每一個(gè)阱中可以形成許多(例如，幾十，幾百或幾千)晶體管。例如，圖4中，晶體管54和56可以形成在同一個(gè)阱中。圖13圖解說(shuō)明形成在具有本體B的阱中的兩個(gè)nMOS晶體管。(應(yīng)當(dāng)指出，在p型基片的場(chǎng)合不需要p型阱。)芯片210包含雙阱或雙頂部配置，其中，一個(gè)阱是p型基片212，而另一個(gè)阱是214、220或224，依所標(biāo)記是哪一個(gè)晶體管而定。所述晶體管包括源極(S)，柵極(G)，漏極(D)、本體(B)和本體分接頭(BT)。諸如氧化物隔離部分的橫向隔離部分(I)(也稱(chēng)為溝隔離部分)將所述各阱分開(kāi)?；纸宇^(ST)提供到達(dá)基片的分接頭。
電壓Vbbp加到p型阱214的本體分接頭上，以便向p型阱214中的每一個(gè)晶體管提供正向本體偏置。作為對(duì)比，p型阱224的本體分接頭短接到p型阱中至少一個(gè)nMOS晶體管的源極。雖然p型阱214可以具有稍微不同于p型基片212的摻雜，但是，在p型阱214和p型阱224之間存在導(dǎo)電通路。因此，p型阱214的晶體管和/或p型阱224的晶體管可能沒(méi)有所需要的本體偏置和由此產(chǎn)生的閾電壓Vt等。n型阱220和p型基片212之間的pn結(jié)向n型阱220的晶體管提供某種隔離。但是，如果需要的話，可以增加另外的隔離。
圖12是具有其上形成有許多晶體管的p型基片212的半導(dǎo)體芯片230的一部分的示意的截面說(shuō)明。只示出兩個(gè)nMOS晶體管和一個(gè)pMOS晶體管，但是，可以有更多的阱并且每一個(gè)阱中可以有許多晶體管。所述p型阱中的一些或全部形成在諸如n型隔離阱238和/或240的n型隔離阱或?qū)又校笳呖梢允蔷哂信c各n型摻雜區(qū)相同或不同的摻雜級(jí)的n型摻雜硅。在一個(gè)實(shí)施例中，隔離結(jié)構(gòu)包括n型隔離層和一個(gè)或多個(gè)橫向隔離部分。隔離分接頭(IT)可以連接到本體分接頭。p型阱214和224借助n型隔離阱238和240而彼此隔離。芯片230包括三阱配置，其中，一個(gè)阱是p型基片212，一個(gè)阱是n型隔離阱238和240中的任一個(gè)，而另一個(gè)阱是214、220或224，根據(jù)涉及哪一個(gè)晶體管而定。并非p型阱214和224兩者都需要有n型隔離阱238和240。例如，可能每一個(gè)p型阱的隔離阱處在一種偏置下，而每一個(gè)p型的非隔離阱處在另一種偏置下。(可以使用具有不同的隔離阱相應(yīng)變化的n型襯底芯片。)隔離阱提供對(duì)阱或阱與基片施加正向本體偏置的空間位置。所述各阱可以有選擇地選用包括正向、反向和零偏置的不同的本體偏置電壓。
F.來(lái)自電源電壓和地電壓節(jié)點(diǎn)的正向偏置參考圖14，電路310包括pMOS晶體管316和nMOS晶體管318，它們各自具有柵極(G)、漏極(D)、源極(S)和本體(B)。電路310是反相電路，其輸入端在晶體管316和318的柵極，而其輸出端在晶體管316和318的漏極。電路310包括提供電源電壓(例如通常稱(chēng)為VDD的Vcc)的電源電壓節(jié)點(diǎn)和提供地電壓(例如Vss)的地電壓節(jié)點(diǎn)。所述各節(jié)點(diǎn)不必連接到芯片表面上的焊盤(pán)或其它端口。電源電壓節(jié)點(diǎn)和地電壓節(jié)點(diǎn)不必分別處在與芯片表面上電源電壓焊盤(pán)或其它端口以及地電壓焊盤(pán)或其它端口相同的電壓。所述電源電壓節(jié)點(diǎn)和地電壓節(jié)點(diǎn)還可以是各種其它電路的電源電壓節(jié)點(diǎn)和地電壓節(jié)點(diǎn)。
電壓Vbbn是pMOS晶體管316的n型本體的電壓。通過(guò)使Vbbn＜Vcc而pMOS晶體管316的本體正向偏置。更具體地說(shuō)，pMOS晶體管316的本體通過(guò)導(dǎo)線320耦合到地電壓節(jié)點(diǎn)324。加在pMOS晶體管316的本體上的正向本體偏置電壓是Vcc-Vbbn＝Vcc-Vss＝Vcc。
電壓Vbbp是nMOS晶體管318的p型本體的電壓。通過(guò)使Vbbp＞Vss而nMOS晶體管318的本體正向偏置。更具體地說(shuō)，nMOS晶體管318的本體通過(guò)導(dǎo)線322耦合到電源電壓節(jié)點(diǎn)326。加在nMOS晶體管318的本體上的正向本體偏置電壓是Vbbp-Vss＝Vcc-Vss＝Vcc。
晶體管316和318各自具有閾電壓Vt。晶體管316和318閾電壓由于正向本體偏置而降低。在一個(gè)實(shí)施例中，Vcc是小于或等于700毫伏，但是可以高一些。(如果正向本體偏置大于大約700毫伏，則源極和本體之間可能有比較大的電流，通常這是不希望有的。)對(duì)于一些晶體管和電路，可以任選450至500毫伏的Vcc。但是，根據(jù)所涉及的晶體管和電路，可以任選比較高或比較低的Vcc電平。根據(jù)所指定的Vcc，可以把晶體管設(shè)計(jì)成在被正向偏置時(shí)提供所需要的Vt。
參考圖15，圖中僅僅作為例子示出實(shí)現(xiàn)圖14的電路310的芯片370的截面圖。圖15中，在芯片370的p型基片364上，在n型阱360中形成pMOS晶體管316，并且在p型阱362中形成nMOS晶體管318。n型阱360中包含晶體管316的本體B，而p型阱362中包含晶體管318的本體B。芯片370還包括其本體被包含在p型阱376中的nMOS晶體管374。(可以有另外的n型阱和/或p型阱。此外，可以利用具有僅僅一個(gè)n型和僅僅一個(gè)p型阱的芯片來(lái)實(shí)現(xiàn)本發(fā)明的各種實(shí)施例。如果有p型基片，則不需要p型阱。)在每一個(gè)阱中可以有許多晶體管。圖13舉例說(shuō)明在p型阱中形成的多個(gè)nMOS晶體管中的兩個(gè)。
參考圖15，n型阱360的本體分接頭BT通過(guò)導(dǎo)線320把pMOS晶體管316的本體B耦合到地電壓節(jié)點(diǎn)324。p型阱362的本體分接頭BT通過(guò)導(dǎo)線322把nMOS晶體管318的本體B耦合到電源電壓節(jié)點(diǎn)326。nMOS晶體管374也包含本體分接頭BT，但是，從圖14不能夠知道加到晶體管374上的本體偏置。該本體偏置可以是正向的(當(dāng)Vbbp大于Vss時(shí))、反向的(當(dāng)Vbbp小于Vss時(shí))或者零(當(dāng)Vbbp等于Vss時(shí))?；纸宇^(ST)向p型基片364提供例如Vcc。
諸如氧化物隔離部分的橫向隔離部分(I)將各阱隔開(kāi)。但是，在p型阱362和n型阱360之間可能存在通過(guò)p型基片364的正向結(jié)電流。當(dāng)Vcc(以及柵極電壓)比較低時(shí)，存在比較小的驅(qū)動(dòng)電流。所述正向結(jié)電流相對(duì)于pMOS晶體管316的驅(qū)動(dòng)電流會(huì)比較大。
如圖16中舉例說(shuō)明的，在芯片380中，在p型阱362和p型基片364之間形成n型隔離阱或?qū)?90，以便至少將p型阱360隔離。n型隔離阱390將防止p型阱362和n型阱360之間的正向結(jié)電流。在一個(gè)實(shí)施例中，隔離結(jié)構(gòu)包括n型隔離層和一個(gè)或多個(gè)橫向隔離部分。隔離分接頭(IT)通過(guò)導(dǎo)線將n型隔離阱390耦合到例如電源電壓節(jié)點(diǎn)326。例如，可以把基片分接頭(ST)耦合到地電壓節(jié)點(diǎn)324。根據(jù)p型阱376是如何偏置的，它還可以向n型阱360提供正向結(jié)電流。如果是這樣的話，可以在p型阱376和p型基片364之間形成n型隔離阱392。
另一種方法是，可以把p型阱376短接到Vss或反向本體偏置。在這種情況下，n型隔離層390還將把p型阱376與p型阱362隔離。(如果p型阱376短接到Vss，則可以不使用n型隔離阱392。如果有其它未示出的具有不同偏置電壓的p型阱或n型阱，則可以使用n型隔離阱392。)類(lèi)似于圖9和10中所表示的，所述n型隔離層使得可以有選擇地把不同的阱偏置在不同電壓，從而向不同阱中的晶體管提供不同的閾電壓。與對(duì)不同晶體管使用不同處理技術(shù)相比，利用不同的本體偏置來(lái)獲得多閾電壓可以顯著地降低成本。
作為一種可供選擇的方法，如果所有p型阱具有相同偏置，則可以向各n型阱提供額外的隔離，而各p型阱可以是不隔離的。
圖17說(shuō)明“與非”門(mén)電路336，并且還提供如何利用開(kāi)關(guān)、使得在現(xiàn)用和備用方式下有不同的本體偏置的例子。例如，電壓控制電路356在現(xiàn)用方式下提供邏輯高電壓，而在備用方式下提供邏輯低電壓。在現(xiàn)用方式下，p型晶體管340和342的本體通過(guò)晶體管352耦合到地電壓節(jié)點(diǎn)324，使得它們各自具有Vcc減去晶體管352兩端電壓降(該電壓降可能非常小)的正向本體偏置。n型晶體管346和348的本體通過(guò)晶體管350耦合到電源電壓節(jié)點(diǎn)326，使得它們各自具有Vcc減去晶體管350兩端電壓降(該電壓降可能非常小)的正向本體偏置。在備用方式下，p型晶體管340和342的本體通過(guò)晶體管360耦合到電源電壓節(jié)點(diǎn)326，使得它們各自被晶體管360兩端的電壓降(該電壓降可能非常小)偏置。n型晶體管346和348的本體通過(guò)晶體管354耦合到地電壓節(jié)點(diǎn)324，使得它們各自被晶體管350兩端的電壓降(該電壓降可能非常小)偏置。在備用方式下，晶體管346、348、350和352可能是稍微正向偏置的，或者可能是基本上零偏置的。
圖18說(shuō)明另一種“與非”門(mén)電路，其中，Vcc高于像圖14中那樣把晶體管340、342、346和348的本體偏置所需的電壓。在那種情況下，Vcc可能大大超過(guò)0.7伏。減壓電路364降低Vcc和nMOS本體之間的電壓，而減壓電路366降低pMOS和Vss之間的電壓。所述降壓電路可以是分壓器(例如由晶體管形成的)或如圖17中的晶體管(雖然電流可能如此小，以致晶體管的源極和漏極之間幾乎沒(méi)有電壓降)。
圖19說(shuō)明本發(fā)明的實(shí)施例，其中僅僅n型阱(供pMOS晶體管用)是正向本體偏置的。根據(jù)本發(fā)明，這樣做可以省去形成n型隔離層的處理步驟。但是，不需要把所有n型阱都正向偏置。在另一個(gè)實(shí)施例中，僅僅p型阱(供nMOS晶體管用)是正向本體偏置的?？梢园褕D17和18的特征加到圖19的電路中。
參考圖4，可以在Vcc和電路50的地之間設(shè)置去耦電容。還存在來(lái)自Vcc和pMOS晶體管的本體之間的固有pn結(jié)二極管、來(lái)自pMOS晶體管的本體和nMOS晶體管的本體之間的固有pn結(jié)二極管以及來(lái)自nMOS晶體管的本體和Vcc之間的固有pn結(jié)二極管的串聯(lián)電容。相比之下，在圖14的電路310中，存在來(lái)自Vcc和pMOS晶體管316的本體(處在Vss)之間的固有pn結(jié)二極管以及來(lái)自Vss和nMOS晶體管318的本體(處在Vcc)之間的固有pn結(jié)二極管的并聯(lián)電容。所述并聯(lián)電容是這樣的，使得與固有pn結(jié)二極管的各電容處在串聯(lián)狀態(tài)的情況相比較，可以只附加比較小的去耦電容。
參考圖20，正向本體偏置晶體管290和292用作第一電壓電平節(jié)點(diǎn)(例如Vcc)和第二電壓電平節(jié)點(diǎn)(例如Vss)之間的去耦電容。可以從Vss或另一個(gè)電壓源、例如電壓偏置產(chǎn)生電路提供電壓Vbbn。例如，通過(guò)從Vss提供正向本體偏置，電容增加了，因此，所述去耦晶體管不必具有像其它情況下那樣大的尺寸，或者，對(duì)于相同的尺寸，可以提供比較大的電容。通過(guò)從電壓偏置產(chǎn)生電路提供正向本體偏置，Vcc和Vbbn之間電容的增加也將在Vcc和Vbbn之間提供去耦電容。類(lèi)似的說(shuō)明適用于nFET晶體管。如上所述，在圖7和8中，電容150、154和196可以是正向偏置晶體管。
G.軟錯(cuò)誤率軟錯(cuò)誤是由使晶體管或電路節(jié)點(diǎn)電弧放電的電離輻射、例如α粒子和宇宙射線引起的由晶體管或電路節(jié)點(diǎn)保持的狀態(tài)的變化。所述狀態(tài)變化可以是從高電壓到低電壓或者從低電壓到高電壓的變化。人們相信，軟錯(cuò)誤是由于電離輻射產(chǎn)生電荷(電子空穴對(duì))而出現(xiàn)的。所產(chǎn)生的電荷與存儲(chǔ)在節(jié)點(diǎn)和電路中的有用電荷互作用，因此產(chǎn)生錯(cuò)誤。電容C＝Aε/D，其中，A是面積，而D是不同電壓板之間的距離。電荷Q＝CV，其中，C是電容，而V是電壓(例如Vcc)。隨著晶體管的尺寸(A)的減少和/或隨著Vcc的減少，導(dǎo)致由電容(或節(jié)點(diǎn))保持的電荷量的減少，軟錯(cuò)誤可能增加。人們相信，正向本體偏置由于減小結(jié)耗盡區(qū)體積(減小電離輻射照射的目標(biāo))并且增加存儲(chǔ)電容(由于減小耗盡區(qū)距離)而減小軟錯(cuò)誤率(SER)。隨著節(jié)點(diǎn)存儲(chǔ)電容的增加，節(jié)點(diǎn)的關(guān)鍵電荷增大。因此，人們相信，輻射必須用更強(qiáng)的電荷才能翻轉(zhuǎn)存儲(chǔ)在具有正向本體偏置的節(jié)點(diǎn)上的電荷。例如，參考圖21，在存儲(chǔ)單元中使用nMOS晶體管和存儲(chǔ)電容。漏極周?chē)暮谋M區(qū)收集少數(shù)載流子。如果電荷被集中在比較小的面積內(nèi)，則它比較不可能被輻射放電，因此，所述單元在遭受輻射時(shí)更有可能保持其電荷，因?yàn)楸容^小的耗盡區(qū)具有較大的結(jié)電容。
人們相信，施加正向本體偏置可以改善SER的其它原因如下。正向偏置結(jié)二極管(例如源極和本體之間)在節(jié)點(diǎn)電弧放電之后能夠幫助其復(fù)原。施加正向本體偏置降低了Vt，導(dǎo)致比較強(qiáng)的晶體管驅(qū)動(dòng)電流(例如IDSAT)。總之，如果驅(qū)動(dòng)電流比較強(qiáng)，則晶體管更加有可能快速補(bǔ)充翻轉(zhuǎn)(upset)電荷，使得電荷比較不可能喪失。此外，來(lái)自具有正向本體偏置的源極側(cè)的微弱寄生雙極作用可能影響阱中的現(xiàn)有少數(shù)載流子流，這可能改善SER。
在FET的漏極輸出端存在固有的電容。圖21中以單獨(dú)的電容的形式示意地說(shuō)明所述存儲(chǔ)電容。對(duì)于諸如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)器件，所述電容可以是溝道式電容或者疊柵電容。
隔離的p型阱(例如像上述三重阱中)產(chǎn)生對(duì)于電子空穴對(duì)的勢(shì)壘。多重/三重阱技術(shù)可以由于在該器件的本體和其相應(yīng)的隔離阱之間形成pn結(jié)而改善SER。對(duì)于由深深地穿透到硅中(在所述阱下面產(chǎn)生電子空穴對(duì))的電離輻射產(chǎn)生的少數(shù)載流子，所述結(jié)產(chǎn)生固有勢(shì)壘。實(shí)際上，利用多重/三重阱技術(shù)，pMOS和nMOS晶體管兩者都依靠pn結(jié)而得到同等的保護(hù)，并且兩者都通過(guò)pn結(jié)阱而與基片隔離。
正向本體偏置與三重阱技術(shù)結(jié)合進(jìn)一步改善了SER，因?yàn)樗鼈儼褑为?dú)提供的技術(shù)中的任一種所提供的改進(jìn)結(jié)合起來(lái)。
為實(shí)現(xiàn)SER的明顯減小而施加的正向本體偏置電平可以隨各種因素而顯著地變化。也許所述正向本體偏置電平高于或低于為良好的性能和功率消耗電平而施加的電平。在某些電路和溫度下(例如110℃)，開(kāi)關(guān)速度的增長(zhǎng)百分比隨正向本體偏置從0增長(zhǎng)到拐點(diǎn)或區(qū)域而增大，然后開(kāi)始隨正向本體偏置而減小，再增長(zhǎng)而經(jīng)過(guò)所述拐點(diǎn)或區(qū)域。對(duì)于某些電路，在大約110℃溫度下，對(duì)于4.5，3.5和3的Vcc/Vt比值范圍，所述拐點(diǎn)或區(qū)域可以是大約500毫伏正向本體偏置。400至500毫伏的正向本體偏置也許是最佳的。這些值是與溫度有關(guān)的，因?yàn)樗龉拯c(diǎn)或區(qū)域是隨溫度的改變而變化的。根據(jù)各種因素，有一條關(guān)于SER的類(lèi)似的曲線，其中，SER隨正向本體偏置的增長(zhǎng)而得到改善，直至拐點(diǎn)或區(qū)域，其后，SER隨著正向本體偏置的增長(zhǎng)而逐漸變壞。但是，SER的改善達(dá)到最佳時(shí)的正向本體偏置的拐點(diǎn)或區(qū)域可以低于或高于其它原因(例如，當(dāng)所述正向本體偏置超過(guò)大約0.6至0.7伏的內(nèi)建電位時(shí)，所述內(nèi)建電位也稱(chēng)為二極管導(dǎo)通電壓或者接觸電位或者偏移電壓)所能接受的值。關(guān)于對(duì)SER的最大不敏感性的正向本體偏置的量可以低于或者高于關(guān)于性能的最佳值(例如500毫伏)。
H.正向本體偏置的其它優(yōu)點(diǎn)晶體管或者電路的開(kāi)關(guān)速度(從低電壓到高電壓或者從高電壓到低電壓)與電源電壓對(duì)閾電壓的比值或者Vcc/Vt有關(guān)。如果該比值太低，那么，對(duì)于特定的應(yīng)用開(kāi)關(guān)速度可能不夠，并且噪聲容限也可能受到影響。但是，例如，如果通過(guò)保持Vcc不變而降低閾電壓Vt來(lái)提高所述比值，那么，借助于適當(dāng)?shù)乜刂朴行Чβ士梢蕴岣咚俣?，但是，在低的Vt下由于高的漏電的緣故靜態(tài)功率消耗可能高到不能接受的程度。此外，如果Vcc太高，則有效功率將是高的，因此對(duì)于晶體管的尺寸電場(chǎng)可能太高，導(dǎo)致晶體管穩(wěn)定性破壞。在許多情況下希望按照關(guān)于主動(dòng)電壓(aggressive voltage)和技術(shù)定標(biāo)(technologyscaling)的可粗略比較的量既降低Vcc又降低Vt。
雖然過(guò)去幾年處理技術(shù)方面的改進(jìn)已經(jīng)用來(lái)降低Vt，并且預(yù)期處理技術(shù)和設(shè)計(jì)方面的改進(jìn)將繼續(xù)降低Vt，但是，通過(guò)處理技術(shù)(和設(shè)計(jì))來(lái)降低Vt是困難和高成本的。與借助現(xiàn)有的處理技術(shù)和設(shè)計(jì)以及將來(lái)可能開(kāi)發(fā)的那些處理技術(shù)和設(shè)計(jì)所能夠獲得的相比較，利用施加正向本體偏置，晶體管具有比較低的Vt。因此，與利用處理/工藝技術(shù)通過(guò)溝道工藝產(chǎn)生低Vt晶體管的趨勢(shì)相反，本發(fā)明的實(shí)施例提供一種利用改進(jìn)的短溝道效應(yīng)實(shí)現(xiàn)低Vt晶體管的低成本解決方法。正向本體偏置提供一種在各種應(yīng)用、例如高性能/高功率電路或者中等性能/低功率電路的場(chǎng)合下通過(guò)控制Vt來(lái)控制Vcc/Vt的方法。
1.短溝道效應(yīng)(SCE)短溝道效應(yīng)(SCE)是這樣一種現(xiàn)象由于這種效應(yīng)，柵極失去了對(duì)溝道區(qū)域的良好控制。人們相信，正向本體偏置的應(yīng)用減弱了諸如Vt滾降、IOFF上卷(IOFF與L(溝道長(zhǎng)度))和DIBL的短溝道效應(yīng)。SCE可能是在利用低Vt晶體管進(jìn)一步發(fā)展工藝技術(shù)時(shí)的關(guān)鍵限制。可以通過(guò)觀察Vt隨溝道長(zhǎng)度的變化(dVt/dL)來(lái)目測(cè)SCE。由于需要降低先期器件的SCE，所以，發(fā)展?jié)M足性能和功率技術(shù)指標(biāo)的晶體管會(huì)是高成本的。通過(guò)改善SCE，正向本體偏置使晶體管可以具有低的Vt和良好的SCE。因此，正向本體偏置幫助引入更積極的工藝技術(shù)和用來(lái)將Vcc隨Vt定標(biāo)的低成本能力。
2.縱橫比MOSFET的縱橫比是對(duì)SCE的已知的量度，并且按照以下方程(1)來(lái)定義縱橫比＝Leff/Deff＝Leff/(Tox D Xj)1/3(1)其中，Leff是源極和漏極之間的有效溝道長(zhǎng)度，Tox是柵極和硅之間的柵極氧化物的厚度，D是溝道耗盡區(qū)的深度，而Xj是源極和漏極的結(jié)深度。人們相信，施加正向本體偏置由于減小耗盡區(qū)而提高了縱橫比。設(shè)計(jì)成正向本體偏置的那些晶體管可以具有小的溝道耗盡區(qū)深度(D)，因?yàn)榭梢园阉鼈冏龀晒ぷ髟诹闫孟戮哂斜容^高的Vt。那些具有比較高的Vt的晶體管可以具有比較濃的溝道摻雜，并且因此而具有比較小的溝道耗盡深度。在許多情況下(如果不是所有情況下的話)，與通過(guò)其它處理技術(shù)、例如涉及溝道工藝技術(shù)的處理技術(shù)相比，通過(guò)施加正向本體偏置來(lái)獲得低Vt明顯地降低了成本。隨著縱橫比的增長(zhǎng)，由于比較小的DIBL(漏極誘發(fā)勢(shì)壘降低)以及比較弱的SCE的緣故，晶體管的ID與VDS的關(guān)系曲線至少部分地變成比較平坦。
比較弱的短溝道效應(yīng)可能有助于使Vt滾降(roll-off)對(duì)L曲線平化、降低DIBL、減小對(duì)電極(target)Leff、增加所述對(duì)電極Leff下的IDSAT、改善對(duì)電極IDSAT(Ids與Vds的關(guān)系曲線)的時(shí)間延遲，以及通過(guò)改善Vt對(duì)L的靈敏度而減小參數(shù)變化。應(yīng)當(dāng)指出，L跟隨Leff，因此，可以或者描述L或者描述Leff。
3.參數(shù)變化施加正向本體偏置可以減小晶體管參數(shù)變化效應(yīng)(參數(shù)變化)。改善器件參數(shù)變化對(duì)于與按比例縮小電源電壓技術(shù)有關(guān)的小尺寸晶體管的研制是關(guān)鍵性的，而施加正向偏置可以改善器件參數(shù)變化。施加在晶體管上的正向本體偏置可以改善閾電壓對(duì)晶體管溝道長(zhǎng)度變化靈敏度(即，Vt隨L變化而變化的比率較小)。因此，器件容許比較大的參數(shù)變化。利用正向本體偏置改善的器件參數(shù)的例子是Vt、IOFF和IDSAT。由于改善了參數(shù)變化，所以，不必像以前那樣嚴(yán)格地管理關(guān)鍵尺寸(CD)控制，并且，它可以不必與某一代工藝技術(shù)成比例或者具有比較小的比例因子。放松CD控制將允許比較快地采用下一代工藝技術(shù)。這減輕了來(lái)自光刻技術(shù)和設(shè)計(jì)的壓力，以便提供例如比較低級(jí)的3∑CD(關(guān)鍵尺寸)控制和不是CD敏感型的產(chǎn)品。此外，由于改進(jìn)了對(duì)參數(shù)變化的靈敏性，所以，工藝技術(shù)變得更加可操作并且成本效益更合算。
4.其它效果施加正向本體偏置可以減小不穩(wěn)定性，因?yàn)?，在小的Vt的情況下，Vcc或Vss的變化對(duì)晶體管驅(qū)動(dòng)電流Id和延遲的影響比較小。
施加正向本體偏置可以改善飽和漏極電導(dǎo)，后者是關(guān)于電路增益的重要參數(shù)。
在解決上述問(wèn)題方面，與諸如摻雜等處理技術(shù)相比，施加正向本體偏置可以以較低成本獲得效果。此外，正向本體偏置可以實(shí)現(xiàn)單獨(dú)通過(guò)處理技術(shù)不能獲得的效果。
I.制造工藝過(guò)程和一些最佳晶體管的結(jié)構(gòu)下面描述制造工藝過(guò)程和一些最佳晶體管的結(jié)構(gòu)。但是，本發(fā)明的各個(gè)實(shí)施例可以利用通過(guò)其它工藝過(guò)程制造的具有其它結(jié)構(gòu)的其它晶體管來(lái)實(shí)現(xiàn)。
借助正向本體偏置選擇所需要的低Vt。選擇正向本體偏置的值。確定由于正向本體偏置的緣故將出現(xiàn)多大的Vt降落。(另一種方法是，選擇零偏置下的Vt，然后確定在正向本體偏置下什么樣的正向本體偏置將給出所需要的低Vt。)設(shè)計(jì)晶體管，并且處理所設(shè)計(jì)的晶體管，使其具有零偏置下的Vt，當(dāng)利用正向本體偏置降低Vt時(shí)，它將具有所需要的低Vt。如果正向本體偏置加到nMOS和pMOS晶體管兩者之上，則同等地設(shè)計(jì)和處理所有nMOS晶體管，并且，同等地設(shè)計(jì)和處理所有pMOS晶體管。與施加正向本體偏置的的晶體管相比，那些未施加正向本體偏置的晶體管將具有比較低的開(kāi)關(guān)速度(由于它們具有比較高的Vt)，但是，它們將具有較低的漏電因此具有較低的靜態(tài)功率消耗。應(yīng)當(dāng)指出，在現(xiàn)用和/或備用方式下，可以將晶體管反向偏置。參考圖9和10，當(dāng)晶體管處在現(xiàn)用方式下時(shí)可以有兩個(gè)以上的Vt。在利用零本體偏置選擇Vt時(shí)，已知一些折衷辦法，其中施加一種把Vt降低到最后需要值的正向本體偏置。但是，應(yīng)當(dāng)這樣設(shè)計(jì)和處理晶體管，使得零偏置下的Vt是這樣的，以致每一個(gè)晶體管具有可接受的速度以及現(xiàn)用和靜態(tài)功率消耗。這提供一種比較容易以低成本實(shí)現(xiàn)的工藝過(guò)程設(shè)計(jì)，因?yàn)闇系罁诫s可以仍然是高密度的。
所述晶體管具有零本體偏置閾電壓(縱然工作時(shí)該晶體管不具有零本體偏置)。當(dāng)晶體管被正向本體偏置時(shí)，該晶體管具有正向本體偏置閾電壓(VtFBB)。該晶體管具有包括凈溝道摻雜級(jí)(例如等于DL1)的參數(shù)。在一個(gè)實(shí)施例中，選擇晶體管中的DL1高于凈溝道摻雜級(jí)，這將產(chǎn)生等于VtFBB的零本體偏置閾電壓，同時(shí)凈溝道摻雜級(jí)以外的參數(shù)保持不變。雖然可以使用各種數(shù)量的附加溝道摻雜和傾斜注入摻雜，但是，附加溝道摻雜和傾斜注入摻雜的凈效果可以是凈溝道摻雜，后者比提供零偏置閾電壓的摻雜高大約100％(或兩倍)或者更高。在另一個(gè)實(shí)施例中，所述凈摻雜可以顯著地小于所述高出100％(例如，至少高出25％，高出50％，或者高出75％)。
對(duì)于pMOS和nMOS晶體管，附加溝道摻雜和傾斜注入的量可以是相同的(雖然電荷將是不同的)，或者，對(duì)于pMOS和nMOS晶體管所述量可以是不同的。
如果正向本體偏置僅僅加在pMOS晶體管上或者僅僅加在nMOS晶體管上，則這樣選擇沒(méi)有正向本體偏置的Vt，使得每一個(gè)晶體管具有可以接受的速度以及現(xiàn)用和靜態(tài)功率消耗。
在確定不施加正向本體偏置情況下應(yīng)當(dāng)施加的最佳Vt時(shí)可以作出折衷。考慮的因素可以包括(1)準(zhǔn)備施加正向本體偏置的晶體管的數(shù)目與準(zhǔn)備不施加正向本體偏置的晶體管的數(shù)目的比值；(2)對(duì)于兩種類(lèi)型的晶體管，開(kāi)關(guān)速度的重要程度；(3)對(duì)于兩種類(lèi)型的晶體管，功率消耗的重要程度；(4)適合于所述各晶體管的Vcc；以及(5)在制造零本體偏置下具有比較高的Vt的晶體管和正向本體偏置下具有較低Vt的晶體管時(shí)節(jié)省成本。
人們相信，產(chǎn)生高Vt的制造工藝過(guò)程的技術(shù)往往也產(chǎn)生比較低的SCE(由于比較高的溝道摻雜的緣故)，并且，施加正向本體偏置進(jìn)一步改善SCE。因此，設(shè)計(jì)在零本體偏置下具有比較高的Vt的晶體管，然后通過(guò)正向本體偏置降低Vt可以提供SCE方面的雙重好處。此外，與制造具有較低Vt晶體管相比較，制造具有較高Vt晶體管顯著地節(jié)省成本。
有用來(lái)生產(chǎn)具有所需要的例如較高Vt的晶體管的各種各樣的溝道、阱和源極/漏極工藝技術(shù)方法。一種方法是不需要用來(lái)產(chǎn)生較低Vt的附加步驟(例如掩蔽步驟)。另一種方法是采用具有比包含較低Vt的晶體管的更大的溝道摻雜。這可以分兩個(gè)步驟來(lái)實(shí)現(xiàn)首先摻雜所述阱，然后作為單獨(dú)的步驟摻雜所述溝道；或者可以通過(guò)單一處理步驟來(lái)實(shí)現(xiàn)把對(duì)所述溝道的摻雜處理作為對(duì)所述阱的摻雜處理的一部分。(應(yīng)當(dāng)指出，并非pMOS和nMOS晶體管都要有阱。)通過(guò)對(duì)溝道進(jìn)行工藝處理，例如增加溝道摻雜，降低了縱橫比方程中的D，然后，縱橫比的改善導(dǎo)致比較好的短溝道效應(yīng)。
許多參數(shù)會(huì)影響SCE，這些參數(shù)包括Tox，Xj，L，Vcc，溝道(包括阱和基片)，以及源極/漏極(包括傾斜注入的任何部分)。設(shè)計(jì)和處理這些晶體管中的一個(gè)或多個(gè)，以便所述晶體管具有低的SCE?？梢圆捎玫奶幚砑夹g(shù)是與芯片表面成一定角度(非垂直)地進(jìn)行離子注入。這稱(chēng)為傾斜注入，并且可以影響凈溝道摻雜量，后者隨溝道長(zhǎng)度而變。注入物的例子包括硼、磷和砷，它們被注入到圍繞源極和漏極邊緣的溝道區(qū)的各側(cè)，以便改善SCE。所述注入的柵極塊部分導(dǎo)致光暈效應(yīng)。傾斜注入還稱(chēng)為光暈注入或區(qū)(pocket)注入。例如，圖22示意地說(shuō)明附加溝道摻雜和傾斜注入的一般區(qū)域?？梢栽趦A斜注入之前或者之后加上源極和漏極。用虛線表示源極和漏極的可能位置。傾斜注入部分280和282處在溝道邊緣處源極和漏極之間。傾斜注入是滾降補(bǔ)償注入的例子?？梢允褂闷渌鼭L降補(bǔ)償注入。溝道可以至少包括所述傾斜注入的一部分。
晶體管可以具有像上述較高濃度的溝道摻雜那樣的、具有正向本體偏置的以不同方式設(shè)計(jì)的溝道摻雜和/或傾斜注入?？梢允褂么婊蛘哐a(bǔ)充這些方法的其它技術(shù)，以便實(shí)現(xiàn)所需要的Vt和/或SCE。
J.其它信息雖然已經(jīng)描述了關(guān)于MOSFET晶體管的示范性的實(shí)施例，但是，本發(fā)明不限于這一方面。例如可以利用不是MOSFET晶體管(因?yàn)槔缢鼈儾话綦x部分(通常稱(chēng)為氧化物柵極))的場(chǎng)效應(yīng)晶體管(FET晶體管)來(lái)實(shí)現(xiàn)本發(fā)明。當(dāng)然，MOSFET晶體管是FET晶體管的例子。此外，術(shù)語(yǔ)MOSFET有時(shí)用來(lái)指具有非金屬柵極和非氧化物隔離部分的晶體管。(雖然術(shù)語(yǔ)“晶體管”是“FET晶體管”的冗余，但是，這是作為一種稱(chēng)呼方式。)FET晶體管可以具有p溝道(pFET晶體管)和n溝道(nFET晶體管)。
對(duì)于許多應(yīng)用場(chǎng)合，大約0.9伏或更小的Vcc從鎖定或有效功率的觀點(diǎn)看可能是最佳的。在利用大約2.0伏或更小的Vcc來(lái)鎖定的情況下可能存在明顯的問(wèn)題。僅僅作為例子，在柵極過(guò)激勵(lì)、Vcc/Vt＞4、Leff低于100毫微米的情況下Vcc可以是大約500毫伏。
500毫伏的正向本體偏置可以比線性Vt低例如小于或等于100毫伏至150毫伏，并且可以改善Vt對(duì)Leff的靈敏度，所述靈敏度是通過(guò)L的變化測(cè)得的Vt的變化。
用于低于1伏、低于100毫微米Leff、高性能工藝技術(shù)中的Vt值可以相對(duì)地小。因此，比較大的亞閾值擺動(dòng)預(yù)期不會(huì)明顯地影響漏電流。在用來(lái)實(shí)現(xiàn)最大驅(qū)動(dòng)電流的低Vt工藝技術(shù)中，借助晶體管溝道長(zhǎng)度L的變化來(lái)把IOFF減至最小會(huì)越來(lái)越關(guān)鍵，它經(jīng)受1)最壞情況漏電流限制；以及2)特定數(shù)量的L控制。此外，如果結(jié)電容是總的負(fù)載電容的小的比值，則驅(qū)動(dòng)電流的增長(zhǎng)可以直接轉(zhuǎn)換成比較高的操作時(shí)鐘頻率。
在使用雙Vt的情況下，兩個(gè)Vt之間的大約100毫伏的差值可以產(chǎn)生最小的功率消耗，雖然這對(duì)于開(kāi)關(guān)速度性能不一定是最好的。
由于參數(shù)變化，所以，通常在整個(gè)晶片或芯片上閾電壓Vt是不相等的?？梢允褂脛?dòng)態(tài)正向本體偏置反饋來(lái)使所述閾電壓相等。
本發(fā)明可以用于例如0.18微米以下各代工藝技術(shù)的低成本、高性能和低功率的微處理器和通信芯片中。本發(fā)明提供一種裝置，它通過(guò)負(fù)擔(dān)得起費(fèi)用的處理技術(shù)在包含低漏電、低性能晶體管的同一芯片上形成有較大漏電的、較高性能的MOSFET。這有助于動(dòng)態(tài)CMOS邏輯和存儲(chǔ)電路的抗噪聲干擾性要求。因此，本發(fā)明能夠省去在多閾電壓處理過(guò)程中不可避免的附加掩蔽步驟和工藝復(fù)雜性，從而提供設(shè)計(jì)和制造更高性能/低功率微處理器和通信芯片的低成本的替代方法。
作為例子，本發(fā)明可以用于以下電路中的所有或選擇的nMOS/pMOS器件(1)傳統(tǒng)的靜態(tài)CMOS邏輯和存儲(chǔ)電路；(2)所有類(lèi)型的動(dòng)態(tài)或微分CMOS邏輯電路(例如，Domino，D1/D2 Domino，自復(fù)位(SR)Domino，Zipper，雙線Domino，級(jí)聯(lián)電壓開(kāi)關(guān)邏輯(CVSL)，級(jí)聯(lián)微分nMOS邏輯(CDNL)等等)；以及(3)存在于時(shí)鐘驅(qū)動(dòng)器/接收器、鎖存器/觸發(fā)器、控制邏輯數(shù)據(jù)通路邏輯、輸入/輸出驅(qū)動(dòng)器/接收器等等的傳輸晶體管，所述電路中的每一個(gè)可以用于微處理器中或者與微處理器相聯(lián)系。與當(dāng)前的工藝技術(shù)相比較，本發(fā)明可以提供顯著的速度改進(jìn)。尤其是，以下的nMOS/pMOS器件可以從本發(fā)明得到好處(1)歸屬于關(guān)鍵通路的靜態(tài)CMOS門(mén)中的晶體管；(2)選通的或無(wú)標(biāo)記的時(shí)鐘驅(qū)動(dòng)器中時(shí)鐘晶體管；(3)domino邏輯中的時(shí)鐘晶體管；以及(4)在domino門(mén)的輸出端靜態(tài)接收器邏輯級(jí)中的晶體管。
在用于上述電路的所有或選擇的nMOS/pMOS器件中的本發(fā)明的最佳實(shí)施例中，本發(fā)明可以使得能夠?qū)π酒乃胁考倪x擇部分中電源電壓進(jìn)行超前(ultra-aggressive)定標(biāo)而不招致任何速度損失，因此，可以在由處理工藝技術(shù)設(shè)定的所需要的性能等級(jí)下顯著地減小有效功率消耗。
本發(fā)明的最佳實(shí)施例可以減輕非互補(bǔ)傳輸晶體管兩端信號(hào)顫動(dòng)退化。最佳實(shí)施例可以顯著地改善芯片上的器件參數(shù)控制(通過(guò)改善MOSFET的SCE/DIBL/PT特性)，這可能是對(duì)性能提高和低功率電源電壓定標(biāo)的關(guān)鍵限制。
如所知道的，以試驗(yàn)的方式測(cè)量IDDQ(漏電測(cè)試)，通過(guò)篩選可能的有缺陷芯片來(lái)確保質(zhì)量和可靠性。如果由于低閾電壓的緣故漏電太大，則可能難于從IDDQ收集有用的信息。在測(cè)試和老練過(guò)程中，可能中止正向本體偏置方式，并且可能采用非正向本體偏置(例如，反向本體偏置，零本體偏置，或較小的正向偏置)。在那種情況下，閾電壓將比較高，導(dǎo)致比較小的漏電以及整個(gè)IDDQ測(cè)試過(guò)程中的比較好的可測(cè)試性和質(zhì)量。
可以借助在使用現(xiàn)用-備用方式時(shí)恰當(dāng)?shù)亟⒌牟僮飨到y(tǒng)(或其它軟件或硬件)而使用節(jié)流(throttling)，以便例如減小功率消耗。
可以用本專(zhuān)業(yè)的技術(shù)人員知道的各種各樣的材料和方法中的任何材料和方法來(lái)實(shí)現(xiàn)本發(fā)明的各種結(jié)構(gòu)?？赡苡刑幵趦煞N已舉例說(shuō)明的結(jié)構(gòu)之間的中間結(jié)構(gòu)(例如緩沖器或電阻)或信號(hào)。如圖中舉例說(shuō)明的，有些導(dǎo)線可能不連續(xù)，但寧可說(shuō)是被中間結(jié)構(gòu)分開(kāi)。圖中框的邊界用于圖解說(shuō)明的目的。實(shí)際的器件將不必包含這樣定義的邊界。圖解說(shuō)明的部件的有關(guān)尺寸不是用來(lái)建議實(shí)際的有關(guān)尺寸。
各附圖本質(zhì)上是示意的，而不是例如橫截面的精確表示。為了便于說(shuō)明，在一些截面圖中未示出晶體管的各種眾所周知的特征。可以使用那些圖解說(shuō)明的配置之外的配置。如果使用p型基片，則不需要p型阱。如果使用n型基片，則不需要n型阱。此外，本發(fā)明的不同的實(shí)施例可以具有稍微不同的細(xì)節(jié)。為了便于說(shuō)明，給出源極(S)、漏極(D)、本體分接頭(BT)、基片分接頭(ST)和隔離分接頭(IT)的特定的位置和次序，并且，在不同的實(shí)施例中，這些位置和次序可以相同或稍微不同。
在該說(shuō)明書(shū)和附圖中，“導(dǎo)線”的標(biāo)記或說(shuō)明可以包括攜帶信號(hào)的單根導(dǎo)線或幾根平行的導(dǎo)線。
術(shù)語(yǔ)“連接”和相關(guān)的術(shù)語(yǔ)用于操作的概念，而不必限于直接的連接。如果說(shuō)明書(shū)敘述一種部件“可以”、“能夠”、“可能”或“最好”被包含或具有某種特性，則不要求包含特定的部件或者不要求特定的部件具有所述特性。
從本公開(kāi)獲得裨益的本專(zhuān)業(yè)的技術(shù)人員將理解，可以在本發(fā)明的范圍內(nèi)作出許多不同于上述描述和附圖的變化。因此，包含對(duì)以上描述和附圖的任何修改的以下的權(quán)利要求書(shū)限定了本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體電路，它包括第一組第一類(lèi)型的場(chǎng)效應(yīng)(FET)晶體管，其中每一個(gè)具有本體和柵極；第二組第二類(lèi)型的場(chǎng)效應(yīng)(FET)晶體管，其中每一個(gè)具有本體和柵極；第一電壓源，用來(lái)在第一方式期間有選擇地向所述第一組FET晶體管的本體提供正向偏置，并且，在第二方式期間向所述第一組FET晶體管的本體提供非正向偏置，同時(shí)，在所述第一方式下，與加到所述第一組FET晶體管柵極上的電壓無(wú)關(guān)地把正向偏置加到所述第一組FET晶體管上。
2.權(quán)利要求1的半導(dǎo)體電路，其特征在于還包括電壓控制電路，用來(lái)對(duì)所述第一電壓源是提供所述正向偏置還是提供所述非正向偏置進(jìn)行控制。
3.權(quán)利要求1的半導(dǎo)體電路，其特征在于還包括第二電壓源，用來(lái)在所述第一方式期間有選擇地向所述第二組FET晶體管的本體提供正向偏置，并且，在所述第二方式期間向所述第二組FET晶體管的本體提供非正向偏置，所述電壓控制電路對(duì)所述第二電壓源是提供所述正向偏置還是提供所述非正向偏置進(jìn)行控制。
4.權(quán)利要求3的半導(dǎo)體電路，其特征在于所述第一方式是現(xiàn)用方式，而所述第二方式是備用方式。
5.權(quán)利要求1的半導(dǎo)體電路，其特征在于所述第一類(lèi)型是p型并且所述第一組FET晶體管是p溝道晶體管，以及所述第二類(lèi)型是n型并且所述第二組FET晶體管是n溝道晶體管。
6.權(quán)利要求1的半導(dǎo)體電路，其特征在于所述第一類(lèi)型是n型并且所述第一組FET晶體管是n溝道晶體管，以及所述第二類(lèi)型是p型并且所述第二組FET晶體管是p溝道晶體管。
7.權(quán)利要求3的半導(dǎo)體電路，其特征在于所述第一組FET晶體管各自形成在第一阱中，而所述第二組FET晶體管各自形成在第二阱中。
8.權(quán)利要求7的半導(dǎo)體電路，其特征在于所述第一阱是n型阱，而所述第二阱是p型阱。
9.權(quán)利要求7的半導(dǎo)體電路，其特征在于所述第一電壓源向所述第一組FET晶體管提供第一本體電壓，以及所述半導(dǎo)體電路還包括用來(lái)把所述第一不同電壓包圍在所述第一阱中的第一隔離結(jié)構(gòu)。
10.權(quán)利要求9的電路，其特征在于還包括第三阱中的第三組FET晶體管，以及所述第一隔離結(jié)構(gòu)防止所述第一本體電壓影響所述第三阱中所述第三組FET晶體管的本體電壓。
11.權(quán)利要求9的電路，其特征在于所述第一隔離結(jié)構(gòu)至少部分地形成在所述第一和第二組FET晶體管之間。
12.權(quán)利要求1的電路，其特征在于還包括第三組FET晶體管，其本體接受不同于所述第一和第二組FET晶體管的本體偏置電壓的本體偏置電壓，并且除了無(wú)意的參數(shù)變化外，所述第一、第二和第三組FET晶體管具有相同的零本體偏置閾電壓，以及在所述第一方式期間，所述第三組FET晶體管具有高于所述第一和第二組FET晶體管的閾電壓的閾電壓。
13.權(quán)利要求1的電路，其特征在于還包括在所述第一和第二方式下不施加正向本體偏置的第三組FET晶體管，并且除了無(wú)意的參數(shù)變化外所述第三組FET晶體管具有相同的零本體偏置閾電壓和凈溝道摻雜級(jí)，以及所述凈溝道摻雜級(jí)比所述第一組FET晶體管中的凈溝道摻雜級(jí)至少高出25％，這將產(chǎn)生等于所述第一組FET晶體管的正向本體偏置閾電壓的零本體偏置閾電壓。
14.一種半導(dǎo)體電路，它包括用來(lái)提供地電壓的地電壓節(jié)點(diǎn)；以及p溝道場(chǎng)效應(yīng)晶體管(pFET晶體管)，其n型本體電耦合到所述地電壓節(jié)點(diǎn)，以便向所述pFET晶體管施加正向本體偏置。
15.權(quán)利要求14的電路，其特征在于還包括用來(lái)提供電源電壓的電源電壓節(jié)點(diǎn)；以及n溝道場(chǎng)效應(yīng)晶體管(nFET晶體管)，其p型本體電耦合到所述電源電壓節(jié)點(diǎn)，以便向所述nFET晶體管施加正向本體偏置。
16.權(quán)利要求14的電路，其特征在于所述n型本體通過(guò)從分接頭到所述n型本體再到所述地電壓節(jié)點(diǎn)連續(xù)延伸的導(dǎo)線耦合到所述地電壓節(jié)點(diǎn)。
17.權(quán)利要求14的電路，其特征在于所述n型本體通過(guò)減壓電路耦合到所述地電壓節(jié)點(diǎn)，使得所述n型本體的電壓高于所述地電壓。
18.權(quán)利要求15的電路，其特征在于所述n型本體通過(guò)開(kāi)關(guān)電路耦合到所述地電壓節(jié)點(diǎn)，以便選擇性地在現(xiàn)用方式期間把所述正向本體偏置加到所述pFET晶體管上、而在備用方式期間把非正向本體偏置加到所述pFET晶體管上，以及所述p型本體通過(guò)開(kāi)關(guān)電路耦合到所述電源電壓節(jié)點(diǎn)，以便選擇性地在現(xiàn)用方式期間把所述正向本體偏置加到所述nFET晶體管上、而在備用方式期間把非正向本體偏置加到所述nFET晶體管上。
19.一種半導(dǎo)體電路，它包括用來(lái)提供電源電壓的電源電壓節(jié)點(diǎn)；以及n溝道場(chǎng)效應(yīng)晶體管(nFET晶體管)，其p型本體電耦合到所述電源電壓節(jié)點(diǎn)，以便向所述nFET晶體管施加正向本體偏置。
20.權(quán)利要求19的電路，其特征在于所述p型本體通過(guò)從分接頭到所述p型本體再到所述電源電壓節(jié)點(diǎn)連續(xù)延伸的導(dǎo)線耦合到所述地電壓節(jié)點(diǎn)。
全文摘要
根據(jù)本發(fā)明的一個(gè)方面,一種半導(dǎo)體電路(50)包括第一組第一類(lèi)型(p型)的場(chǎng)效應(yīng)(FET)晶體管(60和62),其中每一個(gè)具有本體和柵極。所述電路包括第二組第二類(lèi)型(n型)的場(chǎng)效應(yīng)(FET)晶體管(54和56),其中每一個(gè)具有本體和柵極。所述電路包括第一電壓源,用來(lái)在第一方式期間有選擇地向第一組FET晶體管(60和62)的本體提供正向偏置,并且,在第二方式期間向第一組FET晶體管(60和62)的本體提供非正向偏置,同時(shí),在第一方式下,與加到所述第一組FET晶體管(60和62)。柵極上的電壓(A和B)無(wú)關(guān)地把正向偏置加到所述第一組FET晶體管(60和62)上。根據(jù)本發(fā)明的另一方面,一種電路(310)包括p溝道場(chǎng)效應(yīng)晶體管(pFET晶體管),其n型本體電耦合到地電壓節(jié)點(diǎn),以便向所述pFET晶體管施加正向本體偏置。一種電路包括n溝道場(chǎng)效應(yīng)晶體管(nFET晶體管),其p型本體電耦合到電源電壓節(jié)點(diǎn),以便向所述nFET晶體管施加正向本體偏置。
文檔編號(hào)H01L27/092GK1267406SQ98808294
公開(kāi)日2000年9月20日 申請(qǐng)日期1998年6月16日 優(yōu)先權(quán)日1997年6月20日
發(fā)明者V·K·德, A·克薩瓦茲, S·G·納倫德拉, S·Y·波爾卡 申請(qǐng)人:英特爾公司