專利名稱：插塞的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體的制作工藝，特別涉及一種插塞(plug)的制造方法，可避免插塞表面產(chǎn)生凹槽現(xiàn)象。
鎢插塞廣泛地應(yīng)用于超大型集成電路的多重內(nèi)連線(Interconnection)上。而且目前最重要的就是如何控制鎢回蝕(etch back)制作工藝所產(chǎn)生的凹槽(recess)現(xiàn)象。在鎢回蝕過程中，為了完全去除晶片上的殘留鎢金屬，需要進(jìn)行長時間的過蝕刻(overetching)步驟，以避免產(chǎn)生電流短路。然而，過蝕刻的時間越長，則鎢插塞的凹槽現(xiàn)象越嚴(yán)重。而且當(dāng)半導(dǎo)體結(jié)構(gòu)需要多層的堆疊結(jié)構(gòu)時，則凹槽現(xiàn)象會越來越嚴(yán)重。凹槽現(xiàn)象會導(dǎo)致半導(dǎo)體元件的電性變差或者合格率降低。而現(xiàn)有的化學(xué)機(jī)械研磨法(chemical mechanical polishing，CMP)雖然可以減輕這種凹槽現(xiàn)象，但是由于化學(xué)機(jī)械研磨法的機(jī)械太昂貴，因此會增加制造成本。


圖1A～1D表示現(xiàn)有插塞的制造流程剖面圖。請參照圖1，首先提供一基底10，此基底10例如形成有一底部金屬層12，底部金屬層12是設(shè)置用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域。然后以化學(xué)氣相沉積(CVD)法形成一層介電層14覆蓋基底結(jié)構(gòu)。接著，以傳統(tǒng)的微影蝕刻技術(shù)對介電層14構(gòu)圖以形成一開口16暴露出底部金屬層12。
請參照圖1B，形成一層黏著層(glue layer)18，覆蓋開口16中的底部金屬層12與介電層14以及介電層14的側(cè)壁。黏著層18的目的在于增加后續(xù)制作工藝中插塞物質(zhì)的黏著性，以及作為蝕刻中止層之用。其中，黏著層的材質(zhì)例如為鈦(Ti)/氮化鈦(TiN)。其形成方法為先沉積一層鈦覆蓋該底部金屬層12、開口16中介電層14的側(cè)壁與介電層14。然后以氮化反應(yīng)的方式或者是以反應(yīng)濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，以化學(xué)氣相沉積法沉積插塞物質(zhì)20覆蓋介電層14上的黏著層18與開口16中的黏著層18。其中插塞物質(zhì)20的材質(zhì)例如為鎢，或者為鋁。
請參照圖1C，以各向異性的干蝕刻法或化學(xué)機(jī)械研磨法回蝕插塞物質(zhì)20，并完全去除插塞物質(zhì)20以暴露出介電層14，使得插塞物質(zhì)20形成插塞，然而此現(xiàn)有技術(shù)的缺點為插塞的表面上會產(chǎn)生凹槽22。
請參照圖1D，接著，進(jìn)行后續(xù)的制作工藝，例如形成一層金屬層24覆蓋插塞，以形成底部金屬層12/插塞/金屬層24的堆疊結(jié)構(gòu)。由于插塞上產(chǎn)生凹槽22，因此覆蓋插塞的金屬層24上也會有凹槽26產(chǎn)生。當(dāng)半導(dǎo)體結(jié)構(gòu)需要多層的堆疊結(jié)構(gòu)時，則凹槽現(xiàn)象會越來越嚴(yán)重。而且在后續(xù)的沉積另一層介電層覆蓋此具有凹槽的金屬層24時，則會導(dǎo)致介電物質(zhì)殘留在金屬層24的凹槽中，而無法清除干凈，導(dǎo)致電性變差或者合格率降低。
因此，本發(fā)明的主要目的在于提供一種插塞的制造方法，以改善插塞的凹槽現(xiàn)象，以避免電性變差或者合格率降低，而且不須使用化學(xué)機(jī)械研磨法的機(jī)械裝置，即可制造無凹陷現(xiàn)象的插塞。
根據(jù)本發(fā)明的主要目的，提供一種插塞的制造方法，包括下列步驟首先提供一基底，此基底上形成有一介電層，其中介電層上形成有一開口，并且此開口暴露出基底上一用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域。然后形成一黏著層覆蓋開口中用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域、開口中介電層的側(cè)壁與介電層。接著于開口中形成插塞物質(zhì)層，并填滿開口。然后回蝕插塞物質(zhì)層，使開口中的插塞物質(zhì)層的高度約低于介電層的高度，以及使用對介電層比對插塞物質(zhì)層具有高選擇比的蝕刻法蝕刻介電層，使介電層的高度約等于插塞物質(zhì)層。
本發(fā)明的特征是利用介電層對插塞物質(zhì)的高選擇性蝕刻法，將介電層回蝕至插塞的高度，如此可避免開口中的插塞表面與后續(xù)制作工藝所沉積的金屬層表面產(chǎn)生凹槽現(xiàn)象。并避免半導(dǎo)體元件的電性變差與合格率降低。而且不須使用化學(xué)機(jī)械研磨法的機(jī)械裝置，即可制造無凹槽現(xiàn)象的插塞。
下面結(jié)合附圖和實施例對本發(fā)明作進(jìn)一步詳細(xì)的說明，其中圖1A～1D表示傳統(tǒng)插塞的制造流程剖面圖；以及圖2A～2E表示本發(fā)明一優(yōu)選實施例的一種插塞的制造流程剖面圖。
請參照圖2A，圖2A～2E表示本發(fā)明一優(yōu)選實施例的一種插塞的制造流程剖面圖。首先提供一基底30，此基底30例如形成有一底部金屬層31，底部金屬層31是設(shè)置用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域，其材質(zhì)例如可為鋁合金。然后使用相同于現(xiàn)有技術(shù)的化學(xué)氣相沉積法形成一層介電層32覆蓋基底結(jié)構(gòu)，介電層32的材質(zhì)例如可為二氧化硅。然而在本發(fā)明中，介電層32的高度(標(biāo)號55)約高于預(yù)設(shè)的高度(標(biāo)號56)。接著，以傳統(tǒng)的微影蝕刻技術(shù)對介電層32構(gòu)圖以形成一開口33從而暴露出底部金屬層31。本實施例中用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域以底部金屬層31為例。然而本發(fā)明不限于此，開口33也可以例如用來暴露出基底30上的源/漏極區(qū)(未顯示)，此源/漏極區(qū)是設(shè)置用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域。
請參照圖2B，接著，形成一層黏著層35于開口33中，覆蓋底部金屬層31、開口33中介電層32的側(cè)壁與介電層32。黏著層35的目的在于增加后續(xù)制作工藝中插塞物質(zhì)的黏著性，以及作為蝕刻中止層之用。其中，黏著層的材質(zhì)例如為鈦/氮化鈦堆疊結(jié)構(gòu)。其形成方法為先沉積一層鈦覆蓋該底部金屬層31、開口33中介電層32的側(cè)壁與介電層32，然后以氮化反應(yīng)的方式或者是以反應(yīng)濺射的方式來沉積一層氮化鈦覆蓋鈦層。接著，例如以化學(xué)氣相沉積法沉積插塞物質(zhì)37覆蓋介電層32上的黏著層35與開口33中的黏著層35。其中插塞物質(zhì)37的材質(zhì)例如為鎢，或者為鋁。
請參照圖2C，以各向異性的干蝕刻法回蝕插塞物質(zhì)37以形成插塞。在本發(fā)明中，回蝕后的插塞物質(zhì)37的高度約等于介電層32的預(yù)設(shè)高度56。換句話說，插塞的高度約等于介電層32的預(yù)設(shè)高度56。
請參照圖2D，然后使用對介電層32的選擇比比對插塞物質(zhì)37的選擇比高的蝕刻法。若介電層32的材質(zhì)為二氧化硅，且插塞物質(zhì)37為鎢，則例如可以使用C4F8/CO/Ar/O2氣體作為蝕刻氣體。由于這些蝕刻氣體蝕刻介電層32的速度較快，因此可使得介電層32的高度約等于插塞的高度，亦即等于介電層32的預(yù)設(shè)高度56。
請參照圖2E，接著進(jìn)行后續(xù)的制作工藝，例如以化學(xué)氣相沉積法沉積一層金屬層39覆蓋插塞，金屬層39的材質(zhì)例如為鋁合金。
本發(fā)明的特征是利用介電層32相對于插塞物質(zhì)37的高選擇性蝕刻法，將介電層32回蝕至插塞的高度，如此可避免開口33中的插塞表面與后續(xù)制作工藝所沉積的金屬層39表面產(chǎn)生凹槽現(xiàn)象。并避免半導(dǎo)體元件的電性變差與合格率降低。而且不須使用昂貴的進(jìn)行化學(xué)機(jī)械研磨的機(jī)械，即可制造無凹槽現(xiàn)象的插塞，以降低制造成本。
雖然本發(fā)明已結(jié)合一優(yōu)選實施例進(jìn)行了說明，然其并非用以限定本發(fā)明，對于本領(lǐng)域技術(shù)人員來說，在不脫離本發(fā)明的精神和范圍的情況下，可以作出各種改進(jìn)。
權(quán)利要求
1.一種插塞的制造方法，包括下列步驟提供一基底，該基底上形成有一介電層，其中該介電層上形成有一開口，并且該開口暴露出所述基底上一設(shè)置用來電性導(dǎo)通的區(qū)域；形成一黏著層，覆蓋所述基底上的設(shè)置用來電性導(dǎo)通的區(qū)域和所述開口中介電層的側(cè)壁；在開口中形成一插塞物質(zhì)層，插塞物質(zhì)層填滿所述開口；回蝕插塞物質(zhì)層，使開口中插塞物質(zhì)層的高度約低于介電層，借以形成插塞；以及蝕刻介電層，使該介電層的高度大約相當(dāng)于插塞的高度。
2.如權(quán)利要求1所述的插塞的制造方法，其中，所述基底上形成有一底部金屬層，以及所述介電層覆蓋該底部金屬層。
3.如權(quán)利要求2所述的插塞的制造方法，其中，所述設(shè)置用來電性導(dǎo)通的區(qū)域為一底部金屬層。
4.如權(quán)利要求1所述的插塞的制造方法，其中，所述插塞物質(zhì)層的材質(zhì)包括鎢。
5.如權(quán)利要求1所述的插塞的制造方法，其中，所述插塞物質(zhì)層的材質(zhì)包括鋁。
6.如權(quán)利要求1所述的插塞的制造方法，其中，所述介電層的材質(zhì)為二氧化硅。
7.如權(quán)利要求1所述的插塞的制造方法，其中，所述黏著層的材質(zhì)為鈦/氮化鈦。
8.如權(quán)利要求1所述的插塞的制造方法，其中，形成所述黏著層的方法包括下列步驟于所述開口中沉積一鈦層，覆蓋所述設(shè)置用來電性導(dǎo)通的區(qū)域、開口中所述介電層的側(cè)壁與所述介電層；以及形成一氮化鈦層覆蓋所述鈦層表面。
9.如權(quán)利要求8所述的插塞的制造方法，其中，形成所述氮化鈦層的方法包括反應(yīng)濺射法。
10.如權(quán)利要求8述的插塞的制造方法，其中，形成所述氮化鈦層的方法包括氮化反應(yīng)法。
11.如權(quán)利要求1所述的插塞的制造方法，其中，形成所述插塞物質(zhì)層的方法為化學(xué)氣相沉積法。
12.如權(quán)利要求1所述的插塞的制造方法，其中，回蝕所述插塞物質(zhì)層的方法為干蝕刻法。
13.如權(quán)利要求1所述的插塞的制造方法，其中，蝕刻所述介電層的方法包括使用對所述介電層比對所述插塞物質(zhì)層具有高選擇比的蝕刻法。
14.如權(quán)利要求13所述的插塞的制造方法，其中，所述蝕刻法包括以C4F8/CO/Ar/O2氣體作為蝕刻氣體。
15.如權(quán)利要求1所述的插塞的制造方法，其中，蝕刻所述介電層的步驟之后，還包括形成一金屬層覆蓋所述插塞。
全文摘要
一種插塞的制造方法，包括下列步驟首先提供基底，此基底上形成有介電層，介電層上形成有開口，開口暴露出基底上用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域。然后形成黏著層覆蓋開口中用來導(dǎo)通其它結(jié)構(gòu)的區(qū)域。接著形成插塞物質(zhì)層于開口中，并且蝕刻插塞物質(zhì)層以形成插塞，使插塞的高度約低于介電層，以及以對介電層比對該插塞物質(zhì)層具有高選擇比的蝕刻法蝕介電層，使介電層的高度約等于插塞。
文檔編號H01L21/02GK1239822SQ9811522
公開日1999年12月29日 申請日期1998年6月24日 優(yōu)先權(quán)日1998年6月24日
發(fā)明者何青原 申請人:世大積體電路股份有限公司