專(zhuān)利名稱(chēng)：縱向晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及器件和器件的制造方法，特別涉及縱向晶體管。
在器件制造中，在襯底上形成絕緣層，半導(dǎo)體層和導(dǎo)電層。對(duì)這些膜層構(gòu)圖以確定圖形和間隔。圖形和間隔的最小尺寸或部特征尺寸(F)取決于光刻系統(tǒng)的分辨力。構(gòu)形和間隔以形成器件，如晶體管，電容器和電阻器。之后，這些器件互連而獲得規(guī)定的電功能。用常規(guī)制造方法，如氧化，離子注入，淀積，硅外延生長(zhǎng)，光刻和腐蝕等形成各器件層并對(duì)它們構(gòu)圖。這些方法已由S.M.Sze.VLSI Technology.and ed.，New York，McGraw-Hill，1988年公開(kāi)，這里引作參考。
隨機(jī)存取存儲(chǔ)器，如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，包括很多排列成行和列結(jié)構(gòu)的存儲(chǔ)器單元，用于存儲(chǔ)信息。一種存儲(chǔ)器單元包括用導(dǎo)電帶連到例如溝道電容器的晶體管。通常電容器叫做“節(jié)”。當(dāng)觸發(fā)時(shí)，晶體管使數(shù)據(jù)閱讀或?qū)懭腚娙萜髦小?br> 不斷要求縮小器件有助于更大密度和更小特征尺寸和單元面積的DRAM的設(shè)計(jì)。例如，已研究了使常規(guī)單元面積8F2減小到接近和低于6F2。但是，這種密集封裝的小特征和單元尺寸的制造有困難。例如，小型化造成的掩模級(jí)涂層的靈敏度使DRAM單元中的晶體管的設(shè)計(jì)和制造均有困難。此外，這種小型化使器件陣列的規(guī)模受到限制，造成短溝道問(wèn)題，即對(duì)器件工作造成負(fù)面影響。短溝道器件的設(shè)計(jì)原則與節(jié)結(jié)的常規(guī)小量摻雜之間的矛盾，進(jìn)一步加重了這些問(wèn)題。
從以上討論發(fā)現(xiàn)，需要提供一種容易在DRAM單元中實(shí)現(xiàn)的晶體管。
本發(fā)明涉及縱向晶體管。在一個(gè)實(shí)施例中，縱向晶體管裝在有溝道電容器的存儲(chǔ)器單元之中。在如硅晶片的襯底中形成溝道電容器。溝道電容器的頂表面凹進(jìn)在襯底頂表面下面。設(shè)置淺的溝槽隔離層(STI)使存儲(chǔ)器單元與其它器件隔離。STI覆蓋部分溝道電容器，留下溝道電容器上的剩余部分。晶體管位于襯底上與STI相對(duì)。晶體管包括柵，漏和源。柵包括位于襯底表面上的水平部分和涂到硅側(cè)壁和STI側(cè)壁之間的剩余部分的垂直部分的導(dǎo)電層。用電介質(zhì)層使晶體管的垂直部分與溝道電容器隔離。


圖1是常規(guī)DRAM單元；圖2是按本發(fā)明的DRAM單元；圖3A-3I示出制造圖2所示DRAM單元的工藝。
本發(fā)明涉及縱向晶體管。為了便于說(shuō)明，以制造溝道電容器DRAM單元的說(shuō)明來(lái)說(shuō)明本發(fā)明。但是，本發(fā)明涉及更寬的范圍，通常擴(kuò)展到晶體管的制造。為容易理解本發(fā)明，說(shuō)明了常規(guī)的溝道電容器DRAM單元。
參見(jiàn)圖1，它示出了常規(guī)溝道電容器DRAM單元100。這種常規(guī)溝道電容器DRAM單元已在例如Nesbit et al.“A0.6μm2256Mb Trench DRAMCell With Self-Aligned Buried Strap(BEST)”，IEDM.93-627.中說(shuō)明，這里引作參考。通常，用字線和位線互連單元陣列，構(gòu)成DRAM芯片。
DRAM單元包括襯底101中形成的溝道電容器160。用如硼(B)對(duì)襯底進(jìn)行P型輕摻雜(P-)。用如砷(As)的n型雜質(zhì)重?fù)诫s(n+)的多晶硅161填充溝道。多晶硅用作電容器的一個(gè)極板。用摻砷的掩埋極板165構(gòu)成電容器的另一極板。
DRAM單元還包括水平晶體管110。該晶體管包括柵112，源113和漏114。離子注入n型雜質(zhì)，如磷(P)，構(gòu)成柵和源。通過(guò)導(dǎo)電帶125把晶體管連接到電容器。用從溝道中的砷摻雜多晶硅中向外擴(kuò)散出的As雜質(zhì)構(gòu)成導(dǎo)電帶。
溝道頂部形成環(huán)168。環(huán)防止節(jié)結(jié)穿通到掩埋極板。穿通可理解成它影響單元的工作能力。如圖所示，環(huán)限定了掩埋導(dǎo)電帶的底和掩埋極板的頂。
掩埋阱170包含n型雜質(zhì)如P，它位于襯底表面下面。掩埋n-阱中的雜質(zhì)濃度峰值在環(huán)底周?chē)?。通常，阱是輕摻雜。掩埋阱用于連接陣列式DRAM單元的掩埋極板。
通過(guò)給晶體管的源和柵加適當(dāng)?shù)碾妷簩?duì)晶體管的觸發(fā)，可從溝道電容器寫(xiě)出或讀出數(shù)據(jù)。DRAM陣列中通常柵和源分別形成字線和位線。設(shè)置淺的溝道隔離層(STI)180，以使DRAM單元與其它單元或器件隔離。如圖所示，在溝道上形成字線120，并用STI使它們隔離。字線120叫做“跨越字線”(“Passing Wordline”)。這種結(jié)構(gòu)叫做折合位線體系結(jié)構(gòu)。
圖2示出按本發(fā)明的縱向晶體管250的一個(gè)實(shí)施例?？v向晶體管用在DRAM單元201中。DRAM單元是一個(gè)埋入的隔離節(jié)溝道(MINT)單元。也可用其它單元構(gòu)形。
如圖所示，DRAM單元用襯底203中形成的溝道電容器210。襯底例如用第一導(dǎo)電型雜質(zhì)輕摻雜。一個(gè)實(shí)施例中，用P型雜質(zhì)(P-)，如B輕摻雜的襯底。通常，溝道包括用第二導(dǎo)電型雜質(zhì)重?fù)诫s的多晶硅(poly)211。如圖所示，多晶硅是用n型雜質(zhì)(n+)如As或P重?fù)诫s。一個(gè)實(shí)施例中，多晶硅是用As重?fù)诫s的。多晶硅211用作電容器的一個(gè)極板。包含如As的n型掩埋極板220構(gòu)成電容器的另一極板。
溝道頂附近構(gòu)成環(huán)227，并稍微伸延到掩埋極板頂?shù)南旅?。環(huán)應(yīng)厚到足以防止從節(jié)結(jié)穿通到掩埋極板。在一個(gè)實(shí)施例中，環(huán)厚約30-40nm。n型掩埋阱225包括例如在環(huán)227底周?chē)腜雜質(zhì)。掩埋阱把陣列中的其它DRAM單元的掩埋極板連到一起。
顯然，縱向晶體管250是一個(gè)n溝道晶體管。該晶體管包括疊柵(gatestack)256，源251，和漏252。疊柵也叫“字線”，通常包括導(dǎo)電層253和氮化層255。在一個(gè)實(shí)施例中，導(dǎo)電層253是多晶硅層?；蛘撸瑢?dǎo)電層是多晶硅化物(polycide)層，以減小字線電阻。多晶硅化物層包括在多晶硅層上的硅化物層。各種硅化物層，包括鉬(Mo Six)，鉭(Ta Six)，鎢(W Six)，鈦(Ti Six)或鈷(Co Six)均可用于構(gòu)成硅化物層。鋁或難熔金屬，如鎢和鉬也可單獨(dú)使用或與硅化物組合使用，構(gòu)成導(dǎo)電層。
包括多晶硅的柵的一部分245伸出疊柵256的邊緣并進(jìn)入溝道的上部。設(shè)置位于柵的一部分245下面的介質(zhì)層233。介質(zhì)層的厚度要厚到足以使部分245與節(jié)隔離。在一個(gè)實(shí)施例中，隔離層包括例如用高密度等離子淀積形成的氧化物介質(zhì)材料。
柵下面是柵氧化物259。柵氧化物從疊柵256下面伸向源251的對(duì)邊，并涂在襯底側(cè)壁周?chē)?，朝隔離層233延伸。硅襯底中的漏與柵氧化物周?chē)耐繉酉噜?。為得到?guī)定的電特性，漏和源包含適當(dāng)?shù)碾s質(zhì)分布。
按本發(fā)明，柵包括水平部分256和垂直部分245。與水平部分垂直的垂直部分245垂直延伸到溝道210上的襯底表面之下。用垂直部分245可使器件長(zhǎng)度延長(zhǎng)而不增大表面積。例如，構(gòu)成深入襯底的垂直部分能增加器件長(zhǎng)度。因此，縱向晶體管能避免出現(xiàn)與短溝道效應(yīng)有關(guān)的問(wèn)題。
如圖所示，介質(zhì)層233與環(huán)隔開(kāi)。隔離應(yīng)大到足以允許電流從節(jié)流到漏，以提供晶體管與電容器之間的連接。用從溝道多晶硅擴(kuò)散出來(lái)的As構(gòu)成漏。
設(shè)置STI 380使DRAM單元與陣列中的其它DRAM單元隔離。在一個(gè)實(shí)施例中，STI的頂表面381升高于硅襯底表面390的平面。或者，也可用不升高的STI。名稱(chēng)為“Reduced Oxidation Stress in the fabrication ofDevices”的未審查的美國(guó)專(zhuān)利申請(qǐng)(律師登記號(hào)為97，P 7487 US)公開(kāi)了升高的STI(RSTI)，這里引作參考。如這里所述，RSTI的頂表面升到高于襯底表面，足以有效地減少延伸到硅襯底表面下的草皮層(divot)形成。硅襯底表面下的草皮層的形成對(duì)陣列式DRAM單元的適用性造成負(fù)面影響。在一個(gè)實(shí)施例中，RSTI的頂表面升高的距離約為≤100nm。優(yōu)選值是約20-100nm，距離為40-80nm更好，50-70nm最好。另一實(shí)施例中，RSTI頂表面的升高距離約為50nm。與硅襯底表面一樣的有很平坦頂表面的STI也是有益的。
RSTI上設(shè)置薄氧化物層240。氧化層延伸到疊柵的多晶硅部分213中。氧化物層用作腐蝕形成疊柵的腐蝕阻擋層。氧化物層延伸到疊柵足以防止腐蝕疊柵的腐蝕液進(jìn)入柵部分245中。在一個(gè)實(shí)施例中，氧化物通常延伸到1/3的柵寬度。
在RSTI上，形成跨越字線(沒(méi)畫(huà))。用RSTI使跨越字線與溝道隔離。在一個(gè)實(shí)施例中，跨越字線的一個(gè)邊緣與溝道側(cè)壁對(duì)準(zhǔn)，溝道側(cè)壁的反面與柵256對(duì)準(zhǔn)，并從柵256向外延伸。這種構(gòu)形稱(chēng)做開(kāi)口折疊式位線體系結(jié)構(gòu)，其它構(gòu)形，如折疊式或開(kāi)口體系結(jié)構(gòu)也可用。
顯然，第一導(dǎo)電類(lèi)型是P型，第二導(dǎo)電類(lèi)型是n型。但是也能用有P型多晶硅填充溝道的n型襯底中形成DRAM單元。而且，為了得到規(guī)定的電特性，也可以用雜質(zhì)原子對(duì)襯底、阱、掩埋極板和DRAM單元的其它構(gòu)件進(jìn)行重?fù)诫s或輕摻雜。
圖3A-3I示出包括溝道電容器和RSTI的DRAM單元中用的縱向晶體管的制造工藝。參見(jiàn)圖3A，襯底301中形成溝道電容器410。對(duì)襯底主表面要求不嚴(yán)，任何合適的取向如(100)，(110)或(111)均可用。示范例中，襯底是用P型雜質(zhì)如B輕摻雜的(P-)硅晶片。通常，襯底表面上形成堆積焊盤(pán)(padstack)330。該焊盤(pán)包括如焊盤(pán)氧化層331，拋光阻止層332，和硬的掩模層(未示出)。拋光阻止層包括如氮化物層和包括TEOS的硬掩模層。其它材料，如BPSG，BSG或SAUSG也能用于硬掩模層。
用常規(guī)方法在襯底中形成溝道電容器310，這種方法在例如M üller et al.“Trench Storage Node Technology for Gigabit DRAM Generations”，IEDM96-507，中已公開(kāi)，這里引作參考。如圖所示，溝道用As雜質(zhì)重?fù)诫s的多晶硅填充。摻雜的多晶硅用作電容器的一個(gè)極板。掩埋極板320包括溝道底部分周?chē)腁s雜質(zhì)，并用作電容器的另一極板。用節(jié)介質(zhì)層312使溝道與掩埋極板相互隔離。一個(gè)實(shí)施例中，節(jié)介質(zhì)層包含氮化和氧化物層，在溝道的上部形成環(huán)327。環(huán)包括介質(zhì)材料如TEOS。此外，設(shè)置用P雜質(zhì)輕摻雜的n型阱325把陣列式DRAM單元的掩埋極板互連在一起。
如圖3A所示，用例如化學(xué)機(jī)械拋光(CMP)拋光襯底表面。用氮化層332作CMP阻止層，當(dāng)腐蝕到氮化層時(shí)使CMP停止。結(jié)果，除去覆蓋在表面上的多晶硅，在氮化層332與溝道多晶硅314之間保留基本平面化的表面，以待后面處理。
參見(jiàn)圖3B，形成圖示的連接溝道與DRAM單元的晶體管的導(dǎo)電帶，使溝道中摻雜的多晶硅314凹入，例如進(jìn)行RIE腐蝕，腐蝕深度應(yīng)能與縱向晶體管的長(zhǎng)度相匹配。一個(gè)實(shí)施例中，凹入的多晶硅在硅表面下約200-250nm處。使多晶硅凹入硅表面下300-400nm為優(yōu)選值，在硅表面下350nm更好。溝道凹入之后，清潔溝道側(cè)壁以利后面處理。清潔側(cè)壁，還在摻雜多晶硅314的頂表面315下凹入環(huán)。使硅與多晶硅側(cè)壁之間形成間隙。
襯底上淀積多晶硅層，覆蓋氮化層330和溝道部分。通常，多晶硅層是本征型或不摻雜的多晶硅層。對(duì)多晶硅層平面化處理使其低到氮化層232。平面化處理之后，凹入溝道中的多晶硅位于襯底表面下例如300nm，摻雜多晶硅314上留下厚約50nm的導(dǎo)電帶340。
參見(jiàn)圖3C。在襯底表面上形成如氧化物的介質(zhì)層。該氧化物層例如是用高密度化學(xué)汽相淀積(HDCVD)法形成的不均勻?qū)?。進(jìn)行腐蝕，部分除去氧化物，保留導(dǎo)電帶340上的氧化物層341。為了隔離要在一溝道上部上形成的晶體管的柵，氧化物層必須足夠厚。一個(gè)實(shí)施例中，氧化物層厚約50nm。
之后，除去焊盤(pán)氮化層和氧化物層。首先，用例如濕式化學(xué)腐蝕去掉焊盤(pán)氮化物層。濕式化學(xué)腐蝕對(duì)氧化物有選擇性。為保證完全去掉氮化物層，采用過(guò)腐蝕。之后，用濕式化學(xué)腐蝕對(duì)硅有選擇性以去掉焊盤(pán)氧化物。由于氧化物層341比焊盤(pán)氧化物厚，它的腐蝕速度較低。結(jié)果，焊盤(pán)氧化物去除只去掉了規(guī)定量的氧化物層341。
之后，在晶片表面形成氧化物層(未示出)。氧化物層叫做“柵犧牲層”，用作隨后進(jìn)行離子注入的屏蔽氧化物。
為了形成DRAM單元的n溝道存取晶體管的P型阱區(qū)，在氧化物層頂上淀積抗蝕層(未示出)，并對(duì)其適當(dāng)構(gòu)圖，以露出P型阱區(qū)。將P型雜質(zhì)，如B，注入阱區(qū)。為防止穿通，雜質(zhì)要注入到足夠的深度。為了獲得規(guī)定的電特性，如柵閾值電壓(Vt)，要改變雜質(zhì)的分布。當(dāng)設(shè)計(jì)雜質(zhì)濃度分布時(shí)，由于要考慮到后續(xù)處理，因此要預(yù)先考慮到阱雜質(zhì)的不同熱量存積。
此外，還要形成n溝道支持電路的P型阱。形成n型阱，用于互補(bǔ)金屬氧化硅(CMOS)器件中的互補(bǔ)阱，為了確定和形成n型阱，n型阱的形成需要附加的光刻和離子注入步驟。正如P型阱的情況一樣，為得到規(guī)定的電特性，要改變n型阱的分布。
離子注入后除去柵犧牲層。之后，形成柵氧化物層359。各工藝步驟使As雜質(zhì)從溝道中摻雜的多晶硅314擴(kuò)散通過(guò)導(dǎo)電帶340，形成漏335?？紤]后續(xù)工藝中的熱存積以改變漏的雜質(zhì)濃度分布。
參見(jiàn)圖D，在柵氧化物層359上淀積多晶硅層354。多晶硅層用作為疊柵的導(dǎo)電層的下部。在一個(gè)實(shí)施例中，多晶硅層厚約為20-70nm，優(yōu)選約30nm。多晶硅層與襯底表面的外形一致。如，在溝道上形成孔370。之后，在多晶硅層上形成介質(zhì)層以充分填充空隙。介質(zhì)層包括如氧化物層。也用氮化物填充空隙。在一個(gè)實(shí)施例中，之后，除去介質(zhì)氧化物層，并選擇拋光多晶硅，留下用氧化物填充的溝道上的空隙。
之后，在多晶硅層上形成氮化物層372。氮化物層是足夠的厚以用作后續(xù)處理中的拋光阻止層。通常氮化物層厚度約為500-1000。
圖3E示出確定和形成DRAM單元的RSTI區(qū)的工藝。如圖所示，RSTI區(qū)覆蓋部分溝道，留下的剩余部分允許足夠大的電流在晶體管與電容器之間流動(dòng)，在一個(gè)實(shí)施例中，RSTI覆蓋面積≤1/2溝道寬，最好是1/2溝道寬。
用常規(guī)光刻法實(shí)現(xiàn)STI區(qū)330的限定。STI區(qū)限定之后，例如，用RIE進(jìn)行各向異性腐蝕。為了使掩埋導(dǎo)電帶340與形成DRAM單元的晶體管一側(cè)相對(duì)的硅側(cè)壁隔離，要對(duì)RSTI區(qū)腐蝕得足夠深。如圖所示，RSTI區(qū)的腐蝕深度是到環(huán)327的頂328下面。在一個(gè)實(shí)施例中，RSTI區(qū)腐蝕到硅表面下約450nm。
參見(jiàn)圖3F，在襯底表面上淀積例如TEOS的介質(zhì)材料，充分填充RSTI區(qū)330。在一個(gè)實(shí)施例中，用例如快速熱氧化(RTO)首先在襯底表面上形成薄氧化物層。之后，在RTO氧化物層上淀積例如TEOS厚氧化物層。TEOS厚到足以填充RSTI。例如TEOS的厚度約為5000-6000。在TEOS生長(zhǎng)中，形成作為較厚TEOS層籽晶氧化物層的薄氧化物層來(lái)降低應(yīng)力。
由于TEOS層是相似的，因此采用例如無(wú)掩模STI的平面化圖形。用RIE和拋光法去掉多余的TEOS，使RSTI的頂表面與氮化物層372表面一樣平。通常為了改善后面的濕式腐蝕的選擇性，使RSTI氧化物層致密。用例如退火使RSTI氧化物層致密。
圖3G中，除去氮化物層。在除去氮化物層的過(guò)程中，也除去了部分RSTI氧化物層，留下的RSTI頂表面與多晶硅層354的頂表面基本上一樣平。之后，在氮化物層上形成氧化物層并構(gòu)圖，形成氧化物340，該氧化物通常位于RSTI 330上，并延伸過(guò)構(gòu)成晶體管一側(cè)上的溝道側(cè)壁邊緣，用作疊柵腐蝕的腐蝕停止層。氧化物340防止疊柵腐蝕到溝道頂中多晶硅層的部分351。在一個(gè)實(shí)施例中，氧化物340伸過(guò)溝道側(cè)壁的距離通常約是1/3柵寬。
參見(jiàn)圖3H，在多晶硅354和氧化物340上形成構(gòu)成疊柵的各層。如圖示，多晶硅層354上形成多晶硅層355。用多晶硅層355構(gòu)成疊柵中導(dǎo)電層的上部。優(yōu)選的，硅化物層包括例如形成WxSi，構(gòu)成組合疊柵，以減小字線電阻。層353和354的組合厚度要足夠形成柵的導(dǎo)電層。當(dāng)然，該厚度與設(shè)計(jì)指標(biāo)極其相關(guān)。在一個(gè)實(shí)施例中，組合層厚度約是50至100nm。層355上形成氮化物層357。該氮化物層用作形成無(wú)接線的(boarderless)位線接觸的腐蝕阻止層。
圖3I中，對(duì)襯底表面構(gòu)圖，形成DRAM單元的晶體管380的疊柵。在溝道上通常形成跨越的(passing)疊柵370，并用RSTI隔離。用離子注入或外擴(kuò)散具有適當(dāng)分布的雜質(zhì)形成源381，以獲得規(guī)定的電性能。在說(shuō)明的實(shí)施例中，注入P雜質(zhì)形成源。為了改善擴(kuò)散并使源與柵對(duì)準(zhǔn)，可用氮化物隔離墊(未示出)。
在參見(jiàn)各實(shí)施例的具體展示并說(shuō)明發(fā)明的同時(shí)，本領(lǐng)域的技術(shù)人員會(huì)發(fā)現(xiàn)，不脫離本發(fā)明范圍的前提下還能進(jìn)行改進(jìn)和變化。用具體尺寸說(shuō)明本發(fā)明的實(shí)施例僅僅是一種舉例。但是，這些具體尺寸可根據(jù)具體應(yīng)用而改變。本發(fā)明的范圍不應(yīng)由上述說(shuō)明所確定而應(yīng)由權(quán)利要求書(shū)及等同物的全部范圍來(lái)確定。
權(quán)利要求
1.一種隨機(jī)存取存儲(chǔ)器單元，包括在襯底中形成的溝道電容器，其中，溝道電容器的頂表面凹入襯底頂表面之下；一淺溝槽隔離(STI)，該STI覆蓋部分溝道電容器，以便在溝道電容器上留下剩余部分；一晶體管，相對(duì)著STI位于襯底上，該晶體管包括柵，漏和源，該柵包括具有位于襯底表面上的水平部分和涂到溝道電容器上和襯底表面下的剩余部分的垂直部分的導(dǎo)電層；一介質(zhì)層，位于溝道電容器上，使第二柵部分與溝道電容器隔開(kāi)。
全文摘要
一種存儲(chǔ)器單元如DRAM單元中用的縱向晶體管,它具有溝道電容器。該縱向晶體管包括柵,該柵有位于溝道電容器上的水平部分和垂直部分。
文檔編號(hào)H01L21/8242GK1202012SQ9810971
公開(kāi)日1998年12月16日 申請(qǐng)日期1998年6月5日 優(yōu)先權(quán)日1997年6月11日
發(fā)明者約翰·阿爾斯邁耶 申請(qǐng)人:西門(mén)子公司