專利名稱：電路及測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路，尤其涉及具有內(nèi)部測(cè)試電路的電路及測(cè)試方法。
集成電路制造過程中的測(cè)試構(gòu)成這種電路成本中的很大部分。測(cè)試確保只有無缺陷的電路被發(fā)貨。對(duì)每一個(gè)電路進(jìn)行測(cè)試(例行測(cè)試)，或?qū)x擇的電路進(jìn)行測(cè)試(抽樣測(cè)試)。例如，在典型的例行測(cè)試中，對(duì)電路的輸入單元下進(jìn)行測(cè)試。當(dāng)電路的所有輸入單元讀入標(biāo)準(zhǔn)電平的輸入信號(hào)并提供正確的中間信號(hào)時(shí)，該測(cè)試結(jié)果為正(通過)。當(dāng)至少有一個(gè)輸入單元未提供正確的中間信號(hào)時(shí)，該測(cè)試的結(jié)果為負(fù)(失敗)。通常并不要求確定哪一個(gè)輸入單元失效。
除了其它許多東西外，幾類集成電路(例如CMOS，TTL，ECL)的特征還在于其輸入及輸出信號(hào)的標(biāo)準(zhǔn)電平。經(jīng)常要求不同種類間信號(hào)電平的兼容性并要進(jìn)行例行測(cè)試。第一類的器件(例如CMOS器件)能接受來自第二類(例如TTL器件)器件的信號(hào)，或者反之。例如，CMOS器件能正確地讀取來自于TTL器件的輸入信號(hào)。
已知業(yè)界有許多測(cè)試方法，例如邊界掃描方法，內(nèi)部自測(cè)試及其它方法。取決于所要求的測(cè)試的復(fù)雜性，測(cè)試的成本與額外的硅材料、測(cè)試時(shí)間、測(cè)試設(shè)備及其它因素有關(guān)。本發(fā)明試圖提供能減少或避免上述缺點(diǎn)及其它缺點(diǎn)的測(cè)試方案及測(cè)試方法。


圖1是定義信號(hào)電平的簡(jiǎn)化信號(hào)電平圖；圖2是根據(jù)本發(fā)明的電路的簡(jiǎn)化方框圖；圖3是根據(jù)本發(fā)明的測(cè)試方法的簡(jiǎn)化流程圖；圖4-6是本發(fā)明的優(yōu)選實(shí)施方式中圖2電路的簡(jiǎn)化電路圖，其中圖4表示一個(gè)控制電路；圖5表示第一邏輯；及圖6表示第二邏輯。
圖1是用于定義信號(hào)電平的簡(jiǎn)化信號(hào)電平圖。線75上縱向表示電壓V。線75右方的面積表示電平。允許的電平是表示邏輯狀態(tài)(例如“1”和“0”)的第一電平71和第二電平72(剖面線)。在禁止的第三電平73，其所代表的邏輯狀態(tài)不確定。例如，電路應(yīng)正確的把第一電平71的信號(hào)認(rèn)作邏輯“1”，把第二電平72的信號(hào)認(rèn)作邏輯’“0”。第一閾值81屬于第一電平71，第二閾值82屬于第二電平72。閾值81和83位于禁止的第三電平73的邊界。假定電壓V沿著箭頭方向增加，則第一閾值81是第一電平71的最小電壓，第二閾值82是第二電平72的最大電壓。例如(但不僅限于此)，根據(jù)本發(fā)明的測(cè)試方法可以驗(yàn)證，CMOS電路正確地讀2.0v(閾值81，“1”)及0.8v(閾值82，“0”)的TTL電平的輸入信號(hào)。
圖2是根據(jù)本發(fā)明的電路100的簡(jiǎn)化方框圖。圖中及其描述中，用下標(biāo)i(i＝1-N)表示N個(gè)元素及信號(hào)。圖2中，標(biāo)號(hào)70、90、130、131、132、111、121及151具有下標(biāo)i，表示有N個(gè)之多。具有N個(gè)信號(hào)的總線115、125、155及具有4位的總線146用比單一位線116及126粗的線表示。
電路100由N個(gè)輸入單元130i(下文中單元130i)、測(cè)試電路160(虛線框)及核心電路150組成。測(cè)試電路160與核心電路150是獨(dú)立的；對(duì)于本發(fā)明，核心電路150并不重要。因此，本發(fā)明并不僅限于具有特定功能的電路。電路100可以是任何集成電路，例如信號(hào)處理電路、邏輯部件、微處理器或任何其它的具有多個(gè)輸入的電路。
單元130i具有用于接收第一信號(hào)70i(下文中的Ini)的輸入端131i及用于提供第二信號(hào)90i(下文中的Si)的輸出端132i。雖然單元130i這里被說成是輸入部件，但術(shù)語“單元”可以包含提供第二信號(hào)Si的其它電路。熟練的技術(shù)人員可以把本發(fā)明應(yīng)用于具有內(nèi)部信號(hào)通路能被作為輸出132i的其它電路上。第一信號(hào)Ini具有用第一電平171和第二電平172表示的邏輯狀態(tài)；第二信號(hào)Si具有可能與電平71和72相同或不同的其它電平表示的邏輯狀態(tài)。正確的工作單元130i把第一信號(hào)Ini正確地轉(zhuǎn)換成第二信號(hào)Si而不改變其信息(例如邏輯上Si＝Ini)。該轉(zhuǎn)換器可以由反向器(例如Si＝NEG(Ini))組成，但是轉(zhuǎn)換后的信息保持不變。單元130i的輸出132i通過總線155連接到核心電路150的輸入151i。
測(cè)試電路160確定單元130i工作是否正確。換句話說，測(cè)試電路160檢測(cè)不正確的工作單元130i的存在。或者說，測(cè)試電路160檢測(cè)是否所有單元130i都把第一信號(hào)Ini正確的轉(zhuǎn)換成第二信號(hào)Si。下面，下標(biāo)k、x和y用來表示失效單元130k、130x和130y。測(cè)試電路由第一邏輯110、第二邏輯120與控制電路140組成。電路100具有連接到控制電路140(通過總線146)的控制接口101。單元130i的輸出132i通過總線115連接到第一邏輯110的輸入111i及通過總線125連接到第二邏輯120的輸入121i。第一邏輯110通過第一線116連接到控制電路140。第二邏輯120通過第二線126連接到控制電路140。由控制電路140提供給控制接口101的信號(hào)或由控制接口101提供給控制電路140的信號(hào)統(tǒng)稱為第三控制信號(hào)143。在線116和126上，控制電路140分別提供第一控制信號(hào)119(下文表示為ComH)和第二控制信號(hào)129(下文表示為ComL)。ComH和ComL最好是二進(jìn)制或三態(tài)信號(hào)。第一邏輯110和第二邏輯120接收N個(gè)第二信號(hào)Si。在第一邏輯110和第二邏輯120中，對(duì)第二信號(hào)Si進(jìn)行邏輯相關(guān)(例如“或”)。該邏輯運(yùn)算的結(jié)果通過調(diào)制信號(hào)ComH和ComL送到控制電路140。使用“調(diào)制(modify)”一詞的意圖是表示第一邏輯110和第二邏輯120分別改變ComH和ComL的邏輯狀態(tài)，或保持邏輯狀態(tài)不變。當(dāng)要求測(cè)試時(shí)，控制電路140提供ComH和ComL。控制電路140提供這樣電位的ComH和ComL，使得它們能分別被第一邏輯110和第二邏輯120調(diào)制。這被稱為術(shù)語“選中一個(gè)邏輯”。當(dāng)不要求進(jìn)行測(cè)試時(shí)，控制電路140把線116和126拉到這樣的電壓，使邏輯110和120不消耗功率(“不選”)。這可以通過例如把線116和126拉到特定的參考電平或使載有ComH，ComL的線116和126浮動(dòng)來實(shí)現(xiàn)。這是本發(fā)明的一個(gè)優(yōu)點(diǎn)。當(dāng)電路100在生產(chǎn)過程中被測(cè)試時(shí)，第一邏輯110和第二邏輯120被選中。在電路100被成功的測(cè)試之后正常的工作中，第一邏輯110和第二邏輯120不被選中，不消耗功率。
為了進(jìn)一步解釋，信號(hào)的第一邏輯狀態(tài)被簡(jiǎn)稱為邏輯“1”，第二邏輯狀態(tài)被簡(jiǎn)稱為邏輯“0”。這種假定便于解釋，但對(duì)本發(fā)明并不是必要的。
為了解釋根據(jù)本發(fā)明的測(cè)試方法，使用術(shù)語“圖案”很方便。對(duì)于正確的工作單元定義圖案為(1)第一圖案是N個(gè)第一信號(hào)Ini的組合，這樣對(duì)于正常工作，所有第二信號(hào)Si(i＝1-N)為邏輯“1”。取決于各個(gè)單元130i的功能，可以同時(shí)施加被置于邏輯“1”或邏輯“0”的第一信號(hào)Ini，可以用第一電平71或第二電平72表示。
(2)第2圖案是N個(gè)第一信號(hào)Ini的組合，這樣對(duì)于正常工作，所有第二信號(hào)Si(i＝1-N)為邏輯“0”。取決于各個(gè)單元130i的功能，可以同時(shí)施加被置于邏輯“1”或邏輯“0”的第一信號(hào)Ini，可以用第一電平71或第二電平72表示。
當(dāng)兩個(gè)圖案被加到單元130i后，單元130i接收到第一電平71和第二電平72的Ini。次序并不重要，單元130i能首先接收到電平71和其后的第二電平72，或者反之。第一和第二圖案的邏輯狀態(tài)最好互補(bǔ)。熟練的技術(shù)人員能提供第一和第二圖案。例如，用所有的第一信號(hào)Ini都置于用第一閾值81來代表的邏輯“1”來形成第一圖案。在這種情況下，用所有的第一信號(hào)Ini都置于用第二閾值82來代表的邏輯“0”來形成第二圖案。
圖3是根據(jù)本發(fā)明的測(cè)試方法20(也是測(cè)試20及“用于測(cè)試的方法”)的簡(jiǎn)化流程圖。方框21、22、24、25表示測(cè)試步驟。方框23和26表示測(cè)試結(jié)果通過或失敗。當(dāng)單元130i(i＝1-N)工作正確時(shí)，測(cè)試20為正(通過)。當(dāng)至少有一個(gè)單元130i工作不正確時(shí)，測(cè)試20為負(fù)(失敗)。本發(fā)明的測(cè)試方法20由用虛線表示的第一測(cè)試20A和第二測(cè)試20B組成。第一測(cè)試20A和第二測(cè)試20B可以任意次序完成。一旦測(cè)試20A或測(cè)試20B的結(jié)果為失敗時(shí)，可能會(huì)立即提出測(cè)試及測(cè)試方法。
第一測(cè)試20A由步驟21和22組成。在步驟21，第一圖案(例如所有的Ini＝在閾值81的“1”)施加到單元130i。生成第二信號(hào)Si。對(duì)于正確的工作單元130i，所有的第二信號(hào)Si都是邏輯“1”。否則，如果至少有一個(gè)單元130i工作不正確，其第二信號(hào)Sk就為邏輯“0”。在步驟22，第一邏輯110接收ComH＝“0”和第二信號(hào)Si。在第一邏輯110，第二信號(hào)Si是邏輯和的關(guān)系。信號(hào)ComH被調(diào)制成ComH＝S1.…OR SiOR...OR SN，(3)這里“S”的下劃線表示邏輯非。ComH＝“1”表示測(cè)試結(jié)果失敗(方框23)，所以測(cè)試20可以終止。在這種情況下，ComH被改變(翻轉(zhuǎn))。當(dāng)所有的第二信號(hào)Si都相等(例如Si＝0)，則ComH維持’“0”，測(cè)試20繼續(xù)(方框24)?？梢院芊奖愕赝ㄟ^控制電路140和第三控制信號(hào)143(圖2)來傳送測(cè)試結(jié)果。在第一測(cè)試20A期間，可以很方便地不選中第二邏輯120及不調(diào)制ComL。結(jié)合第一實(shí)施方式將表明，第二邏輯120不消耗功率。
第二測(cè)試20B由步驟24和25組成。在步驟24，第二圖案(例如所有的Ini＝在閾值82的“0”)施加到單元130i。對(duì)于電路100的正確工作單元130i，所有的第二信號(hào)Si都是邏輯“0”。否則至少有一個(gè)第二信號(hào)Sk為邏輯“1”。在邏輯25，第二邏輯120接收ComL＝“1”和第二信號(hào)Si。在第二邏輯120，第二信號(hào)Si相關(guān)。信號(hào)ComL被調(diào)制成ComL＝NEG(S1…OR SiOR...OR SN)， (4)這里NEG表示邏輯非。
在第二測(cè)試20B，第一邏輯110最好不被選中，不消耗功率。ComL＝“0”表示測(cè)試結(jié)果失敗(方框23)，ComL＝“1”表示測(cè)試結(jié)果通過(方框24)。
換句話說，在測(cè)試20A，ComH翻轉(zhuǎn)(從“0”變?yōu)椤?”)，或在測(cè)試20B，ComL翻轉(zhuǎn)(從“1”變?yōu)椤?”)，那么至少有一個(gè)失效單元130k被檢測(cè)到。測(cè)試結(jié)果失敗或通過經(jīng)由控制電路140傳送到控制接口101或電路100的其它部件。本發(fā)明的另一個(gè)優(yōu)點(diǎn)是所有的輸入端130i同時(shí)測(cè)試，這樣總的測(cè)試時(shí)間僅限于測(cè)試20A和20B。
熟練的技術(shù)人員會(huì)理解，測(cè)試方法20的應(yīng)用不僅限于制造過程。測(cè)試方法20也可以應(yīng)用于已經(jīng)在使用的電路100。作為一個(gè)不受限制的例子，測(cè)試方法20可以在電路每次被上電時(shí)定期執(zhí)行。
本發(fā)明的優(yōu)選實(shí)施方式將結(jié)合圖4-6來說明。作為一個(gè)例子，但不僅限于此，該實(shí)施方式使用CMOS工藝的P溝和N溝場(chǎng)效應(yīng)晶體管(P-FETs，N-FETs)描述。FETs具有控制電極(柵G)，第一電流電極(漏D)及第二電流電極(源S)。由于FET是典型的對(duì)稱器件，只有電壓被加到端點(diǎn)上時(shí)，才可能真正指定“源”和“漏”。因此這里源和漏的指定應(yīng)被廣義地理解。術(shù)語“場(chǎng)效應(yīng)晶體管(FET)”也包含具有電流電極和控制電極的其它器件，例如雙極器件。
術(shù)語“第一種類型”和“第二種類型”用于區(qū)分相反導(dǎo)電類型的互補(bǔ)晶體管。最好第一種類型的晶體管是P-NFTs，第二種類型的晶體管是N-NFTs。這樣作很方便，但對(duì)本發(fā)明并不重要。也可以使用其它結(jié)構(gòu)和制造工藝，這可以被熟練的技術(shù)人員理解。場(chǎng)效應(yīng)晶體管的襯底最好被連接到第一或第二參考端。為清楚起見，下面將要解釋的簡(jiǎn)化原理圖中沒有表示出襯底。電源電壓是VDD和VSS，例如VDD＝5v，VSS＝0v。假定VDD和VSS分別代表邏輯“1”和邏輯“0”。當(dāng)N-FETs的柵接收到邏輯“1”的信號(hào)時(shí)，N-FETs導(dǎo)通，接收到邏輯“0”的信號(hào)時(shí)，不導(dǎo)通。P-FETs對(duì)于“0”導(dǎo)通，對(duì)于“1”不導(dǎo)通。例如參考電壓VDD和VSS分別是5v和0v。
圖4是電路100使用的控制電路140的簡(jiǎn)化電路圖。控制電路140由以下組成第一反向器41，第二反向器42，第三反向器43，第一N-FETNI，第三N-FET N3，第四N-FET N4，第一P-FET P1，第三P-FET P3，及第四P-FET P4。術(shù)語“第二P-和N-FET”用于邏輯110和120中的晶體管，將在圖5-6中解釋?？刂齐娐?40具有電壓為VDD的第一參考端31和電壓為VSS的第二參考端?？刂齐娐?40在線116上提供ComH，在線126上提供ComL。另外，控制電路140具有用來接收電平選擇信號(hào)92(下文中的SELECT)的輸入端102，以及用來接收測(cè)試使能信號(hào)94(下文中的ENABLE)的輸入端104。輸出端108提供第一結(jié)果信號(hào)98(下文中的CH)，輸出端106提供第二結(jié)果信號(hào)(下文中的CL)。輸入端102、104和輸出端106、108相應(yīng)于圖2中的控制接口101(圖4中的虛線框)。信號(hào)SELECT、ENABLE、CH、CL集體表示成第三控制信號(hào)143(圖2)。
P-FETs P1、P3和N-FETs N4以及P-FETs P4、N-FETs N3和N1在第一參考端31和第二參考端32之間以它們的S-D和D-S串聯(lián)相接。第四個(gè)P-FET P4的源連接到第一參考端31。第四P-FET P4的漏與第三N-FET N3一起連接到線116及第一反向器41的輸入端41A。第三N-FET N3的源連接到第一N-FET N1的漏。第一N-FET N1的源連接到第二參考端32。第一P-FET P1的源連接到第一參考端31。第一P-FET P1的漏連接到第三P-FET P3的源，第三P-FET P3的漏與第四N-FET N4的漏一起連接到第二線126及第二反向器42的輸入端42A。第四N-FET N4的源連接到第二參考端32。輸入端102連接到第一P-FET P1及第一N-FET N1的柵。輸入端104連接到第三N-FET N3、第四P-FET P4以及第三反向器43的輸入端43A。第三反向器43的輸出端43B連接到第四N-FET N4和第三P-FET P3的柵。第一反向器41的輸出端41B連接到輸出端108，第二反向器42的輸出端42B連接到輸出端106。
在控制電路140中，第一P-FET P1和第一N-FET N1分別有上拉器件及下拉器件的功能?！吧侠迸c“下拉”簡(jiǎn)單方便地在紙上表示出方向。當(dāng)SELECT為邏輯“1”時(shí)，下拉器件(N-FET N1)提供邏輯為“0”的ComH。ComL浮動(dòng)。第一邏輯110被選中，第二邏輯未選中。第一測(cè)試20A(圖3)可以被執(zhí)行。當(dāng)SELECT為邏輯“0”時(shí)，上拉器件(第一P-FET P1)提供邏輯為“1”的ComL。ComH浮動(dòng)。第二邏輯120被選中，第一邏輯未選中。第二測(cè)試20B(圖3)可以被執(zhí)行。第一邏輯110和第二邏輯120交替選中是本發(fā)明顯著的特點(diǎn)，減少了測(cè)試時(shí)的電流。
結(jié)合圖5將會(huì)詳細(xì)解釋選中的第一邏輯110可以把第一ComH拉到邏輯“1”。當(dāng)所有的單元130都工作正確時(shí)，信號(hào)ComH保持邏輯“0”。第一測(cè)試20A(圖3)的測(cè)試結(jié)果通過第一反向器41傳送到輸出端108。反向器41提供第一結(jié)果信號(hào)CH。當(dāng)?shù)谝贿壿?10把ComH拉到邏輯“1”時(shí)，它不理會(huì)N-FET N1。結(jié)合圖6將會(huì)詳細(xì)解釋選中第二邏輯120可以把ComL拉到邏輯“0”。當(dāng)所有的單元130都工作正確時(shí)，信號(hào)ComL維持邏輯“1”。第二測(cè)試的測(cè)試結(jié)果20B(圖3)通過第二反向器42被傳送到輸出端106。反向器42提供第二結(jié)果信號(hào)CL。當(dāng)?shù)诙壿?20把ComL拉到邏輯“0”時(shí)，它不理會(huì)P-FET P1。
第一反向器41和第二反向器42主要是提供從測(cè)試電路160連接到輸出端108和106的退耦電路。第一結(jié)果信號(hào)CH和第二結(jié)果信號(hào)CL的差別很方便，但并不重要。此外，在控制電路140中，第三反向器43、N-FETN3、N4及P-FET P3、P4是可選的，構(gòu)成使能電路149(虛線)。使能電路149由測(cè)試使能信號(hào)ENABLE控制。當(dāng)要求測(cè)試時(shí)，ENABLE為邏輯“1”，因此N-FET N3和P-FET P3導(dǎo)通。為了進(jìn)一步解釋測(cè)試方法20，參考優(yōu)選實(shí)施方式的描述，假定ENABLE為邏輯“1”。當(dāng)不要求測(cè)試時(shí)，ENABLE為邏輯“0”。不導(dǎo)通的N-FET N3阻止P-FET P1把ComL拉到邏輯“1”。導(dǎo)通的P-FET P4把ComH拉到邏輯“1”，不選中第一邏輯110。導(dǎo)通的N-FET N4把ComL拉到邏輯“0”，因此不選中第二邏輯120。
圖5是電路100的第一邏輯110的簡(jiǎn)化電路圖。第一邏輯110由N個(gè)第二P-FETs P2i組成。P-FETs P2i的跨導(dǎo)最好比控制電路140(圖4)的第一N-FET N1的高，以不理會(huì)N-FET N1。熟練的技術(shù)人員可以用幾種已知的方法來實(shí)現(xiàn)這一點(diǎn)。P-FETs P2i的柵接收第二信號(hào)Si(90i)。P-FETs P2i的漏連接到載有ComH的第一線116。P-FETs P2i的源連接到電壓為VDD(“1”)的第一參考端31。在圖5中，所表示的第一邏輯110用被下拉到邏輯“0”的第二參考端32的線116選擇。當(dāng)?shù)谝贿壿?10被選中時(shí)，則任何第二信號(hào)SK＝0都能把線116拉到第一參考端31，因此ComH變?yōu)檫壿嫛?”。當(dāng)?shù)谝贿壿?10沒被選中時(shí)，線116浮動(dòng)或被拉到第一參考端31。在這種情況下，即使P-FETs P2i的柵接收到邏輯“1”的第二信號(hào)，電流也不能通過P-FETs P2i。
圖6是電路100的第二邏輯120的簡(jiǎn)化電路圖。第二邏輯120由N個(gè)第二N-FETs N2i組成。N-FETs N2i的跨導(dǎo)最好比控制電路140(圖4)的P-FET P1的高，以不理會(huì)P-FET P1。N-FETs N2i的柵接收第二信號(hào)Si(90i)。N-FETs N2i的漏連接到載有ComL的第二線126。N-FETsN2i的源連接到電壓為VSS(“0”)的第二參考端32。在圖6中，所表示的第二邏輯120用被下拉到第一參考端31(“1”)的線126選擇。當(dāng)?shù)诙壿?20被選中時(shí)，則任何第二信號(hào)Sk＝1都能把線126拉到第二參考端32，因此ComL變?yōu)檫壿嫛?”。當(dāng)?shù)诙壿?20沒被選中時(shí)，線126浮動(dòng)或拉到第二參考端32。在這種情況下，即使N-FETs N2i的柵接收到邏輯“1”的第二信號(hào)，電流也不能通過N-FETs N2i。
現(xiàn)在解釋優(yōu)選實(shí)施方式的測(cè)試電路160的功能?？刂齐娐?40接收到邏輯“1”的SELECT信號(hào)和邏輯“1”的ENABLE信號(hào)。首先假定電路100的單元130工作正常。在第一測(cè)試20A(圖3)中，第一圖案Ini(i＝1-N)加到電路100，這樣使所有的第二信號(hào)Si(i＝1-N)都為邏輯“1”。N-FETs N1和N3把線116拉到第二參考端32，ComH為邏輯“0”。第一邏輯110被選中。第二邏輯120的信號(hào)ComL浮動(dòng)。第一邏輯110的所有第二P-FETs P2i都接收到邏輯“1”的第二信號(hào)Si，P-FET P2i不導(dǎo)通。信號(hào)ComH維持邏輯“0”。這意味著測(cè)試結(jié)果為正(通過)，該結(jié)果通過第一反向器41作為第一結(jié)果信號(hào)CH傳送到輸出端108。
在第二測(cè)試20B(圖3)，加上第二圖案Ini(i＝1-N)使所有的第二信號(hào)Si(i＝1-N)都為邏輯“0”。第一P-FET P1和第三P-FET P3把ComL拉到邏輯“1”的第一參考端31。因此第二邏輯120被選中。ComH浮動(dòng)。第二邏輯120的N-FETs N2i都接收到第二信號(hào)Si＝“0”，維持不導(dǎo)通。第二反向器42接收到ComL＝“1”并提供第二結(jié)果信號(hào)CL＝“0”，表示測(cè)試結(jié)果為正(通過)。
現(xiàn)在假定例如單元130x和130y的工作不正常。當(dāng)接收到邏輯“1”的Inx時(shí)單元130y的工作不正確，接收到邏輯“0”的Iny時(shí)單元130y的工作不正確。在第一測(cè)試20A(圖3)，單元130i接收邏輯“1”的第一信號(hào)Ini。單元130x提供邏輯“0”的第二信號(hào)Sx，其它單元130i(除x外)提供邏輯“0”。由于接收到Sx＝0的第二P-FET P2x把ComH拉到邏輯“1”，因此第一N-FET N1不能使第一線116的ComH為邏輯“0”。檢測(cè)錯(cuò)誤(失敗)由第一結(jié)果信號(hào)CH送到輸出端108。由于第一測(cè)試20A失敗，測(cè)試20被終止。為了說明，假定測(cè)試20繼續(xù)。在第二測(cè)試20B(圖3)，第一信號(hào)Ini為邏輯“0”。失效單元130y提供SY＝“1”，而不是SY＝“0”。第二N-FET N2y把第二線126拉到邏輯“0”，不理會(huì)第一P-FET P1。該檢測(cè)錯(cuò)誤(失敗)作為第二控制信號(hào)CL送到輸出端106。
測(cè)試電路160能與核心電路150集成到同一個(gè)集成電路中是本發(fā)明的一個(gè)優(yōu)點(diǎn)。本發(fā)明還使例行測(cè)試時(shí)間縮短。最好可以提供第一信號(hào)在相同的電平(例如在閾值81，82)的測(cè)試圖案，而不必考慮核心電路150的工作。測(cè)試圖案最好不取決于核心電路150，因此能使測(cè)試建立時(shí)間減至最少。熟練的技術(shù)人員可以通過例如多路轉(zhuǎn)換信號(hào)SELECT、ENABLE、CH和CL來減少控制接口101的輸入端和輸出端的數(shù)量(圖4中的輸入端102、104、輸出端106、108)。單元130I也可以具有向相反方向傳送信號(hào)的功能。
在優(yōu)選實(shí)施方式的上述描述中，用實(shí)現(xiàn)本發(fā)明的特定實(shí)施方式的說明的方法，參考作為其一部分的附圖描述了本發(fā)明。成功地詳細(xì)描述了這些實(shí)施方式，使得熟練的技術(shù)人員能實(shí)踐本發(fā)明，可以理解可以使用其它實(shí)施方式，可以進(jìn)行邏輯的、機(jī)械的、電的改變而并不脫離本發(fā)明的精神和范圍。因此上述詳細(xì)描述并不具有限定意義，本發(fā)明的范圍僅由附加的權(quán)利要求定義。
權(quán)利要求
1.一種具有多個(gè)輸入單元及用于測(cè)試所述輸入單元工作正確與否的測(cè)試電路的電路，所述電路的特點(diǎn)在于在所述電路測(cè)試期間，所述輸入單元相繼接收第一信號(hào)的第一圖案和第二圖案，所述圖案使所述輸入單元接收在第一閾值和在第二閾值的第一信號(hào)，因此當(dāng)施加所述圖案之一時(shí)，正常的輸入工作單元提供具有相同邏輯狀態(tài)的第二信號(hào)；在所述測(cè)試電路中，控制電路相繼給第一邏輯提供第一控制信號(hào)，給第二邏輯提供第二控制信號(hào)；以及使所述的多個(gè)所述第二信號(hào)與所述第一邏輯和所述第二邏輯相關(guān)，并且來自于工作不正確的輸入單元的任何第二信號(hào)都改變所述第一控制信號(hào)或所述第二控制信號(hào)，因此至少具有一個(gè)工作不正常的輸入單元的電路被檢測(cè)出來。
2.權(quán)利要求1所述的電路，其中僅在測(cè)試期間所述控制電路才提供所述第一控制信號(hào)和所述第二控制信號(hào)，否則使所述第一控制信號(hào)和所述第二控制信號(hào)浮動(dòng)，這樣所述第一邏輯和所述第二邏輯僅在測(cè)試期間才消耗功率。
3.權(quán)利要求1所述的電路，所述控制電路具有第一參考端和第二參考端，所述控制電路以第一種類型的第一晶體管和第二種類型的第一晶體管為特征，每個(gè)晶體管都有第一電流電極、第二電流電極及控制電極，所述的第二種類型的第一晶體管的第一電流電極連接到第一線，第二電流電極連接到所述的第二參考端，其控制電極接收電平選擇信號(hào)，所述的第一種類型的第一晶體管的第一電流電極連接到第二線，第二電流電極連接到所述第一參考端，其控制電極接收所述電平選擇信號(hào)；所述控制電路響應(yīng)所述電平選擇信號(hào)把所述第二線改變成拉到所述第一參考端，因而提供第一邏輯狀態(tài)的第二控制信號(hào)，還把所述第一線拉到所述第二參考端，因而提供第二邏輯狀態(tài)的所述第一控制信號(hào)。
4.權(quán)利要求1所述的電路，其特征在于第一種類型的第一和第三晶體管和第二種類型的第一和第三晶體管，所述的晶體管具有第一電流電極、第二電流電極和控制電極；所述的第一種類型晶體管在第二線和第一參考端之間第一電流電極和第二電流電極串聯(lián)連接，所述的第二種類型晶體管在第一線和第二參考端之間第一電流電極和第二電流電極串聯(lián)連接；響應(yīng)于施加到所述第三晶體管的控制電極上的測(cè)試使能信號(hào)，所述第三晶體管同時(shí)導(dǎo)通或同時(shí)不導(dǎo)通；所述第一晶體管的控制電極接收電平選擇信號(hào)，以把所述第一線或所述第二線分別改變成拉到所述第二參考端或所述第一參考端，因而分別提供所述第二控制信號(hào)或第一控制信號(hào)。
5.權(quán)利要求1所述的電路，其特征在于第一種類型的第四晶體管和第二種類型的第四晶體管，所述的晶體管具有第一電流電極、第二電流電極和控制電極；所述的第一種類型的第四晶體管的第一和第二電流電極連接在第一線和第一參考端之間，所述的第二種類型的第四晶體管的第一和第二電流電極連接在第二線和第二參考端之間；當(dāng)不要求測(cè)試時(shí)，響應(yīng)于施加到它們的控制電極的測(cè)試使能信號(hào)，所述的第四晶體管把所述第一線和第二線拉到所述第一參考端或拉到所述第二參考端。
6.一種用于測(cè)試電路的多個(gè)輸入單元是否都能正確地把第一電平和第二電平的第一信號(hào)傳送到第二信號(hào)的方法，所述的方法的特征在于任意次序的以下步驟施加第一圖案到所述輸入單元，所述第一圖案具有所述第一電平或所述第二電平中的任意一個(gè)的第一信號(hào)，并給第一邏輯提供第一控制信號(hào)；所述第一邏輯控制從所述輸入單元來的所述第二信號(hào)，其中任何來自于工作不正確的輸入單元的任何第二信號(hào)都使所述第一控制信號(hào)翻轉(zhuǎn)；以及施加第二圖案到所述輸入單元，所述第二圖案具有與在施加第一圖案的步驟中所施加的電平相反的電平的信號(hào)，并給第二邏輯提供第二控制信號(hào)，它控制從所述輸入單元來的所述第二信號(hào)，其中任何來自于不正確的輸入工作單元的第二信號(hào)都使所述第二控制信號(hào)翻轉(zhuǎn)；因此當(dāng)兩個(gè)控制信號(hào)都維持不翻轉(zhuǎn)時(shí)提供正的測(cè)試結(jié)果，當(dāng)至少有一個(gè)所述的控制信號(hào)翻轉(zhuǎn)時(shí)提供負(fù)的測(cè)試結(jié)果。
7.權(quán)利要求6所述的測(cè)試方法，其中在所述的第一電平的所述第一信號(hào)在所述第一電平的第一閾值，及在所述第二電平的第一信號(hào)在所述第二電平的第二閾值。
8.權(quán)利要求6所述的測(cè)試方法，其中在所述的第一電平的所述第一信號(hào)具有約為2v的電壓，在所述第二電平的所述第一信號(hào)具有約為0.8v的電壓。
9.權(quán)利要求6所述的測(cè)試方法，其中在所述的第一電平和在所述第二電平的的所述第一信號(hào)的電壓基本等于禁止的第三電平的邊界的電壓值。
10.權(quán)利要求6所述的測(cè)試方法，其中所述的第一控制信號(hào)由把第一線拉到第一參考端的第一種類型的第一晶體管提供，其中所述的第一邏輯由被所述第二信號(hào)控制的第二種類型的第二種晶體管并聯(lián)組成；其中所述的第二控制信號(hào)由把第二線拉到第二參考端的所述第二種類型的第一晶體管提供，其中所述的第二邏輯由所述第一種類型的第二晶體管并聯(lián)組成。
全文摘要
電路(100)包含內(nèi)部測(cè)試電路(150),當(dāng)它們接收到第一電平(71)和第二電平(72)的信號(hào)時(shí)檢驗(yàn)輸入單元(130)工作是否正確。測(cè)試電路(160)由僅在進(jìn)行測(cè)試時(shí)才消耗功率的第一和第二邏輯(110,120)組成。因此該測(cè)試電路(160)的功耗降低?？梢砸赃壿嫛盎颉钡墓δ懿⒙?lián)晶體管的組合方便地構(gòu)成第一和第二邏輯(110,120)。
文檔編號(hào)H01L27/04GK1191316SQ9810388
公開日1998年8月26日 申請(qǐng)日期1998年2月17日 優(yōu)先權(quán)日1997年2月18日
發(fā)明者烏迪·巴勒爾, 堡茲·莎哈, 阿杜·勒烏尼 申請(qǐng)人:摩托羅拉公司