專利名稱：：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別是涉及在一個(gè)芯片內(nèi)制成多種晶體管的半導(dǎo)體器件及其制造方法。作為在一個(gè)芯片內(nèi)制成多種晶體管(例如要求規(guī)格不同的)的半導(dǎo)體器件及其制造方法，以下舉出4個(gè)現(xiàn)有例進(jìn)行說明。《第1現(xiàn)有例》《DRAM的整體構(gòu)成》首先，作為第1現(xiàn)有例，對于在內(nèi)部制成多種晶體管的DRAM600的構(gòu)成和制造方法進(jìn)行說明。在圖76中示出DRAM600的構(gòu)成(單元配置)。DRAM600不僅具備存儲數(shù)據(jù)的存儲單元陣列部601，而且還具備外圍電路部(地址緩沖器602、X譯碼器603、Y譯碼器604)、行/列時(shí)鐘部605、I/O總線部606、更新部607和讀出放大器部608等。上述任一個(gè)部分都由晶體管構(gòu)成，但對于各個(gè)部分要求不同的特性。例如，在存儲單元陣列部601中，為了防止因漏泄電流引起的數(shù)據(jù)的消失，要求低的漏泄電流。此外，在外圍電路部中，由于進(jìn)行高速工作，故要求電流較大。再者，讀出放大器部608中為了區(qū)別高電平和低電平，例如必須在高電平的一半的電壓下工作。因此，對于使用于讀出放大器部608的晶體管，要求在低電壓下工作。即，在1個(gè)芯片的DRAM內(nèi)，必須有特性不同的多種晶體管。例如，若比較閾值的話，則必須將存儲單元陣列部的晶體管的閾值定為約1V、將外圍電路部的晶體管的閾值定為約0.8V、將讀出放大器部的晶體管的閾值定為約0.4V?！陡骶w管的構(gòu)成》為了在1個(gè)芯片內(nèi)制成這些特性不同的晶體管，在以往通過使溝道摻雜層的雜質(zhì)剖面分布與晶體管相一致地變化來解決這個(gè)問題。以下，對于使溝道摻雜的雜質(zhì)濃度根據(jù)晶體管而變化的例子進(jìn)行說明。圖77是根據(jù)現(xiàn)有的制造方法制造的DRAM的構(gòu)成例(局部圖)，分別示出在讀出放大器部、外圍電路部、存儲單元陣列部中使用的N溝道型MOS晶體管T1～T3的剖面。在圖77中，N溝道型MOS晶體管T1～T3在同一個(gè)半導(dǎo)體襯底1(P型)上形成的P型阱層101內(nèi)形成。通過在阱層101內(nèi)形成的溝道斷開層(cutlayer)102和LOCOS層2將阱層101進(jìn)行元件間分離，N溝道型MOS晶體管T1～T3分別在元件間分離開的區(qū)域中形成。讀出放大器部的N溝道型MOS晶體管T1具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對低摻雜漏層(以下稱為LDD層)107。然后，在LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4。此外，在柵氧化膜3和柵電極4的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4的下層的阱層101內(nèi)形成溝道摻雜層103。外圍電路部的N溝道型MOS晶體管T2具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對LDD層107。然后，在LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4。此外，在柵氧化膜3和柵電極4的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4的下層的阱層101內(nèi)形成溝道摻雜層104。存儲單元陣列部的N溝道型MOS晶體管T3具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對LDD層107。然后，在源·漏層106和LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4。此外，在柵氧化膜3和柵電極4的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4的下層的阱層101內(nèi)形成溝道摻雜層105。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層106的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。在表1中示出N溝道型MOS晶體管T1～T3的構(gòu)成諸要素。表1</tables></tables></tables>在表1中，N溝道型MOS晶體管T1～T3的各自的溝道摻雜層形成時(shí)的雜質(zhì)劑量為1×1012/cm2、3×1012/cm2、5×1012/cm2。再有，注入雜質(zhì)都是硼(B)，注入能量都是50keV。此外，在圖78中示出在圖77中已示出的讀出放大器部、外圍電路部和存儲單元陣列部的N溝道型MOS晶體管T1-T3中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖78中，在橫軸上表示剖面方向的位置(深度)，在縱軸上表示雜質(zhì)濃度。再有，向著圖，從左側(cè)開始，橫軸依次為柵電極(多晶硅層)、柵氧化膜(SiO2層)、阱層(體硅層)。如表1中所示，柵電極中的雜質(zhì)濃度是這樣的，在任一個(gè)晶體管中都以相同的量均勻地形成，故用重疊的直線表示A-A’、B-B’和C-C’線，但在阱層中，如以上所說明的那樣，對閾值的要求越低的晶體管(按T1＜T2＜T3的順序)，其溝道摻雜量越少，在氧化膜-體界面處的雜質(zhì)濃度越低。再有，各剖面分布的峰的位置與各自的溝道摻雜層的形成位置大致相等?！陡骶w管的制造方法》以下，使用圖79～圖84說明圖77中示出的讀出放大器部、外圍電路部和存儲單元陣列部的N溝道型MOS晶體管T1～T3的制造方法。首先，在圖79中示出的工序中，在P型半導(dǎo)體襯底1的表面利用LOCOS法形成厚度為例如4000埃的LOCOS層(場氧化膜)2。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底1內(nèi)形成P型的阱區(qū)101。再有，為了在半導(dǎo)體襯底1內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。接著例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底1內(nèi)形成溝道斷開層102。再有，以和LOCOS層2一起形成元件間分離區(qū)那種形狀來形成溝道斷開層102。其次，在圖80中示出的工序中，在阱區(qū)101內(nèi)的預(yù)定位置形成與讀出放大器部的晶體管T1相一致的雜質(zhì)濃度最低的溝道摻雜層103。此時(shí)，也在外圍電路部和存儲單元陣列部的晶體管T2和T3的形成區(qū)域中形成溝道摻雜層103。再有，溝道摻雜層103的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖81中示出的工序中，在讀出放大器部的上部形成抗蝕劑掩模R201，在外圍電路部和存儲單元陣列部的溝道摻雜層103中有選擇地追加注入雜質(zhì)，形成與外圍電路部的晶體管T2相一致的雜質(zhì)濃度的溝道摻雜層104。此時(shí)，在存儲單元陣列部的晶體管T3的形成區(qū)域中形成溝道摻雜層104。再有，溝道摻雜層104的形成，例如通過以50keV的能量、2×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖82中示出的工序中，在讀出放大器部和外圍電路部的上部形成抗蝕劑掩模R202，在存儲單元陣列部的溝道摻雜層104中有選擇地追加注入雜質(zhì)，形成與存儲單元陣列部的晶體管T3相一致的雜質(zhì)濃度的溝道摻雜層105。再有，溝道摻雜層105的形成，例如通過以50keV的能量、2×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖83中示出的工序中，在半導(dǎo)體襯底1的主面上利用熱氧化法形成了成為柵氧化膜3的氧化膜31后，在其上用CVD法形成例如摻雜多晶硅層41作為柵電極材料。再有，氧化膜31的厚度約為100埃，摻雜多晶硅層41的厚度約為2000埃，使用磷(P)作為該雜質(zhì)，濃度約為5×1020/cm3。其次，在圖84中示出的工序中，在摻雜多晶硅層41的上部形成抗蝕劑掩模R203，利用圖形刻蝕形成柵電極4和柵氧化膜3。其次，在讀出放大器部、外圍電路部和存儲單元陣列部中利用離子注入形成了LDD層107后，在柵氧化膜3和柵電極4的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜5。然后，以側(cè)壁氧化膜5為掩模，通過利用離子注入形成源·漏層106，可得到圖77中示出的DRAM的構(gòu)成。這里，LDD層107例如通過以30keV的能量、1×1013/cm2的劑量注入砷(As)離子來形成。此外，源·漏層106例如以50keV的能量、5×1015/cm2的劑量注入砷(As)離子后，通過在850℃下進(jìn)行60分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成DRAM，但省略這些工序的說明和圖示?！冬F(xiàn)有的DRAM的問題》如以上所說明的那樣，在現(xiàn)有的DRAM中，由于在1個(gè)芯片內(nèi)制成讀出放大器部、外圍電路部和存儲單元陣列部中使用的、特性不同的晶體管，故通過與晶體管相一致地改變溝道摻雜層的雜質(zhì)濃度來進(jìn)行閾值的調(diào)整。但是，如溝道摻雜層的雜質(zhì)濃度變高，則與閾值上升的同時(shí)，由于例如在擴(kuò)散層與襯底的結(jié)部分處的雜質(zhì)濃度變高，來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)變大。即，閾值和擴(kuò)散層漏泄存在折衷(tradeoff)關(guān)系，閾值一確定，也就在同一意義上確定了漏泄電流，由于兩者的折衷關(guān)系，電路設(shè)計(jì)受到了制約?！兜?現(xiàn)有例》《快速(flash)存儲器的整體構(gòu)成》作為第2現(xiàn)有例，說明其內(nèi)部制成多種晶體管的快速存儲器700的構(gòu)成和制造方法。圖85示出快速存儲器700的構(gòu)成(單元配置)。一般來說，快速存儲器與DRAM相比的不同點(diǎn)是，在寫入操作或消去操作中使用例如10V那樣的高電壓。因此，在圖85中示出的快速存儲器700中，作為升壓電路備有充電泵(chargepump)電路710。而且，快速存儲器700不僅備有存儲數(shù)據(jù)的存儲單元陣列部701，也備有在升壓后被使用的X譯碼器703和Y譯碼器704等的高耐壓部、外圍電路部(例如，地址緩沖器702、行/列時(shí)鐘部705、I/O總線部706、數(shù)據(jù)寄存部707、讀出放大器部708、操作控制部709)等。上述的哪一個(gè)部位都利用晶體管來構(gòu)成，但由于使用電壓的差異，需要幾種特性不同的晶體管。例如，在存儲單元陣列部701中的晶體管中，為了保證隧道氧化膜的可靠性，需要例如約為100埃的氧化膜的厚度。但是，在外圍電路部中為了進(jìn)行高速操作要求電流較大，其氧化膜的厚度與存儲單元陣列部701相比大多設(shè)定得較薄。但是，在高耐壓部中，需要能耐10V的電壓的晶體管。因此，例如需要使用250埃那樣厚的氧化膜。即，在1個(gè)芯片的快速存儲器內(nèi)需要氧化膜厚度不同的幾種晶體管?！陡骶w管的構(gòu)成》以下，對于根據(jù)晶體管使氧化膜厚度變化的例子進(jìn)行說明。圖86是根據(jù)現(xiàn)有的制造方法制造的快速存儲器的構(gòu)成例(局部圖)，分別示出高耐壓部、外圍電路部、存儲單元陣列部中使用的N溝道型MOS晶體管T11～T13的剖面。在圖86中，N溝道型MOS晶體管T11～T13在同一半導(dǎo)體襯底21(P型)上形成了的P型阱層121內(nèi)形成。阱層121通過在阱層121內(nèi)已形成的溝道斷開層122和LOCOS層22進(jìn)行元件間分離，N溝道型MOS晶體管T11～T13分別在元件間分離開的區(qū)域中形成。高耐壓部的N溝道型MOS晶體管T11具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126和與該源·漏層126的相對的邊緣部分相接而形成的1對LDD層127。然后，在LDD層127的上部形成柵氧化膜26，在該柵氧化膜26的上部形成柵電極29。此外，在柵氧化膜26和柵電極29的側(cè)面形成側(cè)壁氧化膜30。此外，在柵電極29的下層的阱層121內(nèi)形成溝道摻雜層123。外圍電路部的N溝道型MOS晶體管T12具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126和與該源·漏層126的相對的邊緣部分相接而形成的1對LDD層127。然后，在LDD層127的上部形成柵氧化膜25，在該柵氧化膜25的上部形成柵電極29。此外，在柵氧化膜25和柵電極29的側(cè)面形成側(cè)壁氧化膜30。此外，在柵電極29的下層的阱層121內(nèi)形成溝道摻雜層124。存儲單元陣列部的N溝道型MOS晶體管T13具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126，在該源·漏層126的邊緣部分的上部形成隧道氧化膜23，在該隧道氧化膜23的上部依次形成浮柵電極27、層間絕緣膜24、控制柵電極28。此外，隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極28的側(cè)面形成側(cè)壁氧化膜30。此外，在浮柵電極27的下層的阱層121內(nèi)形成溝道摻雜層125。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層126的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。圖86中示出的快速存儲器中，其特征的方面在于，高耐壓部的N溝道型MOS晶體管T11的柵氧化膜26的厚度最厚，按存儲單元陣列部的N溝道型MOS晶體管T13的隧道氧化膜23、外圍電路部的N溝道型MOS晶體管T12的柵氧化膜25的順序厚度變薄。在圖87中示出各柵氧化膜的厚度。在圖87中，從橫軸左側(cè)開始依次表示高耐壓部、外圍電路部、存儲單元陣列部的各自的N溝道型MOS晶體管。再有，在表2中示出N溝道型MOS晶體管T11～T13的構(gòu)成諸要素。表2</tables></tables></tables>在表2中，N溝道型MOS晶體管T11～T13的各自的柵氧化膜的厚度為250埃、80埃、100埃。《各晶體管的制造方法》以下使用圖88～101說明圖86中示出的高耐壓部、外圍電路部、存儲單元陣列部的各自的N溝道型MOS晶體管T11～T13的制造方法。首先，在圖88中示出的工序中，在P型半導(dǎo)體襯底21的表面利用LOCOS(局部氧化)法形成厚度例如為4000埃的LOCOS層(場氧化膜)22。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底21內(nèi)形成P型的阱區(qū)121。再有，為了在半導(dǎo)體襯底21內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。接著例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底21內(nèi)形成溝道斷開層122。再有，以和LOCOS層22一起形成元件間分離區(qū)那種形狀來形成溝道斷開層122。其次，在阱區(qū)121內(nèi)的高耐壓部、外圍電路部、存儲單元陣列部的各自的預(yù)定位置形成溝道摻雜層120。再有，溝道摻雜層120的形成，例如通過以50keV的能量、5×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖89中示出的工序中，在半導(dǎo)體襯底21的主面上利用熱氧化法形成了成為隧道氧化膜23的氧化膜231后，在其上用CVD法形成例如摻雜多晶硅層271作為柵電極材料。再有，氧化膜231的厚度約為100埃，摻雜多晶硅層271的厚度約為1000埃，使用磷(P)作為該雜質(zhì)，濃度約為1×1020/cm3。其次，在圖90中示出的工序中，在存儲單元陣列部中的摻雜多晶硅層271的上部中有選擇地形成抗蝕劑掩模R221。此時(shí)，抗蝕劑掩模R221沿存儲單元陣列部的柵寬度方向形成。然后，利用各向異性刻蝕除去未被抗蝕劑掩模R221覆蓋的部分的摻雜多晶硅層271。在圖91中示出該狀態(tài)。圖91是從上面一側(cè)(形成抗蝕劑掩模R221的一側(cè))觀察圖90的平面圖，在存儲單元陣列部中，將抗蝕劑掩模R221形成為呈規(guī)則排列的矩形的島狀。再有，將抗蝕劑掩模R221形成為覆蓋于呈矩形的島狀的有源層AL上和其周圍的LOCOS層LL上。此外，由于在高耐壓部和外圍電路部中未形成抗蝕劑掩模R221，故露出有源層AL。再有，在圖91中，為了容易判斷抗蝕劑掩模R221的下部的構(gòu)成，故部分地除去抗蝕劑掩模R221，使之能看到有源層AL和LOCOS層LL，但這是權(quán)宜的方法。其次，在除去抗蝕劑掩模R221后，在圖92中示出的工序中，摻雜多晶硅層271上利用CVD法形成作為層間絕緣膜24的絕緣膜241，該層間絕緣膜24對浮柵電極和控制柵進(jìn)行絕緣。再有，該膜成為依次層疊TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的構(gòu)成，各自的膜厚都是100埃。此外，有時(shí)也將層間絕緣膜24稱為ONO膜。此外，在高耐壓部和外圍電路部上也形成絕緣膜241。其次，在圖93中示出的工序中，用抗蝕劑掩模R222覆蓋存儲單元陣列部的絕緣膜241，全部除去其他區(qū)域的絕緣膜241。此時(shí)，在其他的區(qū)域中也除去氧化膜231。在圖94中示出該狀態(tài)。圖94是從上面一側(cè)(形成抗蝕劑掩模R222的一側(cè))觀察圖93的平面圖，將抗蝕劑掩模R222形成為覆蓋整個(gè)存儲單元陣列部，但由于在高耐壓部和外圍電路部中未形成抗蝕劑掩模R222，故露出有源層AL。其次，在除去抗蝕劑掩模R222后，在圖95中示出的工序中，在整個(gè)半導(dǎo)體襯底21的主面上利用熱氧化法形成作為柵氧化膜26的氧化膜261。此時(shí)存儲單元陣列部上的絕緣膜241因?yàn)楹械?，所以不會被氧化，可保持其厚度。再有，氧化?61的厚度約為170埃。其次，在圖96中示出的工序中，用抗蝕劑掩模R223覆蓋外圍電路部以外的區(qū)域，利用濕法刻蝕除去外圍電路部上的氧化膜261。在圖97中示出該狀態(tài)。圖97是從上面一側(cè)(形成抗蝕劑掩模R223的一側(cè))觀察圖96的平面圖，將抗蝕劑掩模R223形成為覆蓋整個(gè)存儲單元陣列部和高耐壓部，但由于在外圍電路部中未形成抗蝕劑掩模R223，故露出有源層AL。其次，在除去抗蝕劑掩模R223后，在圖98中示出的工序中，利用熱氧化法形成作為柵氧化膜25的氧化膜251。此時(shí)存儲單元陣列部上的絕緣膜241因?yàn)楹械ぃ圆粫谎趸?，可保持其厚度，但在高耐壓部中氧化?61生長，膜厚增加。再有，氧化膜251的厚度約為80埃，氧化膜261生長到約250埃。其次，在圖99中示出的工序中，在半導(dǎo)體襯底21的整個(gè)主面上用CVD法形成例如摻雜多晶硅層291作為柵電極材料。再有，摻雜多晶硅層291的厚度約為2000埃，使用磷(P)作為該雜質(zhì)，濃度約為5×1020/cm3。其次，在圖100中示出的工序中，在摻雜多晶硅層291的上部形成抗蝕劑掩模R224，并進(jìn)行圖形刻蝕。在圖101中示出該狀態(tài)。圖101是從上面一側(cè)(形成抗蝕劑掩模R224的一側(cè))觀察圖100的平面圖，將抗蝕劑掩模R224形成為垂直于矩形的有源區(qū)AL。通過該圖形刻蝕，在高耐壓部中形成柵氧化膜26和柵電極29，在外圍電路部中形成柵氧化膜25和柵電極29，在存儲單元陣列部中形成隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極28。其次，在高耐壓部、外圍電路部中利用離子注入形成了LDD層127后，在柵氧化膜26和柵電極29的側(cè)面、在柵氧化膜25和柵電極29的側(cè)面、在隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極28的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜30。然后，通過以側(cè)壁氧化膜30為掩模，利用離子注入形成源·漏層126，可得到圖86中示出的快速存儲器的構(gòu)成。在這里，LDD層127例如通過以30keV的能量、1×1013/cm2的劑量注入砷離子來形成。此外，源·漏層126例如以50keV的能量、5×1015/cm2的劑量注入砷離子后，通過在850℃下進(jìn)行60分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成快速存儲器，但省略這些工序的說明和圖示?！冬F(xiàn)有的快速存儲器的問題》如以上所說明的那樣，在現(xiàn)有的快速存儲器中，與現(xiàn)有的DRAM相同，由于閾值和擴(kuò)散層漏泄存在折衷關(guān)系，電路設(shè)計(jì)受到了制約。此外，因?yàn)樾枰?個(gè)芯片的快速存儲器內(nèi)形成氧化膜厚度不同的幾種晶體管，所以產(chǎn)生分幾次形成氧化膜的情況。例如，在高耐壓部中，氧化膜261經(jīng)過除去抗蝕劑掩模R223的工序(圖96)等，在形成氧化膜251時(shí)再次進(jìn)行生長(圖98)。即，氧化膜261分成2次來形成。因此，產(chǎn)生下述問題雜質(zhì)混入的機(jī)會增加，柵氧化膜26的可靠性變差，膜厚的可控性變壞，高耐壓部的N溝道型MOS晶體管T11可靠性受到損害等?！兜?現(xiàn)有例》《具有邏輯電路的DRAM的整體構(gòu)成》其次，作為第3現(xiàn)有例，說明具有邏輯電路的DRAM(以后稱為LOGICinDRAM)800的構(gòu)成和制造方法。LOGICinDRAM800是通過在同一芯片內(nèi)制成邏輯電路，與將制作成獨(dú)立的另外芯片的DRAM和邏輯電路組合起來使用的情況相比，可實(shí)現(xiàn)高性能和低成本的裝置。如圖102所示，LOGICinDRAM800大致分為邏輯部和DRAM部。在這里，在邏輯部中要求高速，即要求高驅(qū)動能力和低電容。此外，在DRAM部中，如前面所述，包含要求低漏泄電流的存儲單元陣列部和在低電壓下工作的讀出放大器部。即，在1個(gè)芯片的LOGICinDRAM800中需要特性不同的幾種晶體管?！陡骶w管的構(gòu)成》為了在1個(gè)芯片內(nèi)制成這種特性不同的幾種晶體管，在以往是通過使溝道摻雜層的雜質(zhì)剖面分布或氧化膜厚度與晶體管相一致地改變來對應(yīng)的。以下，說明在DRAM部中使溝道摻雜層的雜質(zhì)濃度根據(jù)晶體管來變化的例子以及在邏輯部中使氧化膜厚度根據(jù)晶體管來變化的例子。圖103是根據(jù)現(xiàn)有的制造方法制造的LOGICinDRAM800的構(gòu)成例(局部圖)，分布示出在邏輯部和DRAM部內(nèi)使用的讀出放大器部和存儲單元陣列部中使用的N溝道型MOS晶體管T21～T23的剖面。在圖103中，N溝道型MOS晶體管T21～T23在同一個(gè)半導(dǎo)體襯底51(P型)上形成的P型阱層151內(nèi)形成。通過在阱層151內(nèi)形成的溝道斷開層152和LOCOS層52將阱層151進(jìn)行元件間分離，N溝道型MOS晶體管T21～T23分別在元件間分離開的區(qū)域中形成。邏輯部的N溝道型MOS晶體管T21具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在LDD層157的上部形成柵氧化膜54，在該柵氧化膜54的上部形成柵電極55。此外，在柵氧化膜54和柵電極55的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55的下層的阱層151內(nèi)形成溝道摻雜層155。讀出放大器部的N溝道型MOS晶體管T22具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在LDD層157的上部形成柵氧化膜53，在該柵氧化膜53的上部形成柵電極55。此外，在柵氧化膜53和柵電極55的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55的下層的阱層151內(nèi)形成溝道摻雜層154。存儲單元陣列部的N溝道型MOS晶體管T23具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在源·漏層156和LDD層157的上部形成柵氧化膜53，在該柵氧化膜53的上部形成柵電極55。此外，在柵氧化膜53和柵電極55的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55的下層的阱層151內(nèi)形成溝道摻雜層153。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層156的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。在表3中示出N溝道型MOS晶體管T21～T23的構(gòu)成諸要素。表3</tables></tables>在表3中，N溝道型MOS晶體管T21～T23的各自的溝道摻雜層形成時(shí)的雜質(zhì)劑量為1×1013/cm2、1×1012/cm2、5×1012/cm2。再有，注入雜質(zhì)都是硼(B)，注入能量都是50keV。此外，N溝道型MOS晶體管T21～T23的各自的柵氧化膜的厚度為60埃、100埃、100埃。此外，在圖104中示出在圖103中已示出的邏輯部、讀出放大器部和存儲單元陣列部的N溝道型MOS晶體管T21～T23中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖104中，在橫軸上表示剖面方向的位置(深度)，在縱軸上表示雜質(zhì)濃度。再有，向著圖，從左側(cè)開始，橫軸依次為柵電極(多晶硅層)、柵氧化膜(SiO2層)、阱層(體硅層)。如表3中所示，柵電極中的雜質(zhì)濃度是這樣的，在任一個(gè)晶體管中都以相同的量均勻地形成，故用重疊的直線(為了區(qū)別A-A’線在圖面上用2條直線來表示)表示A-A’、B-B’和C-C’線，但在阱層中，在閾值的要求低的讀出放大器部的晶體管中，其溝道摻雜量少，在氧化膜-體界面處的雜質(zhì)濃度也低。再有，各剖面分布的峰的位置與各自的溝道摻雜層的形成位置大致相等。此外，在圖105中示出各柵氧化膜的厚度。在圖105中，從橫軸左側(cè)起依次表示邏輯部、讀出放大器部、存儲單元陣列部的各自的N溝道型MOS晶體管。如圖105所示，由于邏輯部中要求提高電流驅(qū)動能力，故與DRAM部的讀出放大器部、存儲單元陣列部相比，氧化膜的厚度變薄?！陡骶w管的制造方法》以下，使用圖106～圖114說明圖103中示出的邏輯部、DRAM部的讀出放大器部和存儲單元陣列部的N溝道型MOS晶體管T21～T23的制造方法。首先，在圖106中示出的工序中，在P型半導(dǎo)體襯底51的表面利用LOCOS法形成厚度為4000埃的LOCOS層(場氧化膜)52。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底51內(nèi)形成P型的阱區(qū)151。再有，為了在半導(dǎo)體襯底51內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底51內(nèi)形成溝道斷開層152。再有，以和LOCOS層52一起形成元件間分離區(qū)那種形狀來形成溝道斷開層152。其次，在圖107中示出的工序中，在阱區(qū)151內(nèi)的預(yù)定位置形成與讀出放大器部的晶體管T22相一致的雜質(zhì)濃度最低的溝道摻雜層154。此時(shí)，也在邏輯部和存儲單元陣列部的晶體管T21和T23的形成區(qū)域中形成溝道摻雜層154。再有，溝道摻雜層154的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖108中示出的工序中，在讀出放大器部的上部形成抗蝕劑掩模R251，在邏輯部和存儲單元陣列部的溝道摻雜層154中有選擇地追加注入雜質(zhì)，形成與存儲單元陣列部的晶體管T23相一致的雜質(zhì)濃度的溝道摻雜層153。此時(shí)，在邏輯部的晶體管T21的形成區(qū)域中形成溝道摻雜層153。再有，溝道摻雜層153的形成，例如通過以50keV的能量、4×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖109中示出的工序中，在讀出放大器部和存儲單元陣列部的上部形成抗蝕劑掩模R252，在邏輯部的溝道摻雜層153中有選擇地追加注入雜質(zhì)，形成與邏輯部的晶體管T21相一致的雜質(zhì)濃度的溝道摻雜層155。再有，溝道摻雜層155的形成，例如通過以50keV的能量、5×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖110中示出的工序中，在半導(dǎo)體襯底51的主面上利用熱氧化法形成作為柵氧化膜53的氧化膜531。再有，氧化膜531的厚度約為40埃。其次，在圖111中示出的工序中，用抗蝕劑掩模R253覆蓋讀出放大器部和存儲單元陣列部的絕緣膜531，有選擇地只除去邏輯部上的氧化膜531。其次，在除去抗蝕劑掩模R253后，在圖112中示出的工序中，在半導(dǎo)體襯底51的主面上利用熱氧化法形成作為柵氧化膜54的氧化膜541。此時(shí)，讀出放大器部和存儲單元陣列部的氧化膜531生長，其膜厚增加。再有，氧化膜541的厚度約為60埃，氧化膜531的厚度生長到約100埃。其次，在圖113中示出的工序中，在氧化膜531和氧化膜541上用CVD法形成例如摻雜多晶硅層551作為柵電極材料。再有，摻雜多晶硅層551的厚度約為2000埃，使用磷(P)作為該雜質(zhì)，濃度約為1×1020/cm3。其次，在圖114中示出的工序中，在摻雜多晶硅層551的上部形成抗蝕劑掩模R254，進(jìn)行圖形刻蝕。利用該圖形刻蝕，在邏輯部中形成柵氧化膜54和柵電極55，在讀出放大器部和存儲單元陣列部中形成柵氧化膜53和柵電極55。其次，在邏輯部、讀出放大器部和存儲單元陣列部中利用離子注入形成了LDD層157后，在邏輯部中，在柵氧化膜54和柵電極55的側(cè)面，在讀出放大器部和存儲單元陣列部中，在柵氧化膜53和柵電極55的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜56。然后，以側(cè)壁氧化膜56為掩模，通過利用離子注入形成源·漏層156，可得到圖103中示出的LOGICinDRAM的構(gòu)成。這里，LDD層157例如通過以30keV的能量、1×1013/cm2的劑量注入砷(As)離子來形成。此外，源·漏層156例如以50keV的能量、5×1015/cm2的劑量注入砷(As)離子后，通過在850℃下進(jìn)行30分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成LOGICinDRAM，但省略這些工序的說明和圖示。《現(xiàn)有的LOGICinDRAM的問題》如以上所說明的那樣，在現(xiàn)有的LOGICinDRAM中，由于在1個(gè)芯片內(nèi)制成邏輯部、讀出放大器部和存儲單元陣列部等中使用的、特性不同的晶體管，故通過使溝道摻雜層的雜質(zhì)濃度與晶體管相吻合地改變來調(diào)整閾值。但是，如溝道摻雜層的雜質(zhì)濃度變高，則與閾值上升的同時(shí)，由于例如在擴(kuò)散層與襯底的結(jié)部分處的雜質(zhì)濃度變高，擴(kuò)散層漏泄電流變大。即，閾值和擴(kuò)散層漏泄電流存在折衷關(guān)系，閾值一確定，也就在同一意義上確定了漏泄電流，由于兩者的折衷關(guān)系，電路設(shè)計(jì)受到了制約。此外，在邏輯部中，為了得到高驅(qū)動能力，需要形成厚度比其他部分薄的柵氧化膜。因此，因?yàn)樾枰?個(gè)芯片的LOGICinDRAM內(nèi)形成氧化膜厚度不同的幾種晶體管，所以產(chǎn)生分幾次形成氧化膜的情況。例如，在讀出放大器部和存儲單元陣列部中，氧化膜531經(jīng)過除去抗蝕劑掩模R253的工序(圖111)等，在形成氧化膜541時(shí)再次進(jìn)行生長(圖112)。即，柵氧化膜53分成2次來形成。因此，產(chǎn)生下述問題雜質(zhì)混入的機(jī)會增加，柵氧化膜53的可靠性變差，讀出放大器部和存儲單元陣列部的N溝道型MOS晶體管T22～T23的可靠性受到損害等?！兜?現(xiàn)有例》《具有邏輯電路的快速存儲器的整體構(gòu)成》其次，作為第4現(xiàn)有例，說明具有邏輯電路的快速存儲器(以后稱為LOGICinFLASH)900的構(gòu)成和制造方法。隨著晶體管的微細(xì)化，與大容量化一起引人注目的開發(fā)目標(biāo)之一是在1個(gè)芯片中制成微計(jì)算機(jī)的單片微型計(jì)算機(jī)。特別是例如，在1995的IEDMSHORTCOURSEPROGRAM等中發(fā)表了將在1個(gè)芯片內(nèi)制成快速存儲器和MPU(微處理單元)的元件稱為裝載于快速存儲器中的邏輯電路(1995IEDMSHORTCOURSEPROGRAM“埋入快速存儲器應(yīng)用、技術(shù)和設(shè)計(jì)”CLINTONKUO，MOTOROLA)。在圖115中示出一例。如圖115所示，LOGICinFLASH900大致分為邏輯部和快速存儲器部，在邏輯部中要求高速，即要求高驅(qū)動能力和低電容。此外，在快速存儲器部中，具有施加高電壓的高耐壓部和對隧道氧化膜要求高的可靠性的存儲單元陣列部等。即，在1個(gè)芯片的LOGICinFLASH內(nèi)必須有特性不同的幾種晶體管?！陡骶w管的構(gòu)成》為了在1個(gè)芯片內(nèi)制成這些特性不同的晶體管，在以往通過根據(jù)晶體管改變氧化膜的厚度，或根據(jù)情況改變溝道摻雜層的雜質(zhì)剖面分布來對應(yīng)。以下，說明在根據(jù)晶體管改變氧化膜的厚度的同時(shí)，使溝道摻雜層的雜質(zhì)濃度變化的例子。圖116是利用現(xiàn)有的制造方法制造的LOGICinFLASH的構(gòu)成圖(局部圖)，分別示出邏輯部和快速存儲器部內(nèi)的高耐壓部和存儲單元陣列部中的N溝道型MOS晶體管T31～T33的剖面。在圖116中，N溝道型MOS晶體管T31～T33在同一半導(dǎo)體襯底71(P型)上形成了的P型阱層171內(nèi)形成。阱層171通過在阱層171內(nèi)已形成的溝道斷開層172和LOCOS層72進(jìn)行元件間分離，N溝道型MOS晶體管T31～T33分別在元件間分離開的區(qū)域中形成。邏輯部的N溝道型MOS晶體管T31具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176和與該源·漏層176的相對的邊緣部分相接而形成的1對LDD層177。然后，在LDD層177的上部形成柵氧化膜76，在該柵氧化膜76的上部形成柵電極79。此外，在柵氧化膜76和柵電極79的側(cè)面形成側(cè)壁氧化膜80。此外，在柵電極79的下層的阱層171內(nèi)形成溝道摻雜層175?？焖俅鎯ζ鞑恐械母吣蛪翰康腘溝道型MOS晶體管T32具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176和與該源·漏層176的相對的邊緣部分相接而形成的1對LDD層177。然后，在LDD層177的上部形成柵氧化膜75，在該柵氧化膜75的上部形成柵電極79。此外，在柵氧化膜75和柵電極79的側(cè)面形成側(cè)壁氧化膜80。此外，在柵電極79的下層的阱層171內(nèi)形成溝道摻雜層173?？焖俅鎯ζ鞑恐械拇鎯卧嚵胁康腘溝道型MOS晶體管T33具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176，在該源·漏層176的邊緣部分的上部形成隧道氧化膜73，在該隧道氧化膜73的上部依次形成浮柵電極77、層間絕緣膜74、控制柵電極78。此外，隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極78的側(cè)面形成側(cè)壁氧化膜80。此外，在浮柵電極77的下層的阱層171內(nèi)形成溝道摻雜層175。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層176的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。圖116中示出的快速存儲器中，其特征的方面在于高耐壓部的N溝道型MOS晶體管T32的柵氧化膜75的厚度最厚，按存儲單元陣列部的N溝道型MOS晶體管T33的隧道氧化膜73、邏輯部的N溝道型MOS晶體管T31的柵氧化膜76的順序厚度變薄和高耐壓部的N溝道型MOS晶體管T32的溝道摻雜層173的雜質(zhì)濃度比其他的溝道摻雜層的雜質(zhì)濃度低。再有，在表4中示出N溝道型MOS晶體管T31～T33的構(gòu)成諸要素。表4</tables><</tables>在表4中，N溝道型MOS晶體管T31～T33的各自的柵氧化膜的厚度為60埃、250埃、100埃。在表4中，N溝道型MOS晶體管T32的溝道摻雜層173的雜質(zhì)的雜質(zhì)劑量為1×1012/cm2、N溝道型MOS晶體管T31和T33的溝道摻雜層175的雜質(zhì)的雜質(zhì)劑量1×1013/cm2。再有，注入雜質(zhì)都是硼(B)，注入能量都是50keV。此外，在圖117中示出在圖116中已示出的邏輯部、高耐壓部和存儲單元陣列部的N溝道型MOS晶體管T31～T33中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖117中，在橫軸上表示剖面方向的位置(深度)，在縱軸上表示雜質(zhì)濃度。再有，向著圖，從左側(cè)開始，橫軸依次為柵電極(多晶硅層)、柵氧化膜(SiO2層)、阱層(體硅層)。如表4中所示，柵電極中的雜質(zhì)濃度是這樣的，在任一個(gè)晶體管中都以相同的量均勻地形成，故用重疊的直線(為了區(qū)別各自的線，在圖面上用3條直線來表示)表示A-A’、B-B’和C-C’線，但在阱層中，在閾值的要求低的高耐壓部的晶體管中，其溝道摻雜量少，在氧化膜-體界面處的雜質(zhì)濃度也低。再有，各剖面分布的峰的位置與各自的溝道摻雜層的形成位置大致相等。此外，在圖118中示出各柵氧化膜的厚度。在圖118中，從橫軸左側(cè)起依次表示邏輯部、高耐壓部、存儲單元陣列部的各自的N溝道型MOS晶體管。如圖118所示，快速存儲器部的高耐壓部的氧化膜最厚，邏輯部中為了提高電流驅(qū)動能力，氧化膜最薄?！陡骶w管的制造方法》以下使用圖119～132說明圖116中示出的邏輯部、快速存儲器部的高耐壓部和存儲單元陣列部的各自的N溝道型MOS晶體管T31～T33的制造方法。首先，在圖119中示出的工序中，在P型半導(dǎo)體襯底71的表面利用LOCOS(局部氧化)法形成厚度例如為4000埃的LOCOS層(場氧化膜)72。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底71內(nèi)形成P型的阱區(qū)171。再有，為了在半導(dǎo)體襯底71內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底71內(nèi)形成溝道斷開層172。再有，以和LOCOS層72一起形成元件間分離區(qū)那種形狀來形成溝道斷開層172。其次，在高耐壓部的晶體管T32的阱區(qū)171內(nèi)形成雜質(zhì)濃度最低的溝道摻雜層173。再有，溝道摻雜層173的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在邏輯部和存儲單元陣列部的晶體管T31和T33的阱區(qū)171內(nèi)注入雜質(zhì)，形成與邏輯部和存儲單元陣列部的晶體管T31和T33相一致的溝道摻雜層175。再有，溝道摻雜層175的形成，例如通過以50keV的能量、1×1013/cm2的劑量注入硼離子來進(jìn)行。其次，在圖120中示出的工序中，在半導(dǎo)體襯底71的主面上利用熱氧化法形成了成為隧道氧化膜73的氧化膜731后，在其上用CVD法形成例如摻雜多晶硅層771作為柵電極材料。再有，氧化膜731的厚度約為100埃，摻雜多晶硅層771的厚度約為1000埃，使用磷(P)作為該雜質(zhì)，濃度約為1×1020/cm3。其次，在圖121中示出的工序中，在存儲單元陣列部中的摻雜多晶硅層771的上部中有選擇地形成抗蝕劑掩模R261。此時(shí)，抗蝕劑掩模R261沿存儲單元陣列部的柵寬度方向形成。然后，利用各向異性刻蝕除去未被抗蝕劑掩模R261覆蓋的部分的摻雜多晶硅層771。在圖122中示出該狀態(tài)。圖122是從上面一側(cè)(形成抗蝕劑掩模R261的一側(cè))觀察圖121的平面圖，在存儲單元陣列部中，將抗蝕劑掩模R261形成為呈規(guī)則排列的矩形的島狀。再有，將抗蝕劑掩模R261形成為覆蓋于呈矩形的島狀的有源層AL上和其周圍的LOCOS層LL上。此外，由于在高耐壓部和邏輯部中未形成抗蝕劑掩模R261，故露出有源層AL。再有，在圖122中，為了容易判斷抗蝕劑掩模R261的下部的構(gòu)成，故部分地除去抗蝕劑掩模R261，使之能看到有源層AL和LOCOS層LL，但這是權(quán)宜的方法。其次，在除去抗蝕劑掩模R261后，在圖123中示出的工序中，在摻雜多晶硅層771上利用CVD法形成作為層間絕緣膜74的絕緣膜741，該層間絕緣膜74對浮柵電極和控制柵進(jìn)行絕緣。再有，該膜成為依次層疊TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的構(gòu)成，各自的膜厚都是100埃。此外，有時(shí)也將層間絕緣膜74稱為ONO膜。此外，在高耐壓部和邏輯部上也形成絕緣膜741。其次，在圖124中示出的工序中，用抗蝕劑掩模R262覆蓋存儲單元陣列部的絕緣膜741，全部除去其他區(qū)域的絕緣膜741。(此時(shí)，在其他的區(qū)域中也除去氧化膜731。)在圖125中示出該狀態(tài)。圖125是從上面一側(cè)(形成抗蝕劑掩模R262的一側(cè))觀察圖93的平面圖，將抗蝕劑掩模R262形成為覆蓋整個(gè)存儲單元陣列部，但由于在高耐壓部和邏輯部中未形成抗蝕劑掩模R262，故露出有源層AL。其次，在除去抗蝕劑掩模R262后，在圖126中示出的工序中，在整個(gè)半導(dǎo)體襯底71的主面上利用熱氧化法全面地形成作為柵氧化膜75的氧化膜751。此時(shí)存儲單元陣列部上的絕緣膜741因?yàn)楹械ぃ圆粫谎趸?，可保持其厚度。再有，氧化?51的厚度約為190埃。其次，在圖127中示出的工序中，用抗蝕劑掩模R263覆蓋邏輯部以外的區(qū)域，利用濕法刻蝕除去邏輯部上的氧化膜751。在圖128中示出該狀態(tài)。圖128是從上面一側(cè)(形成抗蝕劑掩模R263的一側(cè))觀察圖127的平面圖，將抗蝕劑掩模R263形成為覆蓋整個(gè)存儲單元陣列部和高耐壓部，但由于在邏輯部中未形成抗蝕劑掩模R263，故露出有源層AL。其次，在除去抗蝕劑掩模R263后，在圖129中示出的工序中，在利用熱氧化法形成作為柵氧化膜76的氧化膜761。此時(shí)存儲單元陣列部上的絕緣膜741因?yàn)楹械ぃ圆粫谎趸?，可保持其厚度，但在高耐壓部中氧化?51生長，膜厚增加。再有，氧化膜761的厚度約為60埃，氧化膜751生長到約250埃。其次，在圖130中示出的工序中，在半導(dǎo)體襯底71的整個(gè)主面上用CVD法形成例如摻雜多晶硅層791作為柵電極材料。再有，摻雜多晶硅層791的厚度約為2000埃，使用磷(P)作為該雜質(zhì)，濃度約為5×1020/cm3。其次，在圖131中示出的工序中，在摻雜多晶硅層791的上部形成抗蝕劑掩模R264，并進(jìn)行圖形刻蝕。在圖132中示出該狀態(tài)。圖132是從上面一側(cè)(形成抗蝕劑掩模R264的一側(cè))觀察圖131的平面圖，將抗蝕劑掩模R264形成為垂直于矩形的有源區(qū)AL。通過該圖形刻蝕，在邏輯部中形成柵氧化膜76和柵電極79，在高耐壓部中形成柵氧化膜75和柵電極79，在存儲單元陣列部中形成隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極78。其次，在邏輯部、高耐壓部中利用離子注入形成了LDD層177后，在柵氧化膜76和柵電極79的側(cè)面、在柵氧化膜75和柵電極79的側(cè)面、在隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極78的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜80。然后，通過以側(cè)壁氧化膜80為掩模，利用離子注入形成源·漏層176，可得到圖116中示出的快速存儲器的構(gòu)成。在這里，LDD層177例如通過以30keV的能量、1×1013/cm2的劑量注入砷離子來形成。此外，源·漏層176例如以50keV的能量、5×1015/cm2的劑量注入砷離子后，通過在850℃下進(jìn)行30分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成LOGICinFLASH，但省略這些工序的說明和圖示?！冬F(xiàn)有的LOGICinFLASH的問題》如以上所說明的那樣，在現(xiàn)有的LOGICinFLASH中，由于在1個(gè)芯片內(nèi)制成邏輯部、高耐壓部和存儲單元陣列部等中使用的、特性不同的晶體管，故通過使溝道摻雜層的雜質(zhì)濃度與晶體管相吻合地改變來調(diào)整閾值。但是，如溝道摻雜層的雜質(zhì)濃度變高，則與閾值上升的同時(shí)，由于例如在擴(kuò)散層與襯底的結(jié)部分處的雜質(zhì)濃度變高，擴(kuò)散層漏泄電流變大。即，閾值和擴(kuò)散層漏泄電流存在折衷關(guān)系，閾值一確定，也就在同一意義上確定了漏泄電流，由于兩者的折衷關(guān)系，電路設(shè)計(jì)受到了制約。此外，在邏輯部中，為了得到高驅(qū)動能力，需要形成厚度比其他部分薄的柵氧化膜。因此，因?yàn)樾枰?個(gè)芯片的快速存儲器內(nèi)形成氧化膜厚度不同的幾種晶體管，所以產(chǎn)生分幾次形成氧化膜的情況。例如，在高耐壓部等中，氧化膜751經(jīng)過除去抗蝕劑掩模R263的工序(圖127)等，在形成氧化膜761時(shí)再次進(jìn)行生長(圖129)。即，柵氧化膜751分成2次來形成。因此，產(chǎn)生下述問題雜質(zhì)混入的機(jī)會增加，柵氧化膜751的可靠性變差，膜厚的可控性變壞，高耐壓部的N溝道型MOS晶體管T32的可靠性受到損害等。如以上所說明的那樣，在1個(gè)芯片內(nèi)制成多種晶體管的半導(dǎo)體器件中，通過使溝道摻雜層與晶體管相吻合地改變來進(jìn)行閾值的調(diào)整，但閾值和擴(kuò)散層漏泄電流存在折衷關(guān)系，閾值一確定，也就在同一意義上確定了漏泄電流，由于兩者的折衷關(guān)系，電路設(shè)計(jì)受到了制約。此外，柵氧化膜的形成需要分成多次來進(jìn)行，因此，產(chǎn)生下述問題雜質(zhì)混入的機(jī)會增加，柵氧化膜的可靠性變差，膜厚的可控性變壞，晶體管的可靠性受到損害等。本發(fā)明是為了解決上述的問題而進(jìn)行的，提供這樣一種半導(dǎo)體器件和制造方法，該裝置和方法在解決閾值和擴(kuò)散層漏泄的折衷關(guān)系的同時(shí)，不需要分成多次來進(jìn)行柵氧化膜的形成。本發(fā)明的第1方案所述的半導(dǎo)體器件是在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件，上述至少1個(gè)晶體管具備在上述半導(dǎo)體襯底的表面內(nèi)形成的第1導(dǎo)電型的半導(dǎo)體層、在上述半導(dǎo)體層內(nèi)有選擇地形成的第1導(dǎo)電型的溝道摻雜層、在上述半導(dǎo)體層的上部的與上述溝道摻雜層相對的位置上形成的控制電極；上述控制電極具有在多晶硅層的上部形成了硅化鎢層的多晶硅硅化物(polycide)結(jié)構(gòu)；上述多晶硅層在其內(nèi)部具有第2導(dǎo)電型的雜質(zhì)，該雜質(zhì)具有在上述硅化鎢層一側(cè)濃度較高而在其相對的一側(cè)濃度較低的濃度分布。本發(fā)明的第2方案所述的半導(dǎo)體器件中，上述至少1個(gè)晶體管具有至少2種晶體管，上述多晶硅硅化物結(jié)構(gòu)是這樣來構(gòu)成的，在上述至少2種晶體管中，上述硅化鎢層對于上述多晶硅層的厚度比率不同。本發(fā)明的第3方案所述的半導(dǎo)體器件中，上述至少2種晶體管具有第1～第3種晶體管，上述第1種晶體管具備在上述第1種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)和在上述1對第1半導(dǎo)體區(qū)之間的上述第1種晶體管的上述半導(dǎo)體層的上部形成的第1柵氧化膜，上述第1種晶體管的上述溝道摻雜層在上述1對第1半導(dǎo)體區(qū)之間形成，上述第1種晶體管的上述控制電極具有在上述第1柵氧化膜上形成的第1多晶硅層和在上述第1多晶硅層上形成的第1硅化鎢層，上述第2種晶體管具備在上述第2種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)和在上述1對第2半導(dǎo)體區(qū)之間的上述第2種晶體管的上述半導(dǎo)體層的上部形成的第2柵氧化膜，上述第2種晶體管的上述溝道摻雜層在上述1對第2半導(dǎo)體區(qū)之間形成，上述第2種晶體管的上述控制電極具有在上述第2柵氧化膜上形成的第2多晶硅層和在上述第2多晶硅層上形成的第2硅化鎢層，上述第3種晶體管具備在上述第3種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)和在上述1對第3半導(dǎo)體區(qū)之間的上述第3種晶體管的上述半導(dǎo)體層的上部形成的第3柵氧化膜，上述第3種晶體管的上述溝道摻雜層在上述1對第3半導(dǎo)體區(qū)之間形成，上述第3種晶體管的上述控制電極具有在上述第3柵氧化膜上形成的第3多晶硅層和在上述第3多晶硅層上形成的第3硅化鎢層，上述第1～第3硅化鎢層與上述第1～第3多晶硅層的厚度的比率各不相同，上述第1～第3柵氧化膜具有相同的厚度，上述第1～第3種晶體管的上述溝道摻雜層具有相同的雜質(zhì)濃度。本發(fā)明的第4方案所述的半導(dǎo)體器件中，上述至少2種的晶體管具有第1～第3種晶體管，上述第1種晶體管具備在上述第1種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)和在上述1對第1半導(dǎo)體區(qū)之間的上述第1種晶體管的上述半導(dǎo)體層的上部形成的第1柵氧化膜，上述第1種晶體管的上述溝道摻雜層在上述1對第1半導(dǎo)體區(qū)之間形成，上述第1種晶體管的上述控制電極具有在上述第1柵氧化膜上形成的第1多晶硅層和在上述第1多晶硅層上形成的第1硅化鎢層，上述第2種晶體管具備在上述第2種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)和在上述1對第2半導(dǎo)體區(qū)之間的上述第2種晶體管的上述半導(dǎo)體層的上部形成的第2柵氧化膜，上述第2種晶體管的上述溝道摻雜層在上述1對第2半導(dǎo)體區(qū)之間形成，上述第2種晶體管的上述控制電極具有在上述第2柵氧化膜上形成的第2多晶硅層和在上述第2多晶硅層上形成的第2硅化鎢層，上述第3種晶體管具備在上述第3種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)、在上述1對第3半導(dǎo)體區(qū)之間的上述第3種晶體管的上述半導(dǎo)體層的上部形成的第3柵氧化膜、在上述第3柵氧化膜上形成的浮柵電極和在上述浮柵電極上形成的層間絕緣膜，上述第3種晶體管的上述溝道摻雜層在上述1對第3半導(dǎo)體區(qū)之間形成，上述第3種晶體管的上述控制電極具有在上述層間絕緣膜上形成的第3多晶硅層和在上述第3多晶硅層上形成的第3硅化鎢層，上述第1硅化鎢層與上述第1多晶硅層的厚度的比率比其他的硅化鎢層與多晶硅層的厚度的比率高，上述第1和第2柵氧化膜具有相同的第1厚度，上述第3柵氧化膜具有比上述第1厚度厚的第2厚度，上述第1～第3種晶體管的上述溝道摻雜層具有相同的雜質(zhì)濃度。本發(fā)明的第5方案所述的半導(dǎo)體器件中，上述至少2種晶體管具有第1～第3種晶體管，上述第1種晶體管具備在上述第1種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)和在上述1對第1半導(dǎo)體區(qū)之間的上述第1種晶體管的上述半導(dǎo)體層的上部形成的第1柵氧化膜，上述第1種晶體管的上述溝道摻雜層在上述1對第1半導(dǎo)體區(qū)之間形成，上述第1種晶體管的上述控制電極具有在上述第1柵氧化膜上形成的第1多晶硅層和在上述第1多晶硅層上形成的第1硅化鎢層，上述第2種晶體管具備在上述第2種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)和在上述1對第2半導(dǎo)體區(qū)之間的上述第2種晶體管的上述半導(dǎo)體層的上部形成的第2柵氧化膜，上述第2種晶體管的上述溝道摻雜層在上述1對第2半導(dǎo)體區(qū)之間形成，上述第2種晶體管的上述控制電極具有在上述第2柵氧化膜上形成的第2多晶硅層和在上述第2多晶硅層上形成的第2硅化鎢層，上述第3種晶體管具備在上述第3種晶體管的上述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)和在上述1對第3半導(dǎo)體區(qū)之間的上述第3種晶體管的上述半導(dǎo)體層的上部形成的第3柵氧化膜，上述第3種晶體管的上述溝道摻雜層在上述1對第3半導(dǎo)體區(qū)之間形成，上述第3種晶體管的上述控制電極具有在上述第3柵氧化膜上形成的第3多晶硅層和在上述第3多晶硅層上形成的第3硅化鎢層，上述第3硅化鎢層與上述第3多晶硅層的厚度的比率比其他的硅化鎢層與多晶硅層的厚度的比率高，上述第1～第3柵氧化膜具有相同的厚度，上述第1和第3種晶體管的上述溝道摻雜層具有相同的雜質(zhì)濃度。本發(fā)明的第6方案所述的半導(dǎo)體器件是在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件，上述至少1個(gè)晶體管具備利用在上述半導(dǎo)體襯底的主面上有選擇地形成的場氧化膜界定的有源區(qū)；在上述有源區(qū)上形成的氧化膜；和具有在上述氧化膜上形成的、導(dǎo)入了與源·漏層相同的導(dǎo)電型的雜質(zhì)的多晶硅層的控制電極，上述控制電極具備在上述有源區(qū)的端部的上述多晶硅層的上部有選擇地形成的硅化鎢層，上述雜質(zhì)具有在上述硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的濃度分布。本發(fā)明的第7方案所述的半導(dǎo)體器件中還具備在上述硅化鎢層和上述有源區(qū)的上部形成的、上述硅化鎢層以外的金屬硅化物層。本發(fā)明的第8方案所述的半導(dǎo)體器件的制造方法是在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件的制造方法，具備在上述半導(dǎo)體襯底的表面內(nèi)的形成了上述至少1個(gè)晶體管的位置上形成第1導(dǎo)電型的半導(dǎo)體層的工序(a)、在上述至少1個(gè)晶體管的上述半導(dǎo)體層內(nèi)利用離子注入有選擇地形成第1導(dǎo)電型溝道摻雜層的工序(b)和在上述至少1個(gè)晶體管的上述半導(dǎo)體層的上部的與上述溝道摻雜層相對的位置上形成控制電極的工序(c)，上述工序(c)具備將上述至少1個(gè)晶體管的上述控制電極作成在導(dǎo)入第2導(dǎo)電型的雜質(zhì)的多晶硅層的上部形成硅化鎢層的多晶硅硅化物的結(jié)構(gòu)的工序。本發(fā)明的第9方案所述的半導(dǎo)體器件的制造方法中，上述至少1個(gè)晶體管具有第1～第3種晶體管，上述工序(c)具備在上述第1～第3種晶體管的上述半導(dǎo)體層的上部形成氧化膜的工序；在上述氧化膜上形成第1厚度的第1多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到上述第1多晶硅層從而形成第2多晶硅層的工序；在形成上述第1種晶體管的位置的上述第2多晶硅層上進(jìn)行掩模操作，除去剩下的上述第2多晶硅層使其達(dá)到第2厚度從而形成第3多晶硅層的工序；在形成上述第1和第2種晶體管的位置的上述第2和第3多晶硅層上進(jìn)行掩模操作，除去剩下的上述第3多晶硅層使其達(dá)到第3厚度從而形成第4多晶硅層的工序；在上述第2～第4多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；通過利用圖形刻蝕有選擇地除去上述硅化鎢層、上述第2～第4多晶硅層和上述氧化膜，在上述第1種晶體管的上述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第1種晶體管的上述控制電極，在上述第2種晶體管的上述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第2種晶體管的上述控制電極，在上述第3種晶體管的上述半導(dǎo)體層上形成第3柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第3種晶體管的上述控制電極的工序。本發(fā)明的第10方案所述的半導(dǎo)體器件的制造方法中，上述至少1個(gè)晶體管具有第1～第3種晶體管，上述工序(c)具備在上述第1～第3種晶體管的上述半導(dǎo)體層的上部形成具有第1厚度的第1氧化膜的工序；在上述第3種晶體管的上述半導(dǎo)體層上的上述第1氧化膜上有選擇地形成均勻地具有第2導(dǎo)電型的雜質(zhì)的第1多晶硅層的工序；在上述第1多晶硅層上有選擇地形成絕緣膜的同時(shí)，除去形成上述第1和第2種晶體管的位置的上述第1氧化膜的工序；在上述第1和第2種晶體管的上述半導(dǎo)體層的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜上和上述絕緣膜上形成第3厚度的第2多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到上述第2多晶硅層從而形成第3多晶硅層的工序；在形成上述第2和第3種晶體管的位置的上述第3多晶硅層上進(jìn)行掩模操作，除去剩下的上述第3多晶硅層使其達(dá)到第4厚度從而形成第4多晶硅層的工序；在上述第3和第4多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；利用圖形刻蝕有選擇地除去上述硅化鎢層、上述第3和第4多晶硅層、上述第1和第2氧化膜以及上述絕緣膜，在上述第1種晶體管的上述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第1種晶體管的上述控制電極，在上述第2種晶體管的上述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第2種晶體管的上述控制電極，在上述第3種晶體管的上述半導(dǎo)體層上形成第3柵氧化膜、浮柵電極、層間絕緣膜和多晶硅硅化物結(jié)構(gòu)的上述第3種晶體管的上述控制電極的工序。本發(fā)明的第11方案所述的半導(dǎo)體器件的制造方法中，上述至少1個(gè)晶體管具有第1～第3種晶體管，上述工序(b)具備形成上述第1和第3種晶體管的上述溝道摻雜層使其成為相同的雜質(zhì)濃度的工序，上述工序(c)具備在上述第1～第3種晶體管的上述半導(dǎo)體層的上部形成氧化膜的工序；在上述氧化膜上形成第1厚度的第1多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到上述第1多晶硅層從而形成第2多晶硅層的工序；在形成上述第1和第2種晶體管的位置的上述第2多晶硅層上進(jìn)行掩模操作，除去剩下的上述第2多晶硅層使其達(dá)到第2厚度從而形成第3多晶硅層的工序；在上述第2和第3多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；通過利用圖形刻蝕有選擇地除去上述硅化鎢層、上述第2～第3多晶硅層和上述氧化膜，在上述第1種晶體管的上述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第1種晶體管的上述控制電極，在上述第2種晶體管的上述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第2種晶體管的上述控制電極，在上述第3種晶體管的上述半導(dǎo)體層上形成第3柵氧化膜和多晶硅硅化物結(jié)構(gòu)的上述第3種晶體管的上述控制電極的工序。本發(fā)明的第12方案所述的半導(dǎo)體器件的制造方法是在半導(dǎo)體襯底上至少具有第1和第2種晶體管的半導(dǎo)體器件的制造方法，具備在上述半導(dǎo)體襯底的主面上有選擇地形成場氧化膜，界定形成上述第1和第2種晶體管的第1和第2有源區(qū)的工序(a)、從上述第1和第2有源區(qū)上到上述場氧化膜上形成氧化膜的工序(b)和在上述第1和第2有源區(qū)的上述氧化膜上形成具有導(dǎo)入了與源·漏層相同的導(dǎo)電型的雜質(zhì)的多晶硅層的控制電極的工序(c)，上述工序(c)具備將上述第1有源區(qū)的上述控制電極作成在上述多晶硅層的上部形成了硅化鎢層的多晶硅硅化物結(jié)構(gòu)的工序(c-1)。本發(fā)明的第13方案所述的半導(dǎo)體器件的制造方法還具備在上述工序(c)后至少在上述第2有源區(qū)的上述多晶硅層的上部形成硅化鎢層以外的金屬硅化物層的工序。本發(fā)明的第14方案所述的半導(dǎo)體器件的制造方法中，上述工序(c-1)具備利用濺射法形成上述硅化鎢層的工序。圖1是說明柵電極的硅化鎢層的作用的圖。圖2是說明柵電極中的雜質(zhì)和硅化鎢的分布的圖。圖3是說明柵電極的硅化鎢層的作用的圖。圖4是說明柵電極的硅化鎢層的作用的圖。圖5是表示本發(fā)明的實(shí)施例1的構(gòu)成的剖面圖。圖6是說明本發(fā)明的實(shí)施例1的雜質(zhì)分布的圖。圖7是說明本發(fā)明的實(shí)施例1的柵氧化膜的厚度的圖。圖8是表示本發(fā)明的實(shí)施例1的構(gòu)成的剖面圖。圖9是表示本發(fā)明的實(shí)施例1的構(gòu)成的剖面圖。圖10是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖11是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖12是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖13是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖14是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖15是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖16是表示本發(fā)明的實(shí)施例1的制造工序的圖。圖17是表示本發(fā)明的實(shí)施例2的構(gòu)成的剖面圖。圖18是說明本發(fā)明的實(shí)施例2的雜質(zhì)分布的圖。圖19是說明本發(fā)明的實(shí)施例2的柵氧化膜的厚度的圖。圖20是表示本發(fā)明的實(shí)施例2的構(gòu)成的剖面圖。圖21是表示本發(fā)明的實(shí)施例2的構(gòu)成的剖面圖。圖22是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖23是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖24是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖25是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖26是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖27是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖28是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖29是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖30是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖31是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖32是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖33是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖34是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖35是表示本發(fā)明的實(shí)施例2的制造工序的圖。圖36是表示本發(fā)明的實(shí)施例3的構(gòu)成的剖面圖。圖37是說明本發(fā)明的實(shí)施例3的雜質(zhì)分布的圖。圖38是說明本發(fā)明的實(shí)施例3的柵氧化膜的厚度的圖。圖39是表示本發(fā)明的實(shí)施例3的構(gòu)成的剖面圖。圖40是表示本發(fā)明的實(shí)施例3的構(gòu)成的剖面圖。圖41是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖42是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖43是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖44是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖45是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖46是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖47是表示本發(fā)明的實(shí)施例3的制造工序的圖。圖48是表示本發(fā)明的實(shí)施例4的構(gòu)成的剖面圖。圖49是說明本發(fā)明的實(shí)施例4的雜質(zhì)分布的圖。圖50是說明本發(fā)明的實(shí)施例4的柵氧化膜的厚度的圖。圖51是表示本發(fā)明的實(shí)施例4的構(gòu)成的剖面圖。圖52是表示本發(fā)明的實(shí)施例4的構(gòu)成的剖面圖。圖53是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖54是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖55是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖56是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖57是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖58是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖59是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖60是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖61是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖62是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖63是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖64是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖65是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖66是表示本發(fā)明的實(shí)施例4的制造工序的圖。圖67是說明本發(fā)明的實(shí)施例5的電路圖。圖68是本發(fā)明的實(shí)施例5的構(gòu)成的圖。圖69是說明本發(fā)明的實(shí)施例5的MOS晶體管的斜視圖。圖70是表示本發(fā)明的實(shí)施例5的變形例1的制造工序的圖。圖71是表示本發(fā)明的實(shí)施例5的變形例1的制造工序的圖。圖72是表示本發(fā)明的實(shí)施例5的變形例1的制造工序的圖。圖73是表示本發(fā)明的實(shí)施例5的變形例2的構(gòu)成的圖。圖74是表示本發(fā)明的實(shí)施例5的變形例2的應(yīng)用例的圖。圖75是表示本發(fā)明的實(shí)施例5的變形例3的構(gòu)成的圖。圖76是說明現(xiàn)有的DRAM的整體結(jié)構(gòu)的圖。圖77是說明現(xiàn)有的DRAM的構(gòu)成的剖面圖。圖78是說明現(xiàn)有的DRAM的雜質(zhì)分布的圖。圖79是表示現(xiàn)有的DRAM的制造工序的圖。圖80是表示現(xiàn)有的DRAM的制造工序的圖。圖81是表示現(xiàn)有的DRAM的制造工序的圖。圖82是表示現(xiàn)有的DRAM的制造工序的圖。圖83是表示現(xiàn)有的DRAM的制造工序的圖。圖84是表示現(xiàn)有的DRAM的制造工序的圖。圖85是說明現(xiàn)有的快速存儲器的整體結(jié)構(gòu)的圖。圖86是說明現(xiàn)有的快速存儲器的構(gòu)成的剖面圖。圖87是說明現(xiàn)有的快速存儲器的柵氧化膜的厚度的圖。圖88是表示現(xiàn)有的快速存儲器的制造工序的圖。圖89是表示現(xiàn)有的快速存儲器的制造工序的圖。圖90是表示現(xiàn)有的快速存儲器的制造工序的圖。圖91是表示現(xiàn)有的快速存儲器的制造工序的圖。圖92是表示現(xiàn)有的快速存儲器的制造工序的圖。圖93是表示現(xiàn)有的快速存儲器的制造工序的圖。圖94是表示現(xiàn)有的快速存儲器的制造工序的圖。圖95是表示現(xiàn)有的快速存儲器的制造工序的圖。圖96是表示現(xiàn)有的快速存儲器的制造工序的圖。圖97是表示現(xiàn)有的快速存儲器的制造工序的圖。圖98是表示現(xiàn)有的快速存儲器的制造工序的圖。圖99是表示現(xiàn)有的快速存儲器的制造工序的圖。圖100是表示現(xiàn)有的快速存儲器的制造工序的圖。圖101是表示現(xiàn)有的快速存儲器的制造工序的圖。圖102是說明現(xiàn)有的LOGICinDRAM的整體結(jié)構(gòu)的圖。圖103是說明現(xiàn)有的LOGICinDRAM的構(gòu)成的剖面圖。圖104是說明現(xiàn)有的LOGICinDRAM的雜質(zhì)分布的圖。圖105是說明現(xiàn)有的LOGICinDRAM的柵氧化膜的厚度的圖。圖106是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖107是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖108是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖109是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖110是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖111是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖112是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖113是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖114是表示現(xiàn)有的LOGICinDRAM的制造工序的圖。圖115是說明現(xiàn)有的LOGICinFLASH的整體結(jié)構(gòu)的圖。圖116是說明現(xiàn)有的LOGICinFLASH的構(gòu)成的剖面圖。圖117是說明現(xiàn)有的LOGICinFLASH的雜質(zhì)分布的圖。圖118是說明現(xiàn)有的LOGICinFLASH的柵氧化膜的厚度的圖。圖119是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖120是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖121是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖122是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖123是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖124是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖125是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖126是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖127是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖128是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖129是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖130是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖131是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。圖132是表示現(xiàn)有的LOGICinFLASH的制造工序的圖。一般來說，在構(gòu)成MOS晶體管的柵電極(材料是多晶硅)上用N型或P型的雜質(zhì)進(jìn)行摻雜。其目的是達(dá)到利用摻雜使柵電極的電阻下降的效果。此外，用N型雜質(zhì)進(jìn)行摻雜或用P型雜質(zhì)進(jìn)行摻雜，是根據(jù)阱層的類型不同而不同。即，通過對于N型阱層選擇P型柵電極和對于P型阱層選擇N型柵電極，可降低閾值。此外，作為柵電極的材料使用多晶硅，在其電阻值成為問題的情況下，有時(shí)通過在多晶硅層的上部形成金屬硅化物層，作成多晶硅硅化物結(jié)構(gòu)，謀求柵電極的低電阻化。這里，在使用硅化鎢(WSi2)作為金屬硅化物的情況下，已知在熱處理工序時(shí)吸收多晶硅層中的雜質(zhì)，使多晶硅中的雜質(zhì)濃度下降。圖1中示出具有多晶硅硅化物結(jié)構(gòu)的柵電極的MOS晶體管M1的構(gòu)成。在圖1中，柵電極G1具有在柵氧化膜Z1的上部依次層疊的多晶硅層P1和硅化鎢層(以后簡稱為WSi層)S1。圖2中示出MOS晶體管M1的雜質(zhì)剖面分布和WSi的剖面分布。在圖2中，在圖1中示出的MOS晶體管M1的柵電極G1的A-A’線的雜質(zhì)濃度從柵氧化膜(SiO2)Z1和多晶硅層P1的界面起描繪出曲線，在多晶硅層P1和WSi層S1的界面附近具有峰值，在WSi層S1內(nèi)大體恒定地分布。此外，在柵電極G1的A-A’線的WSi濃度在WSi層S1內(nèi)以高濃度(比雜質(zhì)濃度高)大體恒定地分布，在多晶硅層P1和WSi層S1的界面附近急劇地下降，在多晶硅層P1內(nèi)以低濃度(比雜質(zhì)濃度低)大體恒定地分布。再有，在圖2中，橫軸表示W(wǎng)Si濃度和雜質(zhì)濃度，縱軸表示A-A’線方向的距離(深度)，在圖中，所謂Si-SiO2界面表示阱層W1與柵氧化膜的Z1的結(jié)界面，所謂SiO2-多晶硅界面表示柵氧化膜Z1與多晶硅層P1的結(jié)界面。如前面所說明的那樣，由于WSi層具有吸收多晶硅層中的雜質(zhì)的作用，故多晶硅層P1中的雜質(zhì)偏向WSi層S1一側(cè)而存在，多晶硅層P1中的雜質(zhì)濃度下降。而且，已知若在多晶硅層內(nèi)雜質(zhì)濃度過分低，則在晶體管工作時(shí)在多晶硅層內(nèi)形成耗盡層，由于將柵電極作成多晶硅硅化物結(jié)構(gòu)，故產(chǎn)生在柵電極內(nèi)形成耗盡層等的問題。這里，WSi層對于多晶硅層的比例越大，即WSi層的厚度越厚，則所吸收的雜質(zhì)量越多，多晶硅層內(nèi)的耗盡層的形成區(qū)越寬。使用圖3和圖4，說明因WSi層的厚度不同引起的雜質(zhì)剖面分布的變化。圖3示出在WSi層對于多晶硅層的厚度薄的MOS晶體管M2中在多晶硅層P2內(nèi)形成的耗盡層DP1的形成狀態(tài)和柵電極G2的A-A’線處的雜質(zhì)剖面分布。圖4示出在WSi層對于多晶硅層的厚度厚的MOS晶體管M3中在多晶硅層P3內(nèi)形成的耗盡層DP2的形成狀態(tài)和柵電極G3的A-A’線處的雜質(zhì)剖面分布。通過兩者的比較，如WSi層對于多晶硅層的厚度變厚，則可知多晶硅層中的雜質(zhì)濃度在WSi層的一側(cè)偏高，多晶硅層中的雜質(zhì)下降，柵電極G3內(nèi)的耗盡層DP2與柵電極G2內(nèi)的耗盡層DP1相比在較寬的范圍內(nèi)形成。若形成耗盡層，則由于在耗盡層內(nèi)產(chǎn)生電壓降，故加在元件上的電壓比外加電壓低。即，等效的氧化膜厚度變厚。因而，產(chǎn)生閾值的增加或漏電流的減少等的問題。本申請的發(fā)明通過將柵電極作成多晶硅硅化物的結(jié)構(gòu)，在降低布線電阻的同時(shí)，積極地利用在柵電極內(nèi)形成耗盡層的現(xiàn)象在1個(gè)芯片內(nèi)制成多種晶體管。以下，以DRAM、快速存儲器、LOGICinDRAM、LOGICinFLASH為例說明本申請的實(shí)施例?！秾?shí)施例1》《1-1.器件構(gòu)成》圖5中作為本發(fā)明的實(shí)施例1示出在內(nèi)部制成多種晶體管的DRAM100的部分結(jié)構(gòu)。一般來說，DRAM不僅具備存儲數(shù)據(jù)的存儲單元陣列部，而且還具備讀出放大器部、外圍電路部(例如地址緩沖部、X譯碼器、Y譯碼器、行/列時(shí)鐘電路、I/O總線電路、更新電路等)。以上任一個(gè)部位都用晶體管來構(gòu)成，對各個(gè)的晶體管要求的特性不同。例如，若比較閾值的話，則必須將存儲單元陣列部的晶體管的閾值定為約1V、將外圍電路部的晶體管的閾值定為約0.8V、將讀出放大器部的晶體管的閾值定為約0.4V。在圖5中分別示出在讀出放大器部、外圍電路部、存儲單元陣列部中使用的N溝道型MOS晶體管T41～T43的剖面。在圖5中，N溝道型MOS晶體管T41～T43在同一個(gè)半導(dǎo)體襯底1(P型)上形成的P型阱層101內(nèi)形成。通過在阱層101內(nèi)形成的溝道斷開層102和LOCOS層52將阱層101進(jìn)行元件間分離，N溝道型MOS晶體管T41～T43分別在元件間分離開的區(qū)域中形成。讀出放大器部的N溝道型MOS晶體管T41具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對低摻雜漏層(以下稱為LDD層)107。然后，在LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4。此外，在柵氧化膜3和柵電極4A的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4A的下層的阱層101內(nèi)形成溝道摻雜層103A。再有，柵電極4A由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M1和硅化鎢層(以后簡稱為WSi層)L1構(gòu)成。外圍電路部的N溝道型MOS晶體管T42具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對低摻雜漏層107。然后，在LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4B。此外，在柵氧化膜3和柵電極4B的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4B的下層的阱層101內(nèi)形成溝道摻雜層103B。再有，柵電極4B由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M1和硅化鎢層L2構(gòu)成。存儲單元陣列部的N溝道型MOS晶體管T43具備在阱層101內(nèi)獨(dú)立地平行地形成的1對源·漏層106和與該源·漏層106的相對的邊緣部分相接而形成的1對LDD層107。然后，在源·漏層106和LDD層107的上部形成柵氧化膜3，在該柵氧化膜3的上部形成柵電極4C。此外，在柵氧化膜3和柵電極4C的側(cè)面形成側(cè)壁氧化膜5。此外，在柵電極4C的下層的阱層101內(nèi)形成溝道摻雜層103C。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層106的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。再有，柵電極4C由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M1和硅化鎢層L3構(gòu)成。在表5中示出N溝道型MOS晶體管T41～T43的構(gòu)成諸要素。表5在表5中，N溝道型MOS晶體管T41～T43的各自的柵電極形成時(shí)的雜質(zhì)劑量都是5×1015/cm2。再有，注入雜質(zhì)都是磷(P)，注入能量都是30keV。而且，N溝道型MOS晶體管T41～T43中的柵電極4A～4C的多晶硅層M1的厚度是1000埃，WSi層L1～L3的厚度分別為500埃、1000埃、2000埃。此外，在圖6中示出在圖5中已示出的讀出放大器部、外圍電路部和存儲單元陣列部的N溝道型MOS晶體管T41～T43中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖6中，在橫軸上示出剖面方向的位置(深度)，在縱軸上示出雜質(zhì)濃度。再有，向著圖，從左側(cè)開始，橫軸依次為柵電極(多晶硅層)、柵氧化膜(SiO2層)、阱層(體硅層)，省略柵電極的WSi層。如表5中所示，N溝道型MOS晶體管T41～T43中的柵電極4A～4C中，多晶硅層的厚度是一樣的，但按預(yù)期閾值升高的順序使WSi層變厚來構(gòu)成。如前面所說明的那樣，WSi層對于多晶硅層的厚度的比例越高，從多晶硅層進(jìn)入WSi層的雜質(zhì)越多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，如圖6所示，柵電極中的雜質(zhì)剖面分布如A-A’線所示，讀出放大器部的晶體管T41最平坦，如B-B’和C-C’線所示，按外圍電路部的晶體管T42、存儲單元陣列部的晶體管T43的順序成為陡峭的剖面分布。即，WSi層越厚，柵電極內(nèi)的雜質(zhì)濃度越偏大，在柵氧化膜附近的雜質(zhì)濃度越低。因而，在柵氧化膜附近的雜質(zhì)濃度最低的存儲單元陣列部的柵電極中耗盡層最寬，氧化膜的有效厚度最厚，閾值最高。再有，由于，N溝道型MOS晶體管T41～T43的溝道摻雜層103A～103C的雜質(zhì)劑量是相同的，故A-A’、B-B’和C-C’線重合。圖7示出各柵氧化膜的實(shí)際厚度和有效厚度。在圖7中，從橫軸左側(cè)起按順序示出讀出放大器部、外圍電路部、存儲單元陣列部的各自的N溝道型MOS晶體管。從圖7可明白，各柵氧化膜的有效厚度按讀出放大器部、外圍電路部、存儲單元陣列部的順序變厚。再有，與圖7中示出的情況相同，為了分別改變讀出放大器部、外圍電路部、存儲單元陣列部的柵氧化膜的有效厚度，也可作成以下說明的那種結(jié)構(gòu)?！?-1-1.器件構(gòu)成的變形例1》在圖8中示出在內(nèi)部制成多種晶體管的DRAM100A的部分構(gòu)成。再有，在圖8中，對與圖5中示出的DRAM100相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖8中，分別示出讀出放大器部、外圍電路部、存儲單元陣列部中的使用的N溝道型MOS晶體管T44～T46的剖面。在圖8中，N溝道型MOS晶體管T44～T46分別具有柵電極4D～4F。而且，柵電極4D由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M2和WSi層L4構(gòu)成，柵電極4E由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M3和WSi層L4構(gòu)成，柵電極4F由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M4和WSi層L4構(gòu)成。而且，N溝道型MOS晶體管T44～T46中的柵電極4D～4F的WSi層L4的厚度是1000埃，多晶硅層M2～M4的厚度分別為2000埃、1000埃、500埃。這樣，在N溝道型MOS晶體管T44～T46中的柵電極4D～4F中，WSi層的厚度是一樣的，但由于按預(yù)期閾值升高的順序使多晶硅層變薄來構(gòu)成，WSi層對于多晶硅層的厚度的比例越高，從多晶硅層進(jìn)入WSi層的雜質(zhì)越多，多晶硅層中的雜質(zhì)偏向多晶硅層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，多晶硅層越薄，柵電極內(nèi)的雜質(zhì)濃度斜率越大，在柵氧化膜附近的雜質(zhì)濃度越低。因而，在存儲單元陣列部的柵電極中耗盡層最寬，氧化膜的有效厚度為最厚，閾值最高?！?-1-2.器件構(gòu)成的變形例2》在圖9中示出在內(nèi)部制成多種晶體管的DRAM100B的部分構(gòu)成。再有，在圖9中，對與圖5中示出的DRAM100相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖9中，分別示出讀出放大器部、外圍電路部、存儲單元陣列部中的使用的N溝道型MOS晶體管T47～T49的剖面。在圖9中，N溝道型MOS晶體管T47～T49分別具有柵電極4G～4I。而且，柵電極4G由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M5和WSi層L5構(gòu)成，柵電極4H由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M6和WSi層L6構(gòu)成，柵電極4I由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M7和WSi層L7構(gòu)成。而且，N溝道型MOS晶體管T47～T49中的柵電極4G～4I中的多晶硅層M5～M7的厚度分別為2000埃、1500埃、1000埃，WSi層L5～L7的厚度分別為1000埃、1500埃、2000埃，柵電極4G～4I整體的厚度都是3000埃。這樣，在N溝道型MOS晶體管T47～T49中的柵電極4G～4I中，多晶硅層和WSi層的厚度各自不同，但按預(yù)期閾值升高的順序使WSi層對于多晶硅層的厚度的比例變大那樣的方式來構(gòu)成。如前面所說明的那樣，WSi層對于多晶硅層的厚度的比例越高，從多晶硅層進(jìn)入WSi層的雜質(zhì)越多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，WSi層對于多晶硅層的厚度的比例越高，柵電極內(nèi)的雜質(zhì)濃度斜率越大，在柵氧化膜附近的雜質(zhì)濃度越低，在存儲單元陣列部的柵電極中耗盡層最寬，氧化膜的有效厚度為最厚，閾值最高?！?-2.制造方法》作為本發(fā)明的實(shí)施例1的制造方法，在以上已說明的DRAM100、100A、100B中，對用圖8已說明的DRAM100A的N溝道型MOS晶體管T44～T46的制造方法，使用圖10～16進(jìn)行說明。首先，在圖10中示出的工序中，在P型半導(dǎo)體襯底1的表面利用LOCOS法形成厚度為例如4000埃的LOCOS層(場氧化膜)2。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底1內(nèi)形成P型的阱區(qū)101。再有，為了在半導(dǎo)體襯底1內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。其次，例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底1內(nèi)形成溝道斷開層102。再有，以和LOCOS層2一起形成元件間分離區(qū)那種形狀來形成溝道斷開層102。其次，在阱區(qū)101內(nèi)的預(yù)定位置形成以后成為溝道摻雜層103A～103C的溝道摻雜層100。此時(shí)，也在外圍電路部和存儲單元陣列部的晶體管T45和T46的形成區(qū)域中形成溝道摻雜層100。再有，溝道摻雜層100的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖11中示出的工序中，在半導(dǎo)體襯底1的主面上利用熱氧化法形成了作為柵氧化膜3的氧化膜31后，在其上用CVD法形成(非摻雜)多晶硅層42。再有，氧化膜31的厚度約為100埃，多晶硅層42的厚度與讀出放大器部的N溝道型MOS晶體管T44相一致約為2000埃。其次，在圖12中示出的工序中，利用離子注入在多晶硅層42中注入雜質(zhì)離子，形成已摻雜的多晶硅層421。再有，已摻雜的多晶硅層421的形成，例如通過以30keV的能量、5×1015/cm2的劑量注入磷離子來進(jìn)行。其次，在圖13中示出的工序中，在多晶硅層的厚度最厚的讀出放大器部的上部形成抗蝕劑掩模R204，有選擇地刻蝕外圍電路部和存儲單元陣列部的摻雜多晶硅層421，形成與外圍電路部的N溝道型MOS晶體管T45相一致的厚度(1000埃)的摻雜多晶硅層422。其次，在除去抗蝕劑掩模R204后，在圖14中示出的工序中，在讀出放大器部和外圍電路部的上部形成抗蝕劑掩模R205，有選擇地刻蝕存儲單元陣列部的摻雜多晶硅層422，形成與存儲單元陣列部的N溝道型MOS晶體管T46相一致的厚度(500埃)的摻雜多晶硅層423。其次，在圖15中示出的工序中，在摻雜多晶硅層421～423的上部形成WSi層430。作為WSi層430的形成方法，例如使用濺射法，其厚度約為1000埃。其次，在圖16中示出的工序中，在WSi層430的上部形成抗蝕劑掩模R206，利用圖形刻蝕形成柵電極4D～4F和柵氧化膜3。其次，在讀出放大器部、外圍電路部和存儲單元陣列部中利用離子注入形成了LDD層107后，在柵氧化膜3和柵電極4D～4F的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜5。然后，以側(cè)壁氧化膜5為掩模，通過利用離子注入形成源·漏層106，可得到圖8中示出的DRAM的構(gòu)成。這里，LDD層107例如通過以30keV的能量、1×1013/cm2的劑量注入砷(As)離子來形成。此外，源·漏層106例如以50keV的能量、5×1015/cm2的劑量注入砷(As)離子后，通過在850℃下進(jìn)行60分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成DRAM，但省略這些工序的說明和圖示。此外，在圖5中示出的DRAM100中，多晶硅層的厚度對于各柵電極是一樣的，故需要改變WSi層的厚度的工序，但工序數(shù)目方面與以上說明了的DRAM100A相同，但圖9中示出的DRAM100B中，多晶硅層也好，WSi層也好，其厚度對于各柵電極來說是不同的，故在工序數(shù)目方面要增加?！?-3.特征的作用效果》如以上所說明的那樣，將本發(fā)明的實(shí)施例1的DRAM100、100A、100B作成下述的結(jié)構(gòu)具有多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，對于特性不同的多種晶體管(例如，要求規(guī)格不同的)，通過分別改變WSi層對于多晶硅層的厚度的比例來改變柵氧化膜的有效厚度，從而設(shè)定閾值。因而，沒有必要與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將其固定在能將來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用柵電極的雜質(zhì)濃度來設(shè)定閾值，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，分別改變WSi層對于多晶硅層的厚度的比例這一點(diǎn)，與改變半導(dǎo)體襯底內(nèi)形成的溝道摻雜層的雜質(zhì)濃度的情況相比，對其他的結(jié)構(gòu)的影響較少。即，在半導(dǎo)體襯底內(nèi)注入離子，特別是在進(jìn)行高劑量的注入，成為半導(dǎo)體襯底的結(jié)晶性變壞的主要原因。但是，在本發(fā)明中，由于改變位于最外層的柵電極的多晶硅層和WSi層的厚度，故不發(fā)生上述那樣的問題。再有，在以上的說明中，溝道摻雜層103A～103C的雜質(zhì)濃度作成相同的，但沒有必要一定是相同的。例如，在只分別改變柵電極的雜質(zhì)濃度不能充分地調(diào)整閾值的情況下，通過改變溝道摻雜層103A～103C的雜質(zhì)濃度，也可調(diào)整閾值。此時(shí)，由于只是輔助地利用，故雜質(zhì)濃度的增加較少，不會大幅度地增加擴(kuò)散層漏泄電流，不會由于離子注入使半導(dǎo)體襯底的結(jié)晶性變壞。此外，由于將柵電極作成多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，故可降低柵電極的電阻值，在柵布線中也使用多晶硅硅化物的結(jié)構(gòu)情況下，例如在用于柵電極的充電的電流流過柵布線時(shí)，因電壓降等引起的電流損耗減少。此外，由于電阻減少，可進(jìn)行高速工作?！?-4.變形例》在使用圖10～圖16說明的實(shí)施例1的DRAM100A的制造方法中，對通過利用離子注入在多晶硅層42中注入雜質(zhì)離子形成摻雜多晶硅層421的例子進(jìn)行了說明(圖12)。但是，摻雜多晶硅層也可以利用在用CVD法形成多晶硅層時(shí)，通過合并使用多晶硅的層疊材料氣體和含有雜質(zhì)、例如磷的氣體，在與多晶硅層的形成的同時(shí)導(dǎo)入雜質(zhì)的Insitu(就地)摻雜來形成。這樣形成的摻雜多晶硅層的內(nèi)部的雜質(zhì)濃度變得均勻，可抑制因熱處理等引起的雜質(zhì)的擴(kuò)散。這一點(diǎn)對于以下說明的其他實(shí)施例也是同樣的。再有，在以上已說明的本發(fā)明的實(shí)施例1中，示出了在單結(jié)晶襯底上形成各種晶體管的結(jié)構(gòu)，但即使在SOI(絕緣體上的硅)襯底上形成各種晶體管的情況下也可得到同樣的作用和效果?！秾?shí)施例2》《2-1.器件構(gòu)成》作為本發(fā)明的實(shí)施例2，在圖17中示出在內(nèi)部制成多種晶體管的快速存儲器200的部分構(gòu)成。一般來說，快速存儲器與DRAM相比的不同點(diǎn)是，在寫入操作或消去操作中使用例如10V那樣的高電壓。因此，快速存儲器不僅備有存儲數(shù)據(jù)的存儲單元陣列部，也備有在升壓后被使用的X譯碼器和Y譯碼器等的高耐壓部、外圍電路部(例如，地址緩沖器、行/列時(shí)鐘部、I/O總線部、數(shù)據(jù)寄存部、讀出放大器部、操作控制部)等。上述的哪一個(gè)部位都利用晶體管來構(gòu)成，但由于使用電壓的差異，需要幾種特性不同的晶體管。在圖17中分別示出高耐壓部、外圍電路部、存儲單元陣列部中使用的N溝道型MOS晶體管T51～T53的剖面。在圖17中，N溝道型MOS晶體管T51～T53在同一半導(dǎo)體襯底21(P型)上形成的P型阱層121內(nèi)形成。阱層121通過在阱層121內(nèi)已形成的溝道斷開層122和LOCOS層22進(jìn)行元件間分離，N溝道型MOS晶體管T51～T53分別在元件間分離開的區(qū)域中形成。高耐壓部的N溝道型MOS晶體管T51具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126和與該源·漏層126的相對的邊緣部分相接而形成的1對LDD層127。然后，在LDD層127的上部形成柵氧化膜25A，在該柵氧化膜25A的上部形成柵電極29A。此外，在柵氧化膜25A和柵電極29A的側(cè)面形成側(cè)壁氧化膜30。此外，在柵電極29A的下層的阱層121內(nèi)形成溝道摻雜層123。再有，柵電極29A由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M11和WSi層L11構(gòu)成。外圍電路部的N溝道型MOS晶體管T52具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126和與該源·漏層126的相對的邊緣部分相接而形成的1對LDD層127。然后，在LDD層127的上部形成柵氧化膜25A，在該柵氧化膜25A的上部形成柵電極29B。此外，在柵氧化膜25A和柵電極29B的側(cè)面形成側(cè)壁氧化膜30。此外，在柵電極29B的下層的阱層121內(nèi)形成溝道摻雜層124。再有，柵電極29B由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M11和WSi層L12構(gòu)成。存儲單元陣列部的N溝道型MOS晶體管T53具備在阱層121內(nèi)獨(dú)立地平行地形成的1對源·漏層126，在該源·漏層126的邊緣部分的上部形成隧道氧化膜23，在該隧道氧化膜23的上部依次形成浮柵電極27、層間絕緣膜(ONO膜)24、控制柵電極29C。此外，隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極29C的側(cè)面形成側(cè)壁氧化膜30。再有，控制柵電極29C由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M11和WSi層L13構(gòu)成。此外，在浮柵電極27的下層的阱層121內(nèi)形成溝道摻雜層125。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層126的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。在表6中示出N溝道型MOS晶體管T51～T53的構(gòu)成諸要素。表6</tables></tables></tables>如表6所示，快速存儲器200的特征之點(diǎn)在于，高耐壓部的N溝道型MOS晶體管T51的柵電極29A的WSi層L11最厚，外圍電路部的N溝道型MOS晶體管T52的柵電極29B和存儲單元陣列部的N溝道型MOS晶體管T53的控制柵電極29C的各自的WSi層L12和L13的厚度相同。在圖18中示出在圖17中已示出的高耐壓部、外圍電路部和存儲單元陣列部的N溝道型MOS晶體管T51～T53中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖18中，分別在橫軸上示出剖面方向的位置(深度)，在縱軸上示出雜質(zhì)濃度。再有，在圖面上部示出存儲單元陣列部的N溝道型MOS晶體管T53的構(gòu)成順序，在圖面橫軸示出其他MOS晶體管的構(gòu)成順序。在圖18的上部，向著圖，從左側(cè)開始依次為控制柵電極的多晶硅層、層間絕緣膜(ONO膜)、浮柵電極(多晶硅層)、隧道氧化膜(SiO2層)、阱層(體硅層)，省略控制柵電極的WSi層。此外，在圖18的橫軸中，向著圖，從左側(cè)開始，依次為柵電極的多晶硅層、柵氧化膜(SiO2層)、阱層(體硅層)，省略柵電極的WSi層。如前面所說明的那樣，WSi層對于多晶硅層的厚度的比例越高，從多晶硅層進(jìn)入WSi層的雜質(zhì)越多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，如圖18所示，柵電極中的雜質(zhì)剖面分布如A-A’線所示，WSi層對于多晶硅層的厚度的比例最大的高耐壓部T51的雜質(zhì)剖面分布最陡峭，如B-B’和C-C’線所示，在WSi層對于多晶硅層的厚度的比例相同的外圍電路部的晶體管T52和存儲單元陣列部的晶體管T53中，成為緩和的剖面分布。WSi層的厚度越厚，柵電極內(nèi)的雜質(zhì)濃度斜率越大，在柵氧化膜附近的雜質(zhì)濃度越低。因而，在柵氧化膜附近的雜質(zhì)濃度最低的高耐壓部的柵電極中耗盡層最寬，氧化膜的有效厚度為最厚，閾值最高。圖19中示出各柵氧化膜的實(shí)際厚度和有效厚度。在圖19中，從橫軸左側(cè)開始，依次為高耐壓部、外圍電路部、存儲單元陣列部的各自的N溝道型MOS晶體管。再有，在存儲單元陣列部中，將隧道氧化膜作為柵氧化膜來處理。從圖19可明白，各柵氧化膜的有效厚度在高耐壓部中特別厚。再有，如圖18所示，N溝道型MOS晶體管T51～T53的溝道摻雜層103A～103C的雜質(zhì)劑量是相同的，A-A’、B-B’和C-C’線重合。此外，由于用CVD法形成存儲單元陣列部的N溝道型MOS晶體管T53的浮柵電極，故雜質(zhì)剖面分布是恒定的。再有，與圖19所示的相同，為了使高耐壓部中的柵氧化膜的有效厚度最厚，也可作成以下說明的那種結(jié)構(gòu)?！?-1-1.器件構(gòu)成的變形例1》在圖20中示出在內(nèi)部制成多種晶體管的快速存儲器200A的部分構(gòu)成。再有，在圖20中，對與圖17中示出的快速存儲器200相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖20中，分別示出高耐壓部、外圍電路部、存儲單元陣列部中的使用的N溝道型MOS晶體管T54～T56的剖面。在圖20中，N溝道型MOS晶體管T54～T56分別具有柵電極29D～29F。而且，柵電極29D由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M12和WSi層L14構(gòu)成，柵電極29E由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M13和多晶硅層L14構(gòu)成，控制柵電極29F由在層間絕緣膜24的上部按順序?qū)盈B的多晶硅層M14和WSi層L14構(gòu)成。而且，N溝道型MOS晶體管T54～T56中的柵電極29D～29F的WSi層L14的厚度是1000埃，多晶硅層M12的厚度分別為500埃，多晶硅層M13和M14的厚度為2000埃。這樣，在N溝道型MOS晶體管T54～T56中的柵電極29D～29F中，WSi層的厚度是一樣的，但由于在預(yù)期閾值高的高耐壓部N溝道型MOS晶體管T54的的柵電極29D中使多晶硅層變薄來構(gòu)成，故WSi層對于多晶硅層的厚度的比例最高，從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，在多晶硅層最薄的柵電極29D的柵氧化膜附近的雜質(zhì)濃度最低，在高耐壓部的柵電極中耗盡層變得最寬，氧化膜的有效厚度為最厚，閾值最高?！?-1-2.器件構(gòu)成的變形例2》在圖21中示出在內(nèi)部制成多種晶體管的快速存儲器200B的部分構(gòu)成。再有，在圖21中，對與圖17中示出的快速存儲器200相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖21中，分別示出高耐壓部、外圍電路部、存儲單元陣列部中的使用的N溝道型MOS晶體管T57～T59的剖面。在圖21中，N溝道型MOS晶體管T57～T59分別具有柵電極29G～29I。而且，柵電極29G由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M15和WSi層L15構(gòu)成，柵電極29H由在柵氧化膜25A的上部按順序?qū)盈B的多晶硅層M16和WSi層L16構(gòu)成，柵電極29I由在層間絕緣膜24的上部按順序?qū)盈B的多晶硅層M17和WSi層L17構(gòu)成。而且，N溝道型MOS晶體管T57～T59中的柵電極29G～29I中的多晶硅層M15～M17的厚度分別為1000埃、2000埃、2000埃，WSi層L15～L17的厚度分別為2000埃、1000埃、1000埃，柵電極29G～29I整體的厚度都是3000埃。這樣，在N溝道型MOS晶體管T57～T59中的柵電極29G～29I中，多晶硅層和WSi層的厚度各自不同，但由于在預(yù)期閾值高的高耐壓部N溝道型MOS晶體管T57的的柵電極29G中使多晶硅層構(gòu)成為最薄，故WSi層對于多晶硅層的厚度的比例變得最高，從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，在多晶硅層最薄的柵電極29G的柵氧化膜附近的雜質(zhì)濃度最低，在高耐壓部的柵電極中耗盡層變得最寬，氧化膜的有效厚度為最厚，閾值最高?！?-2.制造方法》以下使用圖22～35說明圖20中示出的高耐壓部、外圍電路部、存儲單元陣列部的各自的N溝道型MOS晶體管T55～T56的制造方法。首先，在圖22中示出的工序中，在P型半導(dǎo)體襯底21的表面利用LOCOS(局部氧化)法形成厚度例如為4000埃的LOCOS層(場氧化膜)22。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底21內(nèi)形成P型的阱區(qū)121。再有，為了在半導(dǎo)體襯底21內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。其次，例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底21內(nèi)形成溝道斷開層122。再有，以通過LOCOS層22形成元件間分離區(qū)那種形狀來形成溝道斷開層122。其次，在阱區(qū)121內(nèi)的高耐壓部、外圍電路部、存儲單元陣列部的各自的預(yù)定位置形成溝道摻雜層120。再有，溝道摻雜層120的形成，例如通過以50keV的能量、5×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖23中示出的工序中，在半導(dǎo)體襯底21的主面上利用熱氧化法形成了成為隧道氧化膜23的氧化膜231后，在其上用CVD法形成例如摻雜多晶硅層271作為柵電極材料。再有，氧化膜231的厚度約為100埃，摻雜多晶硅層271的厚度約為1000埃，使用磷(P)作為該雜質(zhì)，濃度約為1×1020/cm3。其次，在圖24中示出的工序中，在存儲單元陣列部中的摻雜多晶硅層271的上部中有選擇地形成抗蝕劑掩模R221。此時(shí)，抗蝕劑掩模R221沿存儲單元陣列部的柵寬度方向形成。然后，利用各向異性刻蝕除去未被抗蝕劑掩模R221覆蓋的部分的摻雜多晶硅層271。在圖25中示出該狀態(tài)。圖25是從上面一側(cè)(形成抗蝕劑掩模R221的一側(cè))觀察圖24的平面圖，在存儲單元陣列部中，將抗蝕劑掩模R221形成為呈規(guī)則排列的矩形的島狀。再有，將抗蝕劑掩模R221形成為覆蓋于呈矩形的島狀的有源層AL上和其周圍的LOCOS層LL上。此外，由于在高耐壓部和外圍電路部中未形成抗蝕劑掩模R221，故露出有源層AL。再有，在圖25中，為了容易判斷抗蝕劑掩模R221的下部的構(gòu)成，故部分地除去抗蝕劑掩模R221，使之能看到有源層AL和LOCOS層LL，但這是權(quán)宜的方法。其次，在除去抗蝕劑掩模R221后，在圖26中示出的工序中，在摻雜多晶硅層271上利用CVD法形成作為層間絕緣膜24的絕緣膜241，該層間絕緣膜24對浮柵電極和控制柵進(jìn)行絕緣。有時(shí)也將層間絕緣膜24稱為ONO膜。在高耐壓部和外圍電路部上也形成絕緣膜241。再有，該膜成為依次層疊TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的構(gòu)成，各自的膜厚都是100埃。其次，在圖27中示出的工序中，用抗蝕劑掩模R222覆蓋存儲單元陣列部的絕緣膜241，全部除去其他區(qū)域的絕緣膜241。此時(shí)，在其他的區(qū)域中也除去氧化膜231。在圖28中示出該狀態(tài)。圖28是從上面一側(cè)(形成抗蝕劑掩模R222的一側(cè))觀察圖27的平面圖，將抗蝕劑掩模R222形成為覆蓋整個(gè)存儲單元陣列部，但由于在高耐壓部和外圍電路部中未形成抗蝕劑掩模R222，故露出有源層AL。其次，在除去抗蝕劑掩模R222后，在圖29中示出的工序中，在整個(gè)半導(dǎo)體襯底21的主面上利用熱氧化法形成作為柵氧化膜25A的氧化膜251A。此時(shí)存儲單元陣列部上的絕緣膜241因?yàn)楹械?，所以不會被氧化，可保持其厚度。再有，氧化?51A的厚度約為80埃。其次，在圖30中示出的工序中，在半導(dǎo)體襯底21的整個(gè)主面上用CVD法形成(非摻雜)多晶硅層280。再有，多晶硅層280的厚度約為2000埃。其次，在圖31中示出的工序中，在多晶硅層280中注入雜質(zhì)離子，形成摻雜的多晶硅層281。此時(shí)，在外圍電路部和存儲單元陣列部中也形成摻雜多晶硅層281。再有，摻雜多晶硅層281的形成，例如通過以30keV的能量、5×1015/cm2的劑量注入磷離子來進(jìn)行。其次，在圖32中示出的工序中，在外圍電路部和存儲單元陣列部的上部形成抗蝕劑掩模R225，有選擇地刻蝕高耐壓部的摻雜多晶硅層281，形成與高耐壓部的N溝道型MOS晶體管T54相吻合的厚度(500埃)的摻雜多晶硅層282。其次，在除去抗蝕劑掩模R225后，在圖33中示出的工序中，在摻雜多晶硅層281和282的上部形成WSi層290。作為WSi層290的形成方法，例如使用濺射法，其厚度約為1000埃。其次，在圖34中示出的工序中，在WSi層290的上部形成抗蝕劑掩模R227，進(jìn)行圖形刻蝕。在圖35中示出該狀態(tài)。圖35是從上面一側(cè)(形成抗蝕劑掩模R227的一側(cè))觀察圖34的平面圖，將抗蝕劑掩模R227形成為垂直于矩形的有源區(qū)AL。通過該圖形刻蝕，在高耐壓部中形成柵氧化膜25A和柵電極29D，在外圍電路部中形成柵氧化膜25A和柵電極29E，在存儲單元陣列部中形成隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極29F。其次，在高耐壓部、外圍電路部中利用離子注入形成了LDD層127后，在柵氧化膜25A和柵電極29D的側(cè)面、在柵氧化膜25A和柵電極29E的側(cè)面、在隧道氧化膜23、浮柵電極27、層間絕緣膜24、控制柵電極29F的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜30。然后，通過以側(cè)壁氧化膜30為掩模，利用離子注入形成源·漏層126，可得到圖20中示出的快速存儲器的構(gòu)成。在這里，LDD層127例如通過以30keV的能量、1×1013/cm2的劑量注入砷離子來形成。此外，源·漏層126例如以50keV的能量、5×1015/cm2的劑量注入砷離子后，通過在850℃下進(jìn)行60分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成快速存儲器，但省略這些工序的說明和圖示?！?-3.特征的作用效果》如以上所說明的那樣，將本發(fā)明的實(shí)施例2的快速存儲器200、200A、200B作成下述的結(jié)構(gòu)具有多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，對于特性不同的多種晶體管(例如，要求規(guī)格不同的)，通過分別改變WSi層對于多晶硅層的厚度的比例來改變柵氧化膜的有效厚度。因而，沒有必要將耐受電壓不同的晶體管的柵氧化膜的厚度以各不相同的厚度來形成。此外，由于可通過改變柵氧化膜的有效厚度來設(shè)定閾值，故沒有必要與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將其固定在能將來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用柵電極的雜質(zhì)濃度來調(diào)整耐電壓特性或閾值，在滿足關(guān)于耐電壓的要求的同時(shí)，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，即使在形成厚度不同的柵氧化膜的情況下，通過改變柵氧化膜的有效厚度，可削減柵氧化膜的種類。因而，可簡化柵氧化膜的制造工序，同時(shí)可得到可靠性優(yōu)良的、膜厚的可控性良好的柵氧化膜。即，在圖17、圖20、圖21中示出的結(jié)構(gòu)中，由于高耐壓部和外圍電路部的晶體管中的柵氧化膜的厚度是相同的，故柵氧化膜的種類是2種。而且，形成氧化膜的工序只是形成氧化膜231的工序(圖23)和形成氧化膜251A的工序(圖29)，由于在哪一個(gè)工序中都用1次熱氧化工序來形成，故沒有必要象用圖88～圖101已說明的現(xiàn)有的制造方法那樣，分成多次來形成1個(gè)氧化膜，沒有必要擔(dān)心雜質(zhì)混入或膜厚的可控性的下降。此外，由于將柵電極作成多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，故可降低柵電極的電阻值，在柵布線中也使用多晶硅硅化物結(jié)構(gòu)的情況下，例如在用于柵電極的充電的電流流過柵布線時(shí)，因電壓降等引起的電流損耗減少。此外，由于電阻減少，可進(jìn)行高速工作。再有，在以上已說明的本發(fā)明的實(shí)施例2中，示出了在單結(jié)晶襯底上形成各種晶體管的結(jié)構(gòu)，但即使在SOI(絕緣體上的硅)襯底上形成各種晶體管的情況下也可得到同樣的作用和效果?！秾?shí)施例3》《3-1器件構(gòu)成》圖36中作為本發(fā)明的實(shí)施例3，示出具有邏輯電路的DRAM(以后稱為LOGICinDRAM)300的部分構(gòu)成。LOGICinDRAM是通過在同一芯片內(nèi)制成邏輯電路，與將作為獨(dú)立的另外的芯片制作的DRAM和邏輯電路組合起來使用的情況相比，是可實(shí)現(xiàn)高性能和低成本的裝置。一般來說，LOGICinDRAM大致分為邏輯部和DRAM部。在這里，在邏輯部中要求高速，即要求高驅(qū)動能力和低電容。此外，在DRAM部中，如前面在實(shí)施例1中所述，包含要求低漏泄電流的存儲單元陣列部和在低電壓下工作的讀出放大器部。即，在1個(gè)芯片的LOGICinDRAM中需要特性不同的幾種晶體管。圖36中示出在邏輯部、讀出放大器部和存儲單元陣列部中使用的N溝道型MOS晶體管T61～T63的剖面。在圖36中，N溝道型MOS晶體管T61～T63在同一個(gè)半導(dǎo)體襯底51(P型)上形成的P型阱層151內(nèi)形成。通過在阱層151內(nèi)形成的溝道斷開層152和LOCOS層52將阱層151進(jìn)行元件間分離，N溝道型MOS晶體管T61～T63分別在元件間分離開的區(qū)域中形成。邏輯部的N溝道型MOS晶體管T61具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在LDD層157的上部形成柵氧化膜53，在該柵氧化膜53的上部形成柵電極55A。此外，在柵氧化膜53和柵電極55A的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55A的下層的阱層151內(nèi)形成溝道摻雜層155A。讀出放大器部的N溝道型MOS晶體管T62具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在LDD層157的上部形成柵氧化膜53，在該柵氧化膜53的上部形成柵電極55A。此外，在柵氧化膜53和柵電極55A的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55A的下層的阱層151內(nèi)形成溝道摻雜層154。再有，柵電極55A由在柵氧化膜53的上部按順序?qū)盈B的多晶硅層M21和WSi層L21構(gòu)成。存儲單元陣列部的N溝道型MOS晶體管T63具備在阱層151內(nèi)獨(dú)立地平行地形成的1對源·漏層156和與該源·漏層156的相對的邊緣部分相接而形成的1對LDD層157。然后，在源·漏層156和LDD層157的上部形成柵氧化膜53，在該柵氧化膜53的上部形成柵電極55B。此外，在柵氧化膜53和柵電極55B的側(cè)面形成側(cè)壁氧化膜56。此外，在柵電極55B的下層的阱層151內(nèi)形成溝道摻雜層155A。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層156的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。再有，柵電極55B由在柵氧化膜53的上部按順序?qū)盈B的多晶硅層M21和WSi層L22構(gòu)成。在表7中示出N溝道型MOS晶體管T61～T63的構(gòu)成諸要素。表7</tables><</tables></tables>在表7中，N溝道型MOS晶體管T61～T63的各自的溝道摻雜層形成時(shí)的雜質(zhì)劑量為5×1012/cm2、1×1012/cm2、5×1012/cm2。再有，注入雜質(zhì)都是硼(B)，注入能量都是50keV。此外，N溝道型MOS晶體管T61～T63的各自的柵氧化膜的厚度都是60埃。此外，N溝道型MOS晶體管T61～T63的各自的柵電極形成時(shí)的雜質(zhì)劑量5×1015/cm2。再有，注入雜質(zhì)都是磷(P)，注入能量都是30keV。此外，在圖37中示出在圖36中已示出的邏輯部、讀出放大器部和存儲單元陣列部的N溝道型MOS晶體管T61～T63中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖37中，在橫軸上表示剖面方向的位置(深度)，在縱軸上表示雜質(zhì)濃度。再有，向著圖，從左側(cè)開始，橫軸依次為柵電極(多晶硅層)、柵氧化膜(SiO2層)、阱層(體硅層)，省略柵電極的WSi層。如表7中所示，N溝道型MOS晶體管T61～T63中的柵電極55A和55B中，多晶硅層的厚度是一樣的，但在柵電極55A和55B中WSi層對于多晶硅層的厚度的比例不同。即，在N溝道型MOS晶體管T61和T62的柵電極55A中的WSi層對于多晶硅層的厚度的比例是2比1，在N溝道型MOS晶體管T63的柵電極55B中的WSi層對于多晶硅層的厚度的比例是1比2。如前面所說明的那樣，WSi層對于多晶硅層的厚度的比例越高，從多晶硅層進(jìn)入WSi層的雜質(zhì)越多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，如圖37所示，柵電極中的雜質(zhì)剖面分布如A-A’線和B-B’線所示，邏輯部和讀出放大器部的晶體管T61和T62中比較平坦，如C-C’線所示，存儲單元陣列部的晶體管T63中成為陡峭的剖面分布。因而，在存儲單元陣列部中在柵氧化膜附近的雜質(zhì)濃度變得最低，在存儲單元陣列部中的柵電極中耗盡層最寬，氧化膜的有效厚度最厚，閾值最高。再有，由于在阱層內(nèi)的溝道摻雜層的雜質(zhì)濃度在晶體管T61和T63中形成為相同，故A-A’和C-C’線重合。在圖38中示出各柵氧化膜的實(shí)際厚度和有效厚度。在圖36中，從橫軸左側(cè)起依次表示邏輯部、讀出放大器部、存儲單元陣列部的各自的N溝道型MOS晶體管。如圖38所示，在任一個(gè)晶體管中實(shí)際厚度都相同，但從圖38可清楚地看出，各柵氧化膜的有效厚度在存儲單元陣列部中特別厚。再有，與圖38中示出的情況相同，在為了使存儲單元陣列部中柵氧化膜的有效厚度變得最厚，也可作成以下說明的那種結(jié)構(gòu)?！?-1-1.器件構(gòu)成的變形例1》在圖39中示出在內(nèi)部制成多種晶體管的LOGICinDRAM300A的部分構(gòu)成。再有，在圖39中，對與圖36中示出的LOGICinDRAM300相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖39中，分別示出邏輯部、讀出放大器部、存儲單元陣列部中所使用的N溝道型MOS晶體管T64～T66的剖面。在圖39中，N溝道型MOS晶體管T64和T65分別具有柵電極55C，N溝道型MOS晶體管T66具有柵電極55D。而且，柵電極55C由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M22和WSi層L23構(gòu)成，柵電極55D由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M23和WSi層L23構(gòu)成。而且，N溝道型MOS晶體管T64～T66中的柵電極55C和55D的WSi層L23的厚度是1000埃，多晶硅層M22和M23的厚度分別為2000埃和500埃。這樣，在N溝道型MOS晶體管T64～T66中的柵電極55C和55D中，WSi層的厚度是一樣的，但由于將預(yù)期閾值高的存儲單元陣列部的多晶硅層變薄來構(gòu)成，故WSi層對于多晶硅層的厚度的比例變高，從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，在多晶硅層最薄的柵電極55D的柵氧化膜附近的雜質(zhì)濃度最低，在存儲單元陣列部的柵電極中耗盡層變得最寬，氧化膜的有效厚度為最厚，閾值最高。《3-1-2.器件構(gòu)成的變形例2》在圖40中示出在內(nèi)部制成多種晶體管的LOGICinDRAM300B的部分構(gòu)成。再有，在圖40中，對與圖36中示出的LOGICinDRAM300相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖40中，分別示出邏輯部、讀出放大器部、存儲單元陣列部中所使用的N溝道型MOS晶體管T67～T69的剖面。在圖40中，N溝道型MOS晶體管T67和T68具有柵電極55E，N溝道型MOS晶體管T69具有柵電極55F。而且，柵電極55E由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M24和WSi層L24構(gòu)成，柵電極55F由在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M25和WSi層L25構(gòu)成。而且，N溝道型MOS晶體管T67～T69中的柵電極55E和55F的WSi層L24和L25的厚度是1000埃和2000埃，多晶硅層M24和M25的厚度分別為2000埃和1000埃，柵電極55E和55F整體的厚度都是3000埃。這樣，在N溝道型MOS晶體管T67～T69中的柵電極55E和55F中，多晶硅層和WSi層的厚度各不相同，但由于在預(yù)期閾值高的存儲單元陣列部中，WSi層對于多晶硅層的厚度的比例變高，故從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，在柵電極55F的柵氧化膜附近的雜質(zhì)濃度最低，在存儲單元陣列部的柵電極中耗盡層變得最寬，氧化膜的有效厚度為最厚，閾值最高。《3-2.制造方法》作為本發(fā)明的實(shí)施例3的制造方法，在以上已說明的LOGICinDRAM300、300A、300B中，使用圖41～47說明使用圖39已說明的LOGICinDRAM300A的N溝道型MOS晶體管T64～T66的制造方法。首先，在圖41中示出的工序中，在P型半導(dǎo)體襯底51的表面利用LOCOS(局部氧化)法形成厚度例如為4000埃的LOCOS層(場氧化膜)52。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底51內(nèi)形成P型的阱區(qū)151。再有，為了在半導(dǎo)體襯底51內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。其次，例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底51內(nèi)形成溝道斷開層152。再有，以和LOCOS層52一起形成元件間分離區(qū)那種形狀來形成溝道斷開層152。其次，在阱區(qū)151內(nèi)的預(yù)定位置形成與讀出放大器部的晶體管T65相吻合的雜質(zhì)濃度最低的溝道摻雜層150。此時(shí)，在邏輯部和存儲單元陣列部的晶體管T64和T66中也形成溝道摻雜層150。再有，溝道摻雜層150的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖42中示出的工序中，在讀出放大器部的上部形成抗蝕劑掩模R251，在邏輯部和存儲單元陣列部的溝道摻雜層150中有選擇地追加注入雜質(zhì)，形成與邏輯部和存儲單元陣列部的晶體管T64和T66相吻合的雜質(zhì)濃度的溝道摻雜層150A。再有，溝道摻雜層150A的形成，例如通過以50keV的能量、4×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖43中示出的工序中，在半導(dǎo)體襯底51的主面上利用熱氧化法形成了成為柵氧化膜53的氧化膜531后，在其上用CVD法形成例如(非摻雜)多晶硅層550作為柵電極材料。再有，氧化膜531的厚度約為60埃，多晶硅層550的厚度約為2000埃。其次，在圖44中示出的工序中，對多晶硅層550注入雜質(zhì)離子，形成摻雜多晶硅層551。再有，摻雜多晶硅層551的形成，例如，通過以30keV的能量、5×1015/cm2的劑量注入磷離子來進(jìn)行。其次，在圖45中示出的工序中，在邏輯部和讀出放大器部的上部中形成抗蝕劑掩模R255，有選擇地刻蝕存儲單元陣列部的摻雜多晶硅層551，形成與存儲單元陣列部的N溝道型MOS晶體管T66相吻合的厚度(500埃)的摻雜多晶硅層552。其次，在除去抗蝕劑掩模R255后，在圖46中示出的工序中，在摻雜多晶硅層551和552的上部形成WSi層560。作為WSi層560的形成方法，例如使用濺射法，其厚度約為1000埃。其次，在圖47中示出的工序中，在WSi層560的上部形成抗蝕劑掩模R256，通過圖形刻蝕形成柵電極55C、55D和柵氧化膜53。其次，在邏輯部、讀出放大器部、存儲單元陣列部中利用離子注入形成了LDD層157后，在柵氧化膜53和柵電極55C、55D的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜56。然后，通過以側(cè)壁氧化膜56為掩模，利用離子注入形成源·漏層156，可得到圖39中示出的LOGICinDRAM300A的構(gòu)成。在這里，LDD層157例如通過以30keV的能量、1×1013/cm2的劑量注入砷(As)離子來形成。此外，源·漏層156例如以50keV的能量、5×1O15/cm2的劑量注入砷離子后，通過在850℃下進(jìn)行30分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成LOGICinDRAM，但省略這些工序的說明和圖示。《3-3.特征的作用效果》如以上所說明的那樣，將本發(fā)明的實(shí)施例3的LOGICinDRAM300、300A、300B作成下述的結(jié)構(gòu)具有多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，對于特性不同的多種晶體管(例如，要求規(guī)格不同的)，通過分別改變WSi層對于多晶硅層的厚度的比例來改變柵氧化膜的有效厚度，從而設(shè)定閾值。即，在WSi層的厚度相對于多晶硅層為厚的存儲單元陣列部中，在柵電極內(nèi)在較寬的范圍形成耗盡層，使氧化膜厚度等效地變厚，可提高閾值。此外，在讀出放大器部中，通過使溝道摻雜層的雜質(zhì)濃度與其他層相比變低，可將來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用WSi層對于柵電極的多晶硅層的厚度的比例來設(shè)定閾值，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。再有，在以上已說明的本發(fā)明的實(shí)施例3中，示出了在單結(jié)晶襯底上形成各種晶體管的結(jié)構(gòu)，但即使在SOI(絕緣體上的硅)襯底上形成各種晶體管的情況下也可得到同樣的作用和效果。此外，由于將柵電極作成多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，故可降低柵電極的電阻值，在柵布線中也使用多晶硅硅化物結(jié)構(gòu)的情況下，例如在用于柵電極的充電的電流流過柵布線時(shí)，因電壓降等引起的電流損耗減少。此外，由于電阻減小，可進(jìn)行高速工作?！秾?shí)施例4》《4-1.器件構(gòu)成》在圖48中，作為本發(fā)明的實(shí)施例4，示出具有邏輯電路的快速存儲器(以后稱為LOGICinFLASH)400的部分構(gòu)成。一般來說，LOGICinFLASH大致分為邏輯部和快速存儲器部，在邏輯部中要求高速，即要求高驅(qū)動能力和低電容。此外，在快速存儲器部中，具有施加高電壓的高耐壓部和對隧道氧化膜要求高的可靠性的存儲單元陣列部等。即，在1個(gè)芯片的LOGICinFLASH內(nèi)必須有特性不同的幾種晶體管。在圖48中分別示出邏輯部、高耐壓部和存儲單元陣列部中的N溝道型MOS晶體管T71～T73的剖面。在圖48中，N溝道型MOS晶體管T71～T73在同一半導(dǎo)體襯底71(P型)上形成了的P型阱層171內(nèi)形成。阱層171通過在阱層171內(nèi)已形成的溝道斷開層172和LOCOS層72進(jìn)行元件間分離，N溝道型MOS晶體管T71～T73分別在元件間分離開的區(qū)域中形成。邏輯部的N溝道型MOS晶體管T71具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176和與該源·漏層176的相對的邊緣部分相接而形成的1對LDD層177。然后，在LDD層177的上部形成柵氧化膜76，在該柵氧化膜76的上部形成柵電極79A。此外，在柵氧化膜76和柵電極79A的側(cè)面形成側(cè)壁氧化膜80。此外，在柵電極79B的下層的阱層171內(nèi)形成溝道摻雜層173。再有，柵電極79A由在柵氧化膜76的上部按順序?qū)盈B的多晶硅層M31和WSi層L31構(gòu)成。快速存儲器部中的高耐壓部的N溝道型MOS晶體管T72具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176和與該源·漏層176的相對的邊緣部分相接而形成的1對LDD層177。然后，在LDD層177的上部形成柵氧化膜76，在該柵氧化膜76的上部形成柵電極79B。此外，在柵氧化膜76和柵電極79B的側(cè)面形成側(cè)壁氧化膜80。此外，在柵電極79A的下層的阱層171內(nèi)形成溝道摻雜層173。再有，柵電極79B由在柵氧化膜76的上部按順序?qū)盈B的多晶硅層M31和WSi層L32構(gòu)成。快速存儲器部中的存儲單元陣列部的N溝道型MOS晶體管T73具備在阱層171內(nèi)獨(dú)立地平行地形成的1對源·漏層176，在該源·漏層176的邊緣部分的上部形成隧道氧化膜73，在該隧道氧化膜73的上部依次形成浮柵電極77、層間絕緣膜74、控制柵電極79A。此外，隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極79A的側(cè)面形成側(cè)壁氧化膜80。再有，由于控制柵電極79A與柵電極79A是相同的構(gòu)成，故以后作為柵電極79A來處理。此外，在浮柵電極77的下層的阱層171內(nèi)形成溝道摻雜層173。再有，存儲單元陣列部成為柵陣列結(jié)構(gòu)，成為相鄰的柵之間共用1個(gè)源·漏層176的結(jié)構(gòu)，成為連續(xù)地配置該結(jié)構(gòu)的構(gòu)成。再有，在表8中示出N溝道型MOS晶體管T71～T73的構(gòu)成諸要素。表8</tables></tables></tables>在表8中，N溝道型MOS晶體管T71～T73的各自的柵氧化膜的厚度為50埃、50埃、100埃。此外，N溝道型MOS晶體管T71～T73的各自的溝道摻雜層形成時(shí)的雜質(zhì)劑量都是1×1012/cm2。再有，注入雜質(zhì)都是硼(B)，注入能量都是50keV。此外，N溝道型MOS晶體管T71～T73的各自的柵電極形成時(shí)的雜質(zhì)劑量都是5×1015/cm2。再有，注入雜質(zhì)都是硼(P)，注入能量都是30keV。此外，在圖49中示出在圖48中已示出的邏輯部、高耐壓部和存儲單元陣列部的N溝道型MOS晶體管T71～T73中的沿A-A’、B-B’和C-C’線的剖面部分的雜質(zhì)剖面分布。在圖49中，在橫軸上表示剖面方向的位置(深度)，在縱軸上表示雜質(zhì)濃度。再有，在圖面上部示出存儲單元陣列部的N溝道型MOS晶體管T73的構(gòu)成順序，在圖面橫軸示出其他N溝道型MOS晶體管的構(gòu)成順序。在圖面的上部，向著圖，從左側(cè)開始，按順序?yàn)榭刂茤烹姌O的多晶硅層、層間絕緣膜(ONO膜)、浮柵電極(多晶硅層)、隧道氧化膜(SiO2層)、阱層(體硅層)，省略柵電極的WSi層。此外，在圖面的橫軸，向著圖，從左側(cè)開始，按順序?yàn)闁烹姌O的多晶硅層、柵氧化膜(SiO2層)、阱層(體硅層)，省略柵電極的WSi層。如前面所說明的那樣，WSi層對于多晶硅層的厚度的比例變高，故從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。如表8中所示，在N溝道型MOS晶體管T71～T73的柵電極79A和79B中，多晶硅層的厚度是相同的，但在柵電極79A和79B中WSi層對于多晶硅層的厚度的比例不同，即，在N溝道型MOS晶體管T71和T73的柵電極79A中的WSi層對于多晶硅層的厚度的比例是2比1，但在N溝道型MOS晶體管T72的柵電極79B中的WSi層對于多晶硅層的厚度的比例是1比2。因而，如圖49所示，柵電極中的雜質(zhì)分布是這樣的，如B-B’線所示，WSi層對于多晶硅層的厚度的比例最大的高耐壓部的晶體管T72中的雜質(zhì)分布最陡峭，如A-A’和C-C’線所示，WSi層對于多晶硅層的厚度的比例相同的邏輯部的晶體管T71和存儲單元陣列部的晶體管T73中成為平緩的雜質(zhì)分布。因而，柵氧化膜附近的雜質(zhì)濃度最低的高耐壓部的柵電極中耗盡層最寬，氧化膜的等效的厚度最厚，閾值最高。再有，如圖49中所示，在邏輯部(A-A’線)、高耐壓部(B-B’線)、存儲單元陣列部(C-C’線)的任一個(gè)晶體管中，溝道摻雜層的雜質(zhì)分布是相同的。再有，由于存儲單元陣列部的N溝道型MOS晶體管T73的浮柵電極用CVD法來形成，故雜質(zhì)分布是恒定的。此外，在圖50中示出各柵氧化膜的實(shí)際厚度和有效厚度。在圖50中，從橫軸左側(cè)起依次表示邏輯部、高耐壓部、存儲單元陣列部的各自的N溝道型MOS晶體管。從圖50可看得很清楚，各柵氧化膜的有效厚度，在高耐壓部中特別厚。再有，與圖50中示出的情況相同，為了使高耐壓部中的柵氧化膜的有效厚度為最厚，也可作成以下說明的構(gòu)成?！?-1-1.器件構(gòu)成的變形例1》在圖51中示出在內(nèi)部制成多種晶體管的LOGICinFLASH400A的部分構(gòu)成。再有，在圖51中對與圖48中示出的LOGICinFLASH400相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖51中分別示出邏輯部、高耐壓部和存儲單元陣列部中所使用的N溝道型MOS晶體管T74～T76的剖面。在圖51中，N溝道型MOS晶體管T74和T76具有柵電極79C，N溝道型MOS晶體管T75具有柵電極79D。而且，柵電極79C由在柵氧化膜76(層間絕緣膜74)的上部按順序?qū)盈B的多晶硅層M32和WSi層L33構(gòu)成，柵電極79D由在柵氧化膜76的上部按順序?qū)盈B的多晶硅層M33和WSi層L33構(gòu)成。而且，N溝道型MOS晶體管T74～T76中的柵電極79C和柵電極79D的WSi層L33的厚度是1000埃，多晶硅層M32和多晶硅層M33的厚度分別是2000埃和500埃。這樣，在N溝道型MOS晶體管T74～T76中的柵電極79C和柵電極79D中，WSi層的厚度是相同的，但在預(yù)期閾值高的高耐壓部中，由于多晶硅層形成得薄，故WSi層對于多晶硅層的厚度的比例變高，故從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，多晶硅層最薄的柵電極79D的柵氧化膜附近的雜質(zhì)濃度最低，存儲單元陣列部的柵電極中耗盡層最寬，氧化膜的等效的厚度最厚，閾值最高?！?-1-2.器件構(gòu)成的變形例2》在圖52中示出在內(nèi)部制成多種晶體管的LOGICinFLASH400B的部分構(gòu)成。再有，在圖52中對與圖48中示出的LOGICinFLASH400相同的構(gòu)成附以相同的符號，省略其重復(fù)的說明。在圖52中分別示出邏輯部、高耐壓部和存儲單元陣列部中的N溝道型MOS晶體管T77～T79的剖面。在圖52中，N溝道型MOS晶體管T77和T79具有柵電極79E，N溝道型MOS晶體管T78具有柵電極79F。而且，柵電極79E由在柵氧化膜76(層間絕緣膜74)的上部按順序?qū)盈B的多晶硅層M34和WSi層L34構(gòu)成，柵電極79F由在柵氧化膜76的上部按順序?qū)盈B的多晶硅層M35和WSi層L35構(gòu)成。而且，N溝道型MOS晶體管T77～T79中的柵電極79E和柵電極79F的WSi層L34和L35的厚度是1000埃和2000埃，多晶硅層M34和多晶硅層M35的厚度分別是2000埃和1000埃，柵電極79E和79F整體的厚度都是3000埃。這樣，在N溝道型MOS晶體管T77～T79中的柵電極79E和79F中，多晶硅層和WSi層的厚度各自不同，但在預(yù)期閾值高的高耐壓部中，由于多晶硅層形成得薄，故WSi層對于多晶硅層的厚度的比例變高，故從多晶硅層進(jìn)入WSi層的雜質(zhì)變多，多晶硅層中的雜質(zhì)偏向WSi層一側(cè)而存在，多晶硅層中的雜質(zhì)濃度成為不均勻的分布。因而，柵電極79F的柵氧化膜附近的雜質(zhì)濃度變得最低，存儲單元陣列部的柵電極中耗盡層最寬，氧化膜的等效的厚度最厚，閾值最高?！?-2.制造方法》作為本發(fā)明的實(shí)施例4的制造方法，在以上已說明的LOGICinFLASH400、400A、400B中，使用圖53～圖66說明使用圖51已說明的LOGICinFLASH400A的N溝道型MOS晶體管T74～T76的制造方法。首先，在圖53中示出的工序中，在P型半導(dǎo)體襯底71的表面利用LOCOS(局部氧化)法形成厚度例如為4000埃的LOCOS層(場氧化膜)72。接著，例如通過以700keV的能量、1×1013/cm2的劑量注入硼離子，在半導(dǎo)體襯底71內(nèi)形成P型的阱區(qū)171。再有，為了在半導(dǎo)體襯底71內(nèi)形成P溝道MOS晶體管也形成N型的阱區(qū)，但省略其說明和圖示。例如通過以130keV的能量、5×1012/cm2的劑量注入硼離子，在半導(dǎo)體襯底71內(nèi)形成溝道斷開層172。再有，以和LOCOS層72一起形成元件間分離區(qū)那種形狀來形成溝道斷開層172。其次，在阱區(qū)171內(nèi)形成溝道摻雜層170。再有，溝道摻雜層170的形成，例如通過以50keV的能量、1×1012/cm2的劑量注入硼離子來進(jìn)行。其次，在圖54中示出的工序中，在半導(dǎo)體襯底71的主面上利用熱氧化法形成了成為隧道氧化膜73的氧化膜731后，在其上用CVD法形成例如摻雜多晶硅層771作為柵電極材料。再有，氧化膜731的厚度約為100埃，摻雜多晶硅層771的厚度約為1000埃，使用磷(P)作為該雜質(zhì)，濃度約為1×1020/cm3。其次，在圖55中示出的工序中，在存儲單元陣列部中的摻雜多晶硅層771的上部中有選擇地形成抗蝕劑掩模R271。此時(shí)，抗蝕劑掩模R271沿存儲單元陣列部的柵寬度方向形成。然后，利用各向異性刻蝕除去未被抗蝕劑掩模R271覆蓋的部分的摻雜多晶硅層771。在圖56中示出該狀態(tài)。圖56是從上面一側(cè)(形成抗蝕劑掩模R261的一側(cè))觀察圖55的平面圖，在存儲單元陣列部中，將抗蝕劑掩模R271形成為呈規(guī)則排列的矩形的島狀。再有，將抗蝕劑掩模R271形成為覆蓋于呈矩形的島狀的有源層AL上和其周圍的LOCOS層LL上。此外，由于在高耐壓部和邏輯部中未形成抗蝕劑掩模，故露出有源層AL。再有，在圖56中，為了容易判斷抗蝕劑掩模R271的下部的構(gòu)成，故部分地除去抗蝕劑掩模R271，以便能看到有源層AL和LOCOS層LL，但這是權(quán)宜的方法。其次，在除去抗蝕劑掩模R271后，在圖57中示出的工序中，在摻雜多晶硅層771上利用CVD法形成作為層間絕緣膜74的絕緣膜741，該層間絕緣膜74對浮柵電極和控制柵進(jìn)行絕緣。再有，該膜成為依次層疊TEOS膜、氮化膜(Si3N4)、TEOS膜的構(gòu)成，各自的膜厚都是100埃。此外，在高耐壓部和邏輯部上也形成絕緣膜741。其次，在圖58中示出的工序中，用抗蝕劑掩模R272覆蓋存儲單元陣列部的絕緣膜741，全部除去其他區(qū)域的絕緣膜741。此時(shí)，在其他的區(qū)域中也除去氧化膜731。在圖59中示出該狀態(tài)。圖59是從上面一側(cè)(形成抗蝕劑掩模R272的一側(cè))觀察圖58的平面圖，將抗蝕劑掩模R272形成為覆蓋整個(gè)存儲單元陣列部，但由于在高耐壓部和邏輯部中未形成抗蝕劑掩模R272，故露出有源層AL。其次，在除去抗蝕劑掩模R272后，在圖60中示出的工序中，在整個(gè)半導(dǎo)體襯底71的主面上利用熱氧化法形成作為柵氧化膜76的氧化膜761。此時(shí)存儲單元陣列部上的絕緣膜741因?yàn)楹械?，所以不會被氧化，可保持其厚度。再有，氧化?61的厚度約為50埃。其次，在圖61中示出的工序中，在半導(dǎo)體襯底71的整個(gè)主面上用CVD法形成(非摻雜)多晶硅層790作為柵電極材料。再有，多晶硅層790的厚度約為2000埃。其次，在圖62中示出的工序中，對多晶硅層790注入雜質(zhì)離子，形成摻雜多晶硅層791。再有，摻雜多晶硅層791的形成，例如，通過以30keV的能量、5×1015/cm2的劑量注入磷離子來進(jìn)行。其次，在圖63中示出的工序中，在邏輯部和存儲單元陣列部的上部形成抗蝕劑掩模R275，有選擇地刻蝕高耐壓部的摻雜多晶硅層791，形成與高耐壓部的N溝道MOS晶體管T75相吻合的厚度(500埃)的摻雜多晶硅層792。其次，在除去抗蝕劑掩模R275后，在圖64中示出的工序中，在摻雜多晶硅層791和792的上部形成WSi層780。作為WSi層780的形成方法，例如使用濺射法，其厚度約為1000埃。其次，在圖65中示出的工序中，在WSi層780的上部形成抗蝕劑掩模R276，進(jìn)行圖形刻蝕，在圖66中示出其狀態(tài)。圖66是從上面一側(cè)(形成抗蝕劑掩模R276的一側(cè))觀察圖65的平面圖，將抗蝕劑掩模形成為垂直于矩形形狀的有源區(qū)AL。通過該圖形刻蝕，在邏輯部中形成柵氧化膜76和柵電極79C，在高耐壓部中形成柵氧化膜76和柵電極79D，在存儲單元陣列部中形成隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極79C。其次，在邏輯部、高耐壓部中利用離子注入形成了LDD層177后，在柵氧化膜76和柵電極79C的側(cè)面、在柵氧化膜76和柵電極79D的側(cè)面、在隧道氧化膜73、浮柵電極77、層間絕緣膜74、控制柵電極79C的側(cè)面形成厚度約為1000埃的側(cè)壁氧化膜80。然后，通過以側(cè)壁氧化膜80為掩模，利用離子注入形成源·漏層176，可得到圖51中示出的LOGICinFLASH400A的構(gòu)成。在這里，LDD層177例如通過以30keV的能量、1×1013/cm2的劑量注入砷離子來形成。此外，源·漏層176例如以50keV的能量、5×1015/cm2的劑量注入砷離子后，通過在850℃下進(jìn)行30分鐘的退火來形成。再有，其后，經(jīng)過電容器形成、層間絕緣膜的形成、布線層的形成工序等來形成LOGICinFLASH，但省略這些工序的說明和圖示?！?-3.特征的作用效果》如以上所說明的那樣，本發(fā)明的實(shí)施例4的LOGICinFLASH400、400A、400B作成下述的結(jié)構(gòu)具有多晶硅層和WSi層的多晶硅硅化物結(jié)構(gòu)，對于特性不同的多種晶體管(例如，要求規(guī)格不同的)，通過改變WSi層對于多晶硅層的厚度的比例來改變柵氧化膜的有效厚度從而來設(shè)定閾值。即，在相對于多晶硅層WSi層的厚度較厚的高耐壓部中，柵電極內(nèi)在寬的范圍內(nèi)形成耗盡層，氧化膜的厚度等效地變厚，閾值變高。此外，由于可通過改變柵氧化膜的有效厚度來設(shè)定閾值，故沒有必要與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將其固定在能將來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用柵電極的雜質(zhì)濃度來調(diào)整耐電壓特性和閾值，在滿足關(guān)于耐電壓的要求的同時(shí)，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，即使在形成厚度不同的柵氧化膜的情況下，通過改變柵氧化膜的有效厚度，可削減柵氧化膜的種類。因而，可簡化柵氧化膜的制造工序，同時(shí)可得到可靠性優(yōu)良的、膜厚的可控性良好的柵氧化膜。例如，由于使用圖51已說明的LOGICinFLASH400A的邏輯部和高耐壓部的晶體管中的柵氧化膜的厚度是相同的，故柵氧化膜的種類是2種。而且，形成氧化膜的工序只是形成氧化膜731的工序(圖54)和形成氧化膜761的工序(圖60)，由于在任一個(gè)工序中都用1次熱氧化工序來形成，故沒有必要象用圖119～圖132已說明的現(xiàn)有的制造方法那樣，分成多次來形成1個(gè)氧化膜，沒有必要擔(dān)心雜質(zhì)混入或膜厚的可控性的下降。再有，在以上已說明的本發(fā)明的實(shí)施例4中，示出了在單結(jié)晶襯底上形成各種晶體管的結(jié)構(gòu)，但即使在SOI(絕緣體上的硅)襯底上形成各種晶體管的情況下通過應(yīng)用本發(fā)明也可得到同樣的作用和效果。《本發(fā)明的其他的應(yīng)用例》在以上已說明的本發(fā)明的實(shí)施例1～4中，以DRAM、快速存儲器、LOGICinDRAM、LOGICinFLASH為例進(jìn)行了說明，但本申請的發(fā)明的技術(shù)思想的應(yīng)用面不限于這些半導(dǎo)體器件。即，在通過多晶硅層和WSi層形成多晶硅硅化物的結(jié)構(gòu)的控制電極中，通過用改變WSi層對于多晶硅層的厚度的比例來調(diào)整多晶硅層內(nèi)的雜質(zhì)濃度，可任意地設(shè)定控制電極內(nèi)的耗盡層的厚度，可改變柵氧化膜的有效厚度來任意地設(shè)定閾值，因此在1個(gè)共同的襯底上形成的各部分的晶體管中，在柵氧化膜的厚度相同、但需要改變柵氧化膜的有效厚度的情況或柵氧化膜的厚度各自不同、但需要溝道摻雜層的濃度作成相同的情況下，通過應(yīng)用本申請的發(fā)明，可得到所希望的效果。此外，在實(shí)施例1～4中，在1個(gè)共同的襯底上形成的3個(gè)部分中分別示出使用特性各不相同的晶體管的例子，但這不是說在3個(gè)部分中分別只使用1種晶體管。例如，如以LOGICinDRAM為例，在邏輯部中可使用2種或更多種晶體管，即使在讀出放大器部中也可以是使用2種或更多種晶體管的結(jié)構(gòu)。此外，也可以是，在邏輯部中使用2種晶體管、在存儲單元陣列部中使用1種晶體管的結(jié)構(gòu)。此外，即使是邏輯部、高耐壓部、讀出放大器部、存儲單元陣列部等的那樣的不能明確區(qū)分器件構(gòu)成的半導(dǎo)體器件，在需要作成特性不同的多種晶體管的結(jié)構(gòu)中，本申請的發(fā)明也是有效的。此外，所使用的晶體管的種類沒有必要是3種。可以是使用3種以上或2種特性不同的晶體管的結(jié)構(gòu)。即使在這些各種的結(jié)構(gòu)中，通過改變WSi層對于多晶硅層的厚度的比例和適當(dāng)?shù)剡x擇柵氧化膜的厚度和溝道摻雜層的濃度的組合可得到所希望的效果。此外，即使在只有1種晶體管的半導(dǎo)體器件中，在打算改變柵氧化膜的有效厚度來任意地設(shè)定閾值的情況下，本發(fā)明也是有效的。《實(shí)施例5》在以上已說明的本發(fā)明的實(shí)施例1～4中，以DRAM、快速存儲器、LOGICinDRAM、LOGICinFLASH的讀出放大器部、外圍電路部、存儲單元陣列部、高耐壓部中改變構(gòu)成這些部分的MOS晶體管的柵電極的WSi層對于多晶硅層的厚度的比例的例子進(jìn)行了說明，但對于通過利用WSi層來吸收多晶硅層內(nèi)的雜質(zhì)在柵電極內(nèi)產(chǎn)生的耗盡層的利用不限定于上述的部位。即，本申請的發(fā)明在1個(gè)芯片內(nèi)需要制成多種晶體管的半導(dǎo)體器件中是有效的。以下就本發(fā)明的實(shí)施例5進(jìn)行說明。圖67示出一般的降壓電路。該降壓電路是將5V(伏)的信號降壓為3.3V而輸出的電路，具備在電源電位Vcc和接地電位GND之間串聯(lián)連接的PMOS晶體管Q1和NMOS晶體管Q2、在電源電位Vcc和接地電位GND之間串聯(lián)連接的二極管D1和D2、與二極管D1和D2的連接點(diǎn)ND1連接的輸入焊點(diǎn)PD。再有，二極管D1的陰極與電源電位Vcc連接，其陽極與二極管D2的陰極連接，二極管D2的陽極與接地電位GND連接。而且，連接點(diǎn)ND1與PMOS晶體管Q1和NMOS晶體管Q2的柵電極共同連接的連接點(diǎn)ND2連接，PMOS晶體管Q1和NMOS晶體管Q2的連接點(diǎn)ND3與以3.3V工作的電路系統(tǒng)(以后稱為3.3V系統(tǒng)的電路)LC連接。在這種結(jié)構(gòu)的降壓電路中，從輸入焊點(diǎn)ND將5V的信號提供給PMOS晶體管Q1和NMOS晶體管Q2的柵電極(以后稱為5V系統(tǒng)的電路HC)。另一方面，將作為5V系統(tǒng)的電路的輸出的3.3V提供給構(gòu)成3.3V系統(tǒng)的電路LC的MOS晶體管的柵電極。這樣一來，在提供給柵電極的電壓不同的電路系統(tǒng)中，有必要使構(gòu)成這些電路的MOS晶體管的柵氧化膜的厚度各不相同。這是因?yàn)?，如?V系統(tǒng)的電路HC的MOS晶體管柵氧化膜的厚度作成與3.3V系統(tǒng)的電路LC的MOS晶體管的柵氧化膜的厚度相同，則在絕緣能力方面會產(chǎn)生問題。相反，如將3.3V系統(tǒng)的電路LC的MOS晶體管柵氧化膜的厚度作成與5V系統(tǒng)的電路HC的MOS晶體管的柵氧化膜的厚度相同，則3.3V系統(tǒng)的電路LC的MOS晶體管的工作速度變慢，在工作特性方面產(chǎn)生問題。因此，迄今形成柵氧化膜的厚度各不相同的MOS晶體管。因而，存在需要用于形成厚度不同的柵氧化膜的工序從而制造工序變得復(fù)雜的問題。但是，如采用本申請的發(fā)明，則沒有必要在5V系統(tǒng)的電路HC和3.3V系統(tǒng)的電路LC中改變柵氧化膜的厚度，可簡化制造工序?！?-1.器件構(gòu)成》在圖68中作為本發(fā)明的實(shí)施例5示出由供給柵電極的電壓比較高的MOS晶體管H1構(gòu)成的高電壓電路部HP和由供給柵電極的電壓比較低的MOS晶體管L1構(gòu)成的低電壓電路部LP的制造工序。在圖68中，MOS晶體管H1和L1在同一半導(dǎo)體襯底1001上形成的阱層1002內(nèi)形成。阱層1002通過阱層1002內(nèi)形成的溝道斷開層1003和LOCOS層1004進(jìn)行元件間分離。然后，在通過溝道斷開層1003和LOCOS層1004在元件間分離開的區(qū)域內(nèi)形成溝道摻雜層1005。此外，在半導(dǎo)體襯底1001的主面上形成氧化膜1006，在氧化膜1006的上部形成多晶硅層1007。再有，氧化膜1006的厚度成為與提供給MOS晶體管L1的柵電極的電壓相適應(yīng)的厚度。然后，在高電壓電路部HP的多晶硅層1007上形成WSi層1030，成為多晶硅硅化物結(jié)構(gòu)。再有，在多晶硅層1007上利用例如離子注入法導(dǎo)入雜質(zhì)。這里，作為雜質(zhì)的種類，在將MOS晶體管作成N型的情況下，例如通過以30keV的能量、5×1015/cm2的劑量注入磷(P)離子。此外，在將MOS晶體管作成P型的情況下，例如通過以10keV的能量、5×1015/cm2的劑量注入硼(B)離子。這里，在圖69中示出低電壓電路部LP的局部斜視圖。在圖69中，D-D’線的剖面圖對應(yīng)于圖68的低電壓電路部LP。再有，在圖69中示出的多晶硅層1007的兩側(cè)面外側(cè)的阱層1002內(nèi)，在以后的工序中形成源-漏區(qū)?！?-2.制造方法》在這樣的構(gòu)成的降壓電路中，在以后的熱處理工序、例如源-漏區(qū)的雜質(zhì)的活化工序時(shí)，如在30分鐘間施加850℃的溫度，則在高電壓電路部HP中多晶硅層1007中的雜質(zhì)被吸收到WSi層1030中，多晶硅層1007中的雜質(zhì)偏向WSi層1030一側(cè)而存在，多晶硅層1007中的雜質(zhì)濃度成為不均勻的分布。結(jié)果，在氧化膜1006附近的雜質(zhì)濃度變低，在器件工作時(shí)形成耗盡層，高電壓電路部HP中的氧化膜1006的有效厚度變厚，閾值變高。因而，即使在氧化膜1006的厚度不是適合于提供給MOS晶體管H1的柵電極的電壓的厚度的情況下，加到氧化膜1006上的電場也變小，可防止氧化膜1006的絕緣破壞，可提高M(jìn)OS晶體管H1的可靠性。《5-3.特征的作用效果》這樣一來，即使在存在由供給柵電極的電壓比較高的MOS晶體管H1構(gòu)成的高電壓電路部HP和由供給柵電極的電壓比較低的MOS晶體管L1構(gòu)成的低電壓電路部LP的情況下，形成適合于MOS晶體管L1的氧化膜即可，與以分開的方式制成氧化膜的情況相比可簡化制造工序。此外，在低電壓電路部LP中，由于在MOS晶體管L1的多晶硅層1007上不形成WSi層，故即使在以后的熱處理工序中多晶硅層1007中的雜質(zhì)也不會減少，在器件工作時(shí)不形成耗盡層，氧化膜1006的實(shí)際厚度和有效厚度不變化。而且，由于氧化膜1006的厚度以與MOS晶體管L1相吻合的方式設(shè)定得較薄，通過施加?xùn)烹妷涸谮鍖?002中產(chǎn)生的載流子的個(gè)數(shù)增加，源·漏電流增加，工作速度提高，可得到工作特性優(yōu)良的MOS晶體管?！?-4.變形例1》在以上已說明的本發(fā)明的實(shí)施例5中，示出形成在高電壓電路部HP的MOS晶體管H1的多晶硅層1007上的WSi層1030，在低電壓電路部LP的MOS晶體管L1的多晶硅層1007上不形成WSi層1030的例子，但也可在MOS晶體管L1的多晶硅層1007上形成WSi層以外的多晶硅硅化物層。以下使用按順序示出制造工序的圖70～72說明上述結(jié)構(gòu)。在圖70中示出的工序中，在MOS晶體管H1和L1的多晶硅層1007上形成WSi層1030。再有，由于在WSi層1030的形成方面使用濺射法，故如不用抗蝕劑掩模等覆蓋在MOS晶體管L1上，則在MOS晶體管L1上也形成WSi層1030。其次，在圖71中示出的工序中，除去MOS晶體管L1的多晶硅層1007上的WSi層1030。其次，在圖72中示出的工序中，在MOS晶體管H1的WSi層1030上和MOS晶體管L1的多晶硅層1007上形成硅化鈷(CoSi2)層1040。這樣，通過在MOS晶體管L1的多晶硅層1007上形成硅化鈷層1040，可降低柵電極的電阻值，可進(jìn)一步提高工作速度。再有，在圖72中示出的工序后進(jìn)行用于將MOS晶體管H1的多晶硅層1007中的雜質(zhì)吸收到WSi層1030中的熱處理工序。由于硅化鈷層1040不象WSi層1030那樣吸收雜質(zhì)，故MOS晶體管L1的多晶硅層1007中的雜質(zhì)濃度不會降低。再有，也可使用硅化鈦層(TiSi2)或硅化鎳層(NiSi2)來代替硅化鈷層1040。此外，也可作成下述的結(jié)構(gòu)在圖71中示出的工序后進(jìn)行熱處理工序，除去MOS晶體管H1的多晶硅層1007上的WSi層1030。此時(shí)，在圖72中示出的工序中，在MOS晶體管H1和MOS晶體管L1的多晶硅層1007上形成硅化鈷層1040?！?-5.變形例2》在本發(fā)明的實(shí)施例5中，示出在高電壓電路部HP的MOS晶體管H1的多晶硅層1007上的大致整個(gè)區(qū)域上形成WSi層1030的例子，但也可如以下所說明的那樣，只在多晶硅層的端部上形成WSi層。在圖73中，示出高電壓電路部HP的主要部分。再有，在圖73中，省略溝道斷開層1003和溝道摻雜層1005。在圖73中，WSi層1031在夾住LOCOS層1004的有源區(qū)AL的端部的多晶硅層1007上形成。然后，在該狀態(tài)中，如進(jìn)行例如850℃30分鐘的退火，則多晶硅層1007內(nèi)的雜質(zhì)被吸收到WSi層1031中，這一點(diǎn)被限定于有源區(qū)AL的端部的多晶硅層1007內(nèi)。因而，在MOS晶體管H1工作時(shí)，在有源區(qū)AL的端部的多晶硅層1007內(nèi)耗盡層的形成范圍變寬，等效的氧化膜的厚度變厚，閾值部分地變高。再有，如以這種方式部分地提高閾值，則不僅適用于高電壓電路部HP，也適用于低電壓電路部LP的MOS晶體管L1。采用這樣的結(jié)構(gòu)的優(yōu)點(diǎn)在體硅襯底上形成的MOS晶體管中較少，但在SOI(絕緣體上的硅)襯底上形成的MOS晶體管中可解決由有源區(qū)AL的端部的結(jié)構(gòu)引起的閾值降低的問題。在圖74中示出在SOI(絕緣體上的硅)襯底上形成的MOS晶體管。SOI襯底1010由硅襯底1013、在硅襯底1013上形成的埋入絕緣膜1012、在埋入絕緣膜1012上形成的SOI層1011構(gòu)成，在SOI層1011上形成MOS晶體管等。而且，SOI層1011的厚度形成得較薄。特別是存在下述問題如圖74的E-E’線中示出的部分那樣，在有源區(qū)AL的端部S0I層1011非常薄，在該部分中的MOS晶體管的閾值比其他部分(用F-F’線中示出的部分)降低，從而使MOS晶體管整體的閾值降低。而且，如閾值降低的話，則成為寄生MOS晶體管工作這樣的現(xiàn)象的主要原因。但是，如采用本申請的發(fā)明，由于在有源區(qū)AL的端部上的多晶硅層1007內(nèi)耗盡層的形成范圍變大，等效的氧化膜的厚度變厚，可部分地提高閾值，故可解決上述的問題。此外，在圖73和圖74中，示出了下述的結(jié)構(gòu)在由LOCOS層1004夾住的有源區(qū)AL的端部的多晶硅層1007上形成WSi層1031，在有源區(qū)AL的中央部的多晶硅層1007上不形成WSi層1031。但是，從降低柵電極的電阻值的觀點(diǎn)看，也可作成圖75中示出的結(jié)構(gòu)。即，如圖75所示，通過在整個(gè)WSi層1031的上部形成硅化鈷層1041，可進(jìn)一步降低柵電極的電阻值，可進(jìn)一步提高工作速度。再有，由于硅化鈷層1041不象WSi層1031那樣吸收雜質(zhì)，因此有源區(qū)AL的中央部的多晶硅層1007中的雜質(zhì)濃度不會降低。在以上已說明的本發(fā)明的實(shí)施例5及其變形例中，基本上以在體硅襯底上形成的半導(dǎo)體器件為例進(jìn)行說明，但當(dāng)然也適用于在變形例2中圖74中示出的在SOI襯底上形成的半導(dǎo)體器件。此外，在實(shí)施例5的變形例1～3中，作為應(yīng)用于高電壓電路部HP的例子進(jìn)行了說明，但當(dāng)然也可應(yīng)用于低電壓電路部LP。此外，在本發(fā)明的實(shí)施例5中，采用降壓電路為例子，將由供給柵電極的電壓比較高的MOS晶體管H1構(gòu)成的高電壓電路部HP和由供給柵電極的電壓比較低的MOS晶體管L1構(gòu)成的低電壓電路部LP的存在作為前提進(jìn)行了說明，但也可將本發(fā)明應(yīng)用于一般的輸入輸出電路。即，在輸入輸出電路中，存在下述情況由靜電引起的高電壓、例如比電源電壓高的電壓，從外部輸入到柵電極。但是通過應(yīng)用本發(fā)明，由于柵氧化膜的有效厚度變厚，故即使在這樣的情況下，也可得到防止柵氧化膜受到絕緣破壞的、可靠性高的輸入輸出電路。如采用本發(fā)明的第1方案所述的半導(dǎo)體器件，由于控制電極具有在多晶硅層的上部形成了硅化鎢層的多晶硅硅化物結(jié)構(gòu)，多晶硅層在其內(nèi)部具有第2導(dǎo)電型的雜質(zhì)，該雜質(zhì)具有在硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的分布，故相應(yīng)于雜質(zhì)濃度較低的部分在器件工作時(shí)在多晶硅層內(nèi)形成耗盡層，相應(yīng)于耗盡層的形成區(qū)域確定柵氧化膜的有效厚度。因而，在需要特性(例如，要求規(guī)格)不同的多種晶體管的情況下，可通過分別改變雜質(zhì)濃度分布來改變柵氧化膜的有效厚度從而設(shè)定閾值。因而，沒有必要象以往那樣與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將該濃度固定在能使來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。例如，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用硅化鎢層與多晶硅層的厚度的比率來設(shè)定閾值，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，由于可改變柵氧化膜的有效厚度，因此不需要以各不相同的厚度來形成耐電壓不同的晶體管的柵氧化膜的厚度。如采用本發(fā)明的第2方案所述的半導(dǎo)體器件，由于在至少2種晶體管中其構(gòu)成是使硅化鎢層對于多晶硅層的厚度的比率不同，故可使多晶硅層內(nèi)的雜質(zhì)的濃度分布各不相同。即，在硅化鎢層對于多晶硅層的厚度的比率高的晶體管中，其雜質(zhì)的濃度分布與其他的晶體管的濃度分布相比變得陡峭。結(jié)果，在器件工作時(shí)在多晶硅層內(nèi)形成的耗盡層的形成區(qū)域變寬，柵氧化膜的有效厚度變寬。因而，如應(yīng)用于要求柵氧化膜最厚的晶體管中，則可減薄實(shí)際的柵氧化膜的厚度。此外，由于如改變硅化鎢層對于多晶硅層的厚度的比率，就可改變柵氧化膜的有效厚度，故沒有必要制成多種厚度不同的柵氧化膜。如采用本發(fā)明的第3方案所述的半導(dǎo)體器件，由于第1～第3硅化鎢層與第1～第3多晶硅層的厚度的比率各不相同，第1～第3柵氧化膜具有相同的厚度，第1～第3種晶體管的上述溝道摻雜層具有相同的雜質(zhì)濃度，故例如在DRAM中，如將第1種晶體管應(yīng)用于讀出放大器電路、將第2種晶體管應(yīng)用于外圍電路、將第3種晶體管應(yīng)用于存儲單元陣列，則通過分別改變第1～第3硅化鎢層與第1～第3多晶硅層的厚度的比率，可改變柵氧化膜的有效厚度從而設(shè)定閾值。因而，沒有必要象以往那樣與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將該濃度固定在能把來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用第1～第3硅化鎢層與第1～第3多晶硅層的厚度的比率來設(shè)定閾值，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，分別改變硅化鎢層與多晶硅層的厚度的比率這一點(diǎn)，與改變半導(dǎo)體襯底內(nèi)形成的溝道摻雜層的雜質(zhì)濃度的情況相比，對其他的結(jié)構(gòu)的影響較小。即，在半導(dǎo)體襯底內(nèi)注入離子的情況，特別是在進(jìn)行高劑量的注入的情況，成為半導(dǎo)體襯底內(nèi)的結(jié)晶性變壞的主要原因。但是，由于本發(fā)明中對位于最外層的控制電極進(jìn)行處理，因此不產(chǎn)生上述那樣的問題。如采用本發(fā)明的第4方案所述的半導(dǎo)體器件，由于第1硅化鎢層與第1多晶硅層的厚度的比率比其他的高，第1和第2柵氧化膜具有相同的第1厚度，第3柵氧化膜具有比第1厚度厚的第2厚度，故例如在快速存儲器中，如將第1種晶體管應(yīng)用于要求高耐壓電路、將第2種晶體管應(yīng)用于外圍電路、將第3種晶體管應(yīng)用于存儲單元陣列，則沒有必要將耐電壓不同的晶體管的柵氧化膜的厚度形成為各不相同的厚度。此外，例如在LOGICinFLASH中，可以將第1種晶體管應(yīng)用于要求高耐壓電路、將第2種晶體管應(yīng)用于邏輯電路、將第3種晶體管應(yīng)用于存儲單元陣列。此外，由于通過改變柵氧化膜的有效厚度可設(shè)定閾值，故沒有必要與晶體管的特性相吻合地改變溝道摻雜層的雜質(zhì)濃度，可將該濃度固定在能把來自擴(kuò)散層的漏泄電流(擴(kuò)散層漏泄)抑制在最小限度的濃度。因而，通過設(shè)定溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用硅化鎢層與多晶硅層的厚度的比率來調(diào)整耐電壓特性或閾值，在滿足對于耐電壓的要求的同時(shí)，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。此外，即使在形成厚度不同的柵氧化膜的情況下，通過改變柵氧化膜的有效厚度，可削減柵氧化膜的種類。因而，可簡化柵氧化膜的制造工序，同時(shí)可得到可靠性優(yōu)良的、膜厚的控制性良好的柵氧化膜。如采用本發(fā)明的第5方案所述的半導(dǎo)體器件，由于第3硅化鎢層與第3多晶硅層的厚度的比率比其他的高，第1和第3柵氧化膜具有相同的厚度，第1和第3種晶體管的上述溝道摻雜層具有相同的雜質(zhì)濃度，故例如在LOGICinDRAM中，如將第1種晶體管應(yīng)用于邏輯電路、將第2種晶體管應(yīng)用于讀出放大器電路、將第3種晶體管應(yīng)用于存儲單元陣列，則在硅化鎢層對于多晶硅層的厚度的比率最高的存儲單元陣列中，在控制電極內(nèi)在寬的范圍內(nèi)形成耗盡層，氧化膜厚度等效地變厚，可提高閾值。因此，通過設(shè)定第1～第3種晶體管的上述溝道摻雜層的雜質(zhì)濃度以使擴(kuò)散層漏泄為最小，并利用硅化鎢層與多晶硅層的厚度的比率來設(shè)定閾值，可突破(breakthrough)閾值和擴(kuò)散層漏泄的折衷關(guān)系，可消除電路設(shè)計(jì)的制約。如采用本發(fā)明的第6方案所述的半導(dǎo)體器件，由于具備在有源區(qū)的端部的多晶硅層的上部有選擇地形成的硅化鎢層，有源區(qū)的端部的多晶硅層內(nèi)的雜質(zhì)具有在硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的濃度分布，故相應(yīng)于雜質(zhì)濃度較低的部分在器件工作時(shí)在多晶硅層內(nèi)形成耗盡層，根據(jù)耗盡層的形成區(qū)域確定柵氧化膜的有效厚度。因而，在器件工作時(shí)，在有源區(qū)的端部的多晶硅層內(nèi)耗盡層的形成范圍變寬，等效的氧化膜的厚度變厚，可部分地提高閾值，例如，在使用SOI襯底作為半導(dǎo)體襯底的情況下，可解決由端部的結(jié)構(gòu)引起的閾值降低的問題。如采用本發(fā)明的第7方案所述的半導(dǎo)體器件，可進(jìn)一步降低控制電極的電阻值，可進(jìn)一步提高工作速度。再有，由于硅化鎢層以外的金屬硅化物層不吸收雜質(zhì)，故有源區(qū)的中央部的多晶硅層中的雜質(zhì)濃度不會降低。如采用本發(fā)明的第8方案所述的半導(dǎo)體器件的制造方法，通過在該工序后進(jìn)行熱處理，多晶硅層中的雜質(zhì)被吸收到硅化鎢層中，多晶硅層內(nèi)的雜質(zhì)具有在硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的濃度分布，可得到適合于制造本發(fā)明的第1方案所述的半導(dǎo)體器件的制造方法。如采用本發(fā)明的第9方案所述的半導(dǎo)體器件的制造方法，可得到適合于在硅化鎢層的厚度是一定的、使多晶硅層的厚度變化的情況下的制造本發(fā)明的第3方案所述的半導(dǎo)體器件的制造方法。如采用本發(fā)明的第10方案所述的半導(dǎo)體器件的制造方法，可得到適合于在硅化鎢層的厚度是一定的、使多晶硅層的厚度變化的情況下的制造本發(fā)明的第4方案所述的半導(dǎo)體器件的制造方法。如采用本發(fā)明的第11方案所述的半導(dǎo)體器件的制造方法，可得到適合于在硅化鎢層的厚度是一定的、使多晶硅層的厚度變化的情況下的制造本發(fā)明的第5方案所述的半導(dǎo)體器件的制造方法。如采用本發(fā)明的第12方案所述的半導(dǎo)體器件的制造方法，通過在該工序后進(jìn)行熱處理，第1種晶體管的多晶硅層中的雜質(zhì)被吸收到硅化鎢層中，多晶硅層內(nèi)的雜質(zhì)具有在硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的濃度分布，第1種晶體管在其工作時(shí)在多晶硅層內(nèi)在寬的范圍內(nèi)形成耗盡層，柵氧化膜的有效厚度變厚。因而，例如即使在提供給第1和第2種晶體管的控制電極的電壓各不相同的情況下，也沒有必要改變氧化膜的厚度，與分開制造氧化膜的情況相比，可得到簡化了制造工序的制造方法。如采用本發(fā)明的第13方案所述的半導(dǎo)體器件的制造方法，由于即使在第2種晶體管中也成為多晶硅硅化物結(jié)構(gòu)，故可進(jìn)一步降低控制電極的電阻值，可得到適合于制造進(jìn)一步提高了工作速度的半導(dǎo)體器件的制造方法。如采用本發(fā)明的第14方案所述的半導(dǎo)體器件的制造方法，可提供硅化鎢層的具體的制造方法。權(quán)利要求1.一種在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件，其特征在于所述至少1個(gè)晶體管具備在所述半導(dǎo)體襯底的表面內(nèi)形成的第1導(dǎo)電型的半導(dǎo)體層；在所述半導(dǎo)體層內(nèi)有選擇地形成的第1導(dǎo)電型的溝道摻雜層；和在所述半導(dǎo)體層的上部的與所述溝道摻雜層相對的位置上形成的控制電極，所述控制電極具有在多晶硅層的上部形成了硅化鎢層的多晶硅硅化物結(jié)構(gòu)，所述多晶硅層在其內(nèi)部具有第2導(dǎo)電型的雜質(zhì)，該雜質(zhì)具有在所述硅化鎢層一側(cè)濃度較高而在其相對的一側(cè)濃度較低的濃度分布。2.權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述至少1個(gè)晶體管具有至少2種晶體管，所述多晶硅硅化物結(jié)構(gòu)是這樣來構(gòu)成的，在所述至少2種晶體管中，所述硅化鎢層對于所述多晶硅層的厚度的比率不同。3.權(quán)利要求2所述的半導(dǎo)體器件，其特征在于所述至少2種晶體管具有第1～第3種晶體管，所述第1種晶體管具備在所述第1種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)；和在所述1對第1半導(dǎo)體區(qū)之間的所述第1種晶體管的所述半導(dǎo)體層的上部形成的第1柵氧化膜，所述第1種晶體管的所述溝道摻雜層在所述1對第1半導(dǎo)體區(qū)之間形成，所述第1種晶體管的所述控制電極具有在所述第1柵氧化膜上形成的第1多晶硅層；和在所述第1多晶硅層上形成的第1硅化鎢層，所述第2種晶體管具備在所述第2種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)；和在所述1對第2半導(dǎo)體區(qū)之間的所述第2種晶體管的所述半導(dǎo)體層的上部形成的第2柵氧化膜，所述第2種晶體管的所述溝道摻雜層在所述1對第2半導(dǎo)體區(qū)之間形成，所述第2種晶體管的所述控制電極具有在所述第2柵氧化膜上形成的第2多晶硅層；和在所述第2多晶硅層上形成的第2硅化鎢層，所述第3種晶體管具備在所述第3種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)；和在所述1對第3半導(dǎo)體區(qū)之間的所述第3種晶體管的所述半導(dǎo)體層的上部形成的第3柵氧化膜，所述第3種晶體管的所述溝道摻雜層在所述1對第3半導(dǎo)體區(qū)之間形成，所述第3種晶體管的所述控制電極具有在所述第3柵氧化膜上形成的第3多晶硅層；和在所述第3多晶硅層上形成的第3硅化鎢層，所述第1～第3硅化鎢層與所述第1～第3多晶硅層的厚度的比率各不相同，所述第1～第3柵氧化膜具有相同的厚度，所述第1～第3種晶體管的所述溝道摻雜層具有相同的雜質(zhì)濃度。4.權(quán)利要求2所述的半導(dǎo)體器件，其特征在于所述至少2種晶體管具有第1～第3種晶體管，所述第1種晶體管具備在所述第1種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)；和在所述1對第1半導(dǎo)體區(qū)之間的所述第1種晶體管的所述半導(dǎo)體層的上部形成的第1柵氧化膜，所述第1種晶體管的所述溝道摻雜層在所述1對第1半導(dǎo)體區(qū)之間形成，所述第1種晶體管的所述控制電極具有；在所述第1柵氧化膜上形成的第1多晶硅層；和在所述第1多晶硅層上形成的第1硅化鎢層，所述第2種晶體管具備在所述第2種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)；和在所述1對第2半導(dǎo)體區(qū)之間的所述第2種晶體管的所述半導(dǎo)體層的上部形成的第2柵氧化膜，所述第2種晶體管的所述溝道摻雜層在所述1對第2半導(dǎo)體區(qū)之間形成，所述第2種晶體管的所述控制電極具有在所述第2柵氧化膜上形成的第2多晶硅層；和在所述第2多晶硅層上形成的第2硅化鎢層，所述第3種晶體管具備在所述第3種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)；在所述1對第3半導(dǎo)體區(qū)之間的所述第3種晶體管的所述半導(dǎo)體層的上部形成的第3柵氧化膜；在所述第3柵氧化膜上形成的浮柵電極；和在所述浮柵電極上形成的層間絕緣膜，所述第3種晶體管的所述溝道摻雜層在所述1對第3半導(dǎo)體區(qū)之間形成，所述第3種晶體管的所述控制電極具有在所述層間絕緣膜上形成的第3多晶硅層；和在所述第3多晶硅層上形成的第3硅化鎢層，所述第1硅化鎢層與所述第1多晶硅層的厚度的比率比其他的硅化鎢層與多晶硅層的厚度的比率高，所述第1和第2柵氧化膜具有相同的第1厚度，所述第3柵氧化膜具有比所述第1厚度厚的第2厚度，所述第1～第3種晶體管的所述溝道摻雜層具有相同的雜質(zhì)濃度。5.權(quán)利要求2所述的半導(dǎo)體器件，其特征在于所述至少2種晶體管具有第1～第3種晶體管，所述第1種晶體管具備在所述第1種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第1半導(dǎo)體區(qū)；和在所述1對第1半導(dǎo)體區(qū)之間的所述第1種晶體管的所述半導(dǎo)體層的上部形成的第1柵氧化膜，所述第1種晶體管的所述溝道摻雜層在所述1對第1半導(dǎo)體區(qū)之間形成，所述第1種晶體管的所述控制電極具有在所述第1柵氧化膜上形成的第1多晶硅層；和在所述第1多晶硅層上形成的第1硅化鎢層，所述第2種晶體管具備在所述第2種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第2半導(dǎo)體區(qū)；和在所述1對第2半導(dǎo)體區(qū)之間的所述第2種晶體管的所述半導(dǎo)體層的上部形成的第2柵氧化膜，所述第2種晶體管的所述溝道摻雜層在所述1對第2半導(dǎo)體區(qū)之間形成，所述第2種晶體管的所述控制電極具有在所述第2柵氧化膜上形成的第2多晶硅層；和在所述第2多晶硅層上形成的第2硅化鎢層，所述第3種晶體管具備在所述第3種晶體管的所述半導(dǎo)體層內(nèi)有選擇地獨(dú)立地形成的1對第2導(dǎo)電型的第3半導(dǎo)體區(qū)；和在所述1對第3半導(dǎo)體區(qū)之間的所述第3種晶體管的所述半導(dǎo)體層的上部形成的第3柵氧化膜，所述第3種晶體管的所述溝道摻雜層在所述1對第3半導(dǎo)體區(qū)之間形成，所述第3種晶體管的所述控制電極具有在所述第3柵氧化膜上形成的第3多晶硅層；和在所述第3多晶硅層上形成的第3硅化鎢層，所述第3硅化鎢層與所述第3多晶硅層的厚度的比率比其他的硅化鎢層與多晶硅層的厚度的比率高，所述第1～第3柵氧化膜具有相同的厚度，所述第1和第3種晶體管的所述溝道摻雜層具有相同的雜質(zhì)濃度。6.一種在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件，其特征在于所述至少1個(gè)晶體管具備利用在所述半導(dǎo)體襯底的主面上有選擇地形成的場氧化膜界定的有源區(qū)；在所述有源區(qū)上形成的氧化膜；和具有在所述氧化膜上形成的、導(dǎo)入了與源·漏層相同的導(dǎo)電型的雜質(zhì)的多晶硅層的控制電極，所述控制電極具備在所述有源區(qū)的端部的所述多晶硅層的上部有選擇地形成的硅化鎢層，所述雜質(zhì)具有在所述硅化鎢層一側(cè)濃度較高、在其相對一側(cè)濃度較低的濃度分布。7.權(quán)利要求6所述的半導(dǎo)體器件，其特征在于還具備在所述硅化鎢層和所述有源區(qū)的上部形成的、在所述硅化鎢層以外的金屬硅化物層。8.一種在半導(dǎo)體襯底上至少具備1個(gè)晶體管的半導(dǎo)體器件的制造方法，其特征在于具備(a)在所述半導(dǎo)體襯底的表面內(nèi)的形成了所述至少1個(gè)晶體管的位置上形成第1導(dǎo)電型的半導(dǎo)體層的工序；(b)在所述至少1個(gè)晶體管的所述半導(dǎo)體層內(nèi)利用離子注入有選擇地形成第1導(dǎo)電型溝道摻雜層的工序；和(c)在所述至少1個(gè)晶體管的所述半導(dǎo)體層的上部的與所述溝道摻雜層相對的位置上形成控制電極的工序，所述工序(c)具備將所述至少1個(gè)晶體管的所述控制電極作成在導(dǎo)入第2導(dǎo)電型的雜質(zhì)的多晶硅層的上部形成硅化鎢層的多晶硅硅化物的結(jié)構(gòu)的工序。9.權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于所述至少1個(gè)晶體管具有第1～第3種晶體管，所述工序(c)具備在所述第1～第3種晶體管的所述半導(dǎo)體層的上部形成氧化膜的工序；在所述氧化膜上形成第1厚度的第1多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到所述第1多晶硅層從而形成第2多晶硅層的工序；在形成所述第1種晶體管的位置的所述第2多晶硅層上進(jìn)行掩模操作，除去剩下的所述第2多晶硅層使其達(dá)到第2厚度從而形成第3多晶硅層的工序；在形成所述第1和第2種晶體管的位置的所述第2和第3多晶硅層上進(jìn)行掩模操作，除去剩下的所述第3多晶硅層使其達(dá)到第3厚度從而形成第4多晶硅層的工序；在所述第2～第4多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；通過利用圖形刻蝕有選擇地除去所述硅化鎢層、所述第2～第4多晶硅層和所述氧化膜，在所述第1種晶體管的所述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第1種晶體管的所述控制電極，在所述第2種晶體管的所述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第2種晶體管的所述控制電極，在所述第3種晶體管的所述半導(dǎo)體層上形成第3柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第3種晶體管的所述控制電極的工序。10.權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于所述至少1個(gè)晶體管具有第1～第3種晶體管，所述工序(c)具備在所述第1～第3種晶體管的所述半導(dǎo)體層的上部形成具有第1厚度的第1氧化膜的工序；在所述第3種晶體管的所述半導(dǎo)體層上的所述第1氧化膜上有選擇地形成均勻地具有第2導(dǎo)電型的雜質(zhì)的第1多晶硅層的工序；在所述第1多晶硅層上有選擇地形成絕緣膜的同時(shí)，除去形成所述第1和第2種晶體管的位置的所述第1氧化膜的工序；在所述第1和第2種晶體管的所述半導(dǎo)體層的上部形成具有比所述第1厚度薄的第2厚度的第2氧化膜的工序；在所述第2氧化膜上和所述絕緣膜上形成第3厚度的第2多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到所述第2多晶硅層從而形成第3多晶硅層的工序；在形成所述第2和第3種晶體管的位置的所述第3多晶硅層上進(jìn)行掩模操作，除去剩下的所述第3多晶硅層使其達(dá)到第4厚度從而形成第4多晶硅層的工序；在所述第3和第4多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；利用圖形刻蝕有選擇地除去所述硅化鎢層、所述第3和第4多晶硅層、所述第1和第2氧化膜以及所述絕緣膜，在所述第1種晶體管的所述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第1種晶體管的所述控制電極，在所述第2種晶體管的所述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第2種晶體管的所述控制電極，在所述第3種晶體管的所述半導(dǎo)體層上形成第3柵氧化膜、浮柵電極、層間絕緣膜和多晶硅硅化物結(jié)構(gòu)的所述第3種晶體管的所述控制電極的工序。11.權(quán)利要求8所述的半導(dǎo)體器件的制造方法，其特征在于所述至少1個(gè)晶體管具有第1～第3種晶體管，所述工序(b)具備形成所述第1和第3種晶體管的所述溝道摻雜層使其成為相同的雜質(zhì)濃度的工序，所述工序(c)具備在所述第1～第3種晶體管的所述半導(dǎo)體層的上部形成氧化膜的工序；在所述氧化膜上形成第1厚度的第1多晶硅層的工序；將第2導(dǎo)電型的雜質(zhì)導(dǎo)入到所述第1多晶硅層從而形成第2多晶硅層的工序；在形成所述第1和第2種晶體管的位置的所述第2多晶硅層上進(jìn)行掩模操作，除去剩下的所述第2多晶硅層使其達(dá)到第2厚度從而形成第3多晶硅層的工序；在所述第2和第3多晶硅層上形成規(guī)定厚度的硅化鎢層的工序；通過利用圖形刻蝕有選擇地除去所述硅化鎢層、所述第2～第3多晶硅層和所述氧化膜，在所述第1種晶體管的所述半導(dǎo)體層上形成第1柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第1種晶體管的所述控制電極，在所述第2種晶體管的所述半導(dǎo)體層上形成第2柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第2種晶體管的所述控制電極，在所述第3種晶體管的所述半導(dǎo)體層上形成第3柵氧化膜和多晶硅硅化物結(jié)構(gòu)的所述第3種晶體管的所述控制電極的工序。12.一種在半導(dǎo)體襯底上至少具有第1和第2種晶體管的半導(dǎo)體器件的制造方法，其特征在于具備(a)在所述半導(dǎo)體襯底的主面上有選擇地形成場氧化膜，界定形成所述第1和第2種晶體管的第1和第2有源區(qū)的工序；(b)從所述第1和第2有源區(qū)上到所述場氧化膜上形成氧化膜的工序；和(c)在所述第1和第2有源區(qū)的所述氧化膜上形成具有導(dǎo)入了與源·漏層相同的導(dǎo)電型的雜質(zhì)的多晶硅層的控制電極的工序，所述工序(c)具備(c-1)將所述第1有源區(qū)的所述控制電極作成在所述多晶硅層的上部形成了硅化鎢層的多晶硅硅化物結(jié)構(gòu)的工序。13.權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于還具備在所述工序(c)后至少在所述第2有源區(qū)的所述多晶硅層的上部形成硅化鎢層以外的金屬硅化物層的工序。14.權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于所述工序(c-1)具備利用濺射法形成所述硅化鎢層的工序。全文摘要提供在解決閾值和擴(kuò)散層漏泄的折衷關(guān)系的同時(shí)沒有必要分成幾次形成柵氧化膜的半導(dǎo)體器件及其制造方法。柵電極4A～4C分別具備在柵氧化膜3的上部按順序?qū)盈B的多晶硅層M1、WSi層L1、多晶硅層M1、WSi層L2、多晶硅層M1、WSi層L3,在柵電極4A～4C的下層的阱層101內(nèi)分別形成溝道摻雜層103A～103C。文檔編號H01L21/8247GK1198595SQ9810387公開日1998年11月11日申請日期1998年2月19日優(yōu)先權(quán)日1997年5月2日發(fā)明者上野修一,奧村喜紀(jì),前田茂伸,前川繁登申請人:三菱電機(jī)株式會社