專利名稱：存儲(chǔ)器單元的布局圖的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器單元的布局圖。
先有例1圖8是用來實(shí)現(xiàn)

圖1和圖2所示的存儲(chǔ)器單元電路的先有存儲(chǔ)器單元的布局圖。在圖8中，n1是第1NMOS晶體管，n2是第2NMOS晶體管，n3是第3NMOS晶體管，n4是第4NMOS晶體管，n5是第5NMOS晶體管，n6是第6NMOS晶體管，n7是第7NMOS晶體管，n8是第8NMOS晶體管，n9是第9NMOS晶體管，n10是第10NMOS晶體管，n11是第11NMOS晶體管，n12是第12NMOS晶體管，n13是第13NMOS晶體管，n14是第14NMOS晶體管，n15是第15NMOS晶體管，n16是第16NMOS晶體管，p1是第1PMOS晶體管，p2是第2PMOS晶體管，p3是第3PMOS晶體管，p4是第4PMOS晶體管，p5是第5PMOS晶體管，p6是第6PMOS晶體管，p7是第7PMOS晶體管，p8是第8PMOS晶體管，p9是第9PMOS晶體管，p10是第10PMOS晶體管，p11是第11PMOS晶體管，p12是第12PMOS晶體管，p13是第13PMOS晶體管，p14是第14PMOS晶體管，p15是第15PMOS晶體管，p16是第16PMOS晶體管。此外，Gn1～Gn16分別是第1～第16NMOS晶體管n1～n16的柵極，Sn1～Sn16分別是第1～第16NMOS晶體管n1～n16的源極區(qū)，Dn1～Dn16分別是第1～第16NMOS晶體管n1～n16的漏極區(qū)。此外，Gp1～Gp16分別是第1～第16PMOS晶體管p1～p16的柵極，Sp2、Sp3、Sp6、Sp8、Sp9、Sp10、Sp11、Sp14、Sp15、Sp16分別是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶體管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的源極區(qū)，Dp2、Dp3、Dp6、Dp8、Dp9、Dp10、Dp11、Dp14、Dp15、Dp16分別是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶體管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的漏極區(qū)。此外，W0BL是由第1層布線形成I寫入位線，W0BLC是由第1層布線形成II寫入位線，W0WL0是由第2層布線形成I寫入字線，W0WL1是由第2層布線形成II寫入字線，R1WL0是由第2層布線形成I讀出字線，R1WL1是由第2層布線形成II讀出字線，R1BL是由第1層布線形成的讀出位線，VDD是由第1層布線形成的電源線，GND是由第1層布線形成的接地線。第1層布線敷設(shè)在NMOS晶體管和PMOS晶體管的上方，第2層布線敷設(shè)在第1層布線的上方。再有，在圖6中，以實(shí)線表示第1層布線，以加了剖面線的粗線表示第2層布線。而且，以中間呈白色的四邊形表示連接第1布線和柵極、源極區(qū)或漏極區(qū)的接觸孔，以中間添加了×標(biāo)記的四邊形表示連接第1布線層和第2布線層的過孔。
這樣，在圖8所示的用來實(shí)現(xiàn)圖1和圖2所示的存儲(chǔ)器單元電路的先有存儲(chǔ)器單元的布局圖中，當(dāng)以晶體管陣列的方向作為行方向、與晶體管陣列相鄰的方向作為列方向時(shí)，將NMOS晶體管和PMOS晶體管作為一組構(gòu)成的基本單元在行方向配置2個(gè)、在列方向配置8個(gè)。此外，字線配置在行方向，位線配置在列方向。
先有例2圖9是用來實(shí)現(xiàn)圖1和圖2所示的存儲(chǔ)器單元電路的先有存儲(chǔ)器單元的布局圖。在圖9中，n1是第1NMOS晶體管，n2是第2NMOS晶體管，n3是第3NMOS晶體管，n4是第4NMOS晶體管，n5是第5NMOS晶體管，n6是第6NMOS晶體管，n7是第7NMOS晶體管，n8是第8NMOS晶體管，n9是第9NMOS晶體管，n10是第10NMOS晶體管，n11是第11NMOS晶體管，n12是第12NMOS晶體管，n13是第13NMOS晶體管，n14是第14NMOS晶體管，n15是第15NMOS晶體管，n16是第16NMOS晶體管，p1是第1PMOS晶體管，p2是第2PMOS晶體管，p3是第3PMOS晶體管，p4是第4PMOS晶體管，p5是第5PMOS晶體管，p6是第6PMOS晶體管，p7是第7PMOS晶體管，p8是第8PMOS晶體管，p9是第9PMOS晶體管，p10是第10PMOS晶體管，p11是第11PMOS晶體管，p12是第12PMOS晶體管，p13是第13PMOS晶體管，p14是第14PMOS晶體管，p15是第15PMOS晶體管，p16是第16PMOS晶體管。此外，Gn1～Gn16分別是第1～第16NMOS晶體管n1～n16的柵極，Sn1～Sn12分別是第1～第12NMOS晶體管n1～n12的源極區(qū)，Dn1～Dn12分別是第1～第12NMOS晶體管n1～n12的漏極區(qū)。此外，Gp1～Gp16分別是第1～第16PMOS晶體管p1～p16的柵極，Sp2、Sp3、Sp6、Sp7、Sp8、Sp9、Sp10、Sp11分別是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶體管p2、p3、p6、p7、p8、p9、p10、p11的源極區(qū)，Dp2、Dp3、Dp6、Dp7、Dp8、Dp9、Dp10、Dp11分別是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶體管p2、p3、p6、p7、p8、p9、p10、p11的漏極區(qū)。此外，W0BL是由第1層布線形成I寫入位線，W0BLC是由第1層布線形成II寫入位線，W0WL0是由第2層布線形成I寫入字線，W0WL1是由第2層布線形成II寫入字線，R1WL0是由第2層布線形成I讀出字線，R1WL1是由第2層布線形成II讀出字線，R1BL是由第1層布線形成的讀出位線，VDD是由第1層布線形成的電源線，GND是由第1層布線形成的接地線。第1層布線敷設(shè)在NMOS晶體管和PMOS晶體管的上方，第2層布線敷設(shè)在第1層布線的上方。再有，在圖7中，以實(shí)線表示第1層布線，以加了剖面線的粗線表示第2層布線。而且，以中間呈白色的四邊形表示連接第1布線和柵極、源極區(qū)或漏極區(qū)的接觸孔，以中間添加了×標(biāo)記的四邊形表示連接第1布線層和第2布線層的過孔。
這樣，在圖9所示的用來實(shí)現(xiàn)圖5和圖6所示的存儲(chǔ)器單元電路的先有存儲(chǔ)器單元的布局圖中，當(dāng)以晶體管陣列的方向作為行方向、與晶體管陣列相鄰的方向作為列方向時(shí)，將NMOS晶體管和PMOS晶體管作為一組構(gòu)成的基本單元在行方向配置2個(gè)、在列方向配置8個(gè)。此外，字線配置在行方向，位線配置在列方向。
因?yàn)橄扔械拇鎯?chǔ)器單元的布局圖是象上述那樣構(gòu)成的，所以，存儲(chǔ)器單元縱向(行方向)長(zhǎng)度和橫向(列方向)長(zhǎng)度的比(縱橫比)大。而且，將先有的存儲(chǔ)器單元配置成陣列形狀而構(gòu)成的存儲(chǔ)器單元陣列的縱向(行方向)長(zhǎng)度取決于位數(shù)，橫向(列方向)長(zhǎng)度取決于字?jǐn)?shù)。因此，在將先有的存儲(chǔ)器單元配置成陣列形狀而構(gòu)成存儲(chǔ)器單元陣列的情況下，當(dāng)位數(shù)增大時(shí)，存儲(chǔ)器單元陣列的縱橫比迅速增大。從而，當(dāng)將含有位數(shù)增大時(shí)存儲(chǔ)器單元陣列的縱橫比隨之增大的存儲(chǔ)器單元陣列的RAM配置在芯片上時(shí)，因RAM的位數(shù)和字?jǐn)?shù)的結(jié)構(gòu)而使RAM的縱向變長(zhǎng)，存在出現(xiàn)芯片布線困難的情況的問題。
本發(fā)明是為了解決上述問題而提出的，其目的在于得到縱橫比小的存儲(chǔ)器單元的布局圖。
此外，本發(fā)明的目的在于得到面積小的存儲(chǔ)器單元的布局圖。
與本發(fā)明第1方面有關(guān)的存儲(chǔ)器單元的布局圖在第1行配置排列著II導(dǎo)電型晶體管的第1行的晶體管陣列，在第2行配置排列著I導(dǎo)電型晶體管的第2行的晶體管陣列，第1行和第2行晶體管陣列也按每一列對(duì)齊配置，在第1行晶體管陣列中，在第1列上配置第3II導(dǎo)電型晶體管，在第2列上配置第7II導(dǎo)電型晶體管，在第3列上配置第8II導(dǎo)電型晶體管，在第4列上配置第4II導(dǎo)電型晶體管，在第5列上配置第2II導(dǎo)電型晶體管，在第6列上配置第6II導(dǎo)電型晶體管，在第7列上配置第16II導(dǎo)電型晶體管，在第8列上配置第15II導(dǎo)電型晶體管，在第9列上配置第14II導(dǎo)電型晶體管，在第10列上配置第13II導(dǎo)電型晶體管，在第11列上配置第9II導(dǎo)電型晶體管，在第12列上配置第10II導(dǎo)電型晶體管，在第13列上配置第12II導(dǎo)電型晶體管，在第14列上配置第11II導(dǎo)電型晶體管，在第15列上配置第5II導(dǎo)電型晶體管，在第16列上配置第1II導(dǎo)電型晶體管，進(jìn)而，第3II導(dǎo)電型晶體管的漏極區(qū)和第7II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第7II導(dǎo)電型晶體管的源極區(qū)和第8II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第8II導(dǎo)電型晶體管的漏極區(qū)和第4II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第4II導(dǎo)電型晶體管的源極區(qū)和第7II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第2II導(dǎo)電型晶體管的漏極區(qū)和第6II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第6II導(dǎo)電型晶體管的源極區(qū)和第16II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第16II導(dǎo)電型晶體管的漏極區(qū)和第15II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第15II導(dǎo)電型晶體管的漏極區(qū)和第14II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第14II導(dǎo)電型晶體管的漏極區(qū)和第13II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第13II導(dǎo)電型晶體管的源極區(qū)和第9II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第9II導(dǎo)電型晶體管的漏極區(qū)和第10II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第10II導(dǎo)電型晶體管的漏極區(qū)和第12II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第12II導(dǎo)電型晶體管的源極區(qū)和第11II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第11II導(dǎo)電型晶體管的源極區(qū)和第5II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第5II導(dǎo)電型晶體管的漏極區(qū)和第1II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，在第2行晶體管陣列中，在第2列上配置第3I導(dǎo)電型晶體管，在第3列上配置第4I導(dǎo)電型晶體管，在第6列上配置第2I導(dǎo)電型晶體管，在第8列上配置第8I導(dǎo)電型晶體管，在第9列上配置第7I導(dǎo)電型晶體管，在第10列上配置第6I導(dǎo)電型晶體管，在第11列上配置第9I導(dǎo)電型晶體管，在第14列上配置第5I導(dǎo)電型晶體管，在第15列上配置第1I導(dǎo)電型晶體管，進(jìn)而，第3I導(dǎo)電型晶體管的源極區(qū)和第4I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第8I導(dǎo)電型晶體管的漏極區(qū)和第7I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第7I導(dǎo)電型晶體管的漏極區(qū)和第6I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第6I導(dǎo)電型晶體管的漏極區(qū)和第9I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第5I導(dǎo)電型晶體管的源極區(qū)和第1I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第1和第2寫入位線由第1層布線實(shí)現(xiàn)，第1和第2寫入字線由敷設(shè)在第1層布線上方II層布線實(shí)現(xiàn)，讀出字線由第2層布線實(shí)現(xiàn)，讀出位線由第1層布線實(shí)現(xiàn)，第1和第2電位線由第1層布線實(shí)現(xiàn)。
與本發(fā)明第2方面有關(guān)的存儲(chǔ)器單元的布局圖在第1行配置排列著第2導(dǎo)電型晶體管I行的晶體管陣列，在第2行配置排列著第1導(dǎo)電型晶體管II行的晶體管陣列，第1行和第2行晶體管陣列也按每一列對(duì)齊配置，在第1行晶體管陣列中，在第1列上配置第3II導(dǎo)電型晶體管，在第2列上配置第7II導(dǎo)電型晶體管，在第3列上配置第8II導(dǎo)電型晶體管，在第4列上配置第4II導(dǎo)電型晶體管，在第5列上配置第2II導(dǎo)電型晶體管，在第6列上配置第6II導(dǎo)電型晶體管，在第7列上配置第10II導(dǎo)電型晶體管，在第8列上配置第9II導(dǎo)電型晶體管，在第9列上配置第11II導(dǎo)電型晶體管，在第10列上配置第12II導(dǎo)電型晶體管，在第11列上配置第5II導(dǎo)電型晶體管，在第12列上配置第1II導(dǎo)電型晶體管，進(jìn)而，第3II導(dǎo)電型晶體管的漏極區(qū)和第7II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第7II導(dǎo)電型晶體管的源極區(qū)和第8II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第8II導(dǎo)電型晶體管的漏極區(qū)和第4II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第4II導(dǎo)電型晶體管的源極區(qū)和第2II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第2II導(dǎo)電型晶體管的漏極區(qū)和第6II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第6II導(dǎo)電型晶體管的源極區(qū)和第10II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第10II導(dǎo)電型晶體管的漏極區(qū)和第9II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第9II導(dǎo)電型晶體管的漏極區(qū)和第11II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第11II導(dǎo)電型晶體管的源極區(qū)和第12II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第12II導(dǎo)電型晶體管的源極區(qū)和第5II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第5II導(dǎo)電型晶體管的漏極區(qū)和第1II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，在第2行晶體管陣列中，在第2列上配置第3I導(dǎo)電型晶體管，在第3列上配置第4I導(dǎo)電型晶體管，在第6列上配置第2I導(dǎo)電型晶體管，在第7列上配置第5I導(dǎo)電型晶體管，在第8列上配置第6I導(dǎo)電型晶體管，在第9列上配置第7I導(dǎo)電型晶體管，在第10列上配置第8I導(dǎo)電型晶體管，在第11列上配置第1I導(dǎo)電型晶體管，進(jìn)而，第3I導(dǎo)電型晶體管的源極區(qū)和第4I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第2I導(dǎo)電型晶體管的源極區(qū)和第5I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第5I導(dǎo)電型晶體管的漏極區(qū)和第6I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第6I導(dǎo)電型晶體管的源極區(qū)和第7I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第7I導(dǎo)電型晶體管的漏極區(qū)和第8I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，第8I導(dǎo)電型晶體管的源極區(qū)和第1I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，第1和第2寫入位線由第1層布線實(shí)現(xiàn)，第1和第2寫入字線由敷設(shè)在第1層布線上方II層布線實(shí)現(xiàn)，讀出字線由第2層布線實(shí)現(xiàn)，讀出位線由第1層布線實(shí)現(xiàn)，第1和第2電位線由第1層布線實(shí)現(xiàn)。
圖1是說明本發(fā)明的實(shí)施形態(tài)1所用的存儲(chǔ)器單元電路圖。
圖2是繼圖1之后說明本發(fā)明的實(shí)施形態(tài)1所用的存儲(chǔ)器單元電路圖。
圖3是復(fù)合邏輯電路的結(jié)構(gòu)圖。
圖4是本發(fā)明實(shí)施形態(tài)1的存儲(chǔ)器單元布局圖。
圖5是說明本發(fā)明的實(shí)施形態(tài)2所用的存儲(chǔ)器單元電路圖。
圖6是繼圖5之后說明本發(fā)明的實(shí)施形態(tài)1所用的存儲(chǔ)器單元電路圖。
圖7是本發(fā)明實(shí)施形態(tài)2的存儲(chǔ)器單元布局圖。
圖8是先有例1的存儲(chǔ)器單元布局圖。
圖9是先有例2的存儲(chǔ)器單元布局圖。
下面說明本發(fā)明的實(shí)施形態(tài)1。
實(shí)施形態(tài)1圖1和圖2是說明本發(fā)明的實(shí)施形態(tài)1所用的存儲(chǔ)器單元電路圖。此外，圖3是圖2所示的存儲(chǔ)器單元電路中的復(fù)合邏輯電路的結(jié)構(gòu)圖。在圖1～圖3中，1是存儲(chǔ)電路；2是第2存儲(chǔ)電路；4是讀出電路；5是電源線(第1電位線)；6是接地線(第2電位線)；7是第1反相器；8是第2反相器；9是第3反相器；10是第4反相器；7a是第1反相器7的輸出端；8a是第2反相器8的輸出端；9a是第3反相器9的輸出端；10a是第4反相器10的輸出端。此外，11是復(fù)合邏輯電路；11a是復(fù)合邏輯電路11的第1輸入端；11b是復(fù)合邏輯電路11的第2輸入端；11c是復(fù)合邏輯電路11的第3輸入端；11d是復(fù)合邏輯電路11的第4輸入端；11e是復(fù)合邏輯電路11的輸出端。此外，W0BL是第1寫入位線；W0BLC是第2寫入位線；W0WL0是第1寫入字線；W0WL1是第2寫入位線；R1WL0是第1讀出字線；R1WL1是第2讀出字線；R1BL是讀出位線。此外，n1是第1NMOS晶體管(第3II導(dǎo)電型晶體管)，n2是第2NMOS晶體管(第7II導(dǎo)電型晶體管)，n3是第3NMOS晶體管(第8II導(dǎo)電型晶體管)，n4是第4NMOS晶體管(第4II導(dǎo)電型晶體管)，n5是第5NMOS晶體管(第2II導(dǎo)電型晶體管)，n6是第6NMOS晶體管(第6II導(dǎo)電型晶體管)，n7是第7NMOS晶體管(第16II導(dǎo)電型晶體管)，n8是第8NMOS晶體管(第15II導(dǎo)電型晶體管)，n9是第9NMOS晶體管(第14II導(dǎo)電型晶體管)，n10是第10NMOS晶體管(第13II導(dǎo)電型晶體管)，n11是第11NMOS晶體管(第9II導(dǎo)電型晶體管)，n12是第12NMOS晶體管(第10II導(dǎo)電型晶體管)，n13是第13NMOS晶體管(第12II導(dǎo)電型晶體管)，n14是第14NMOS晶體管(第11II導(dǎo)電型晶體管)，n15是第15NMOS晶體管(第5II導(dǎo)電型晶體管)，n16是第16NMOS晶體管(第1II導(dǎo)電型晶體管)，p2是第2PMOS晶體管(第3I導(dǎo)電型晶體管)，p3是第3PMOS晶體管(第4I導(dǎo)電型晶體管)，p6是第6PMOS晶體管(第2I導(dǎo)電型晶體管)，p8是第8PMOS晶體管(第8I導(dǎo)電型晶體管)，p9是第9PMOS晶體管(第7I導(dǎo)電型晶體管)，p10是第10PMOS晶體管(第6I導(dǎo)電型晶體管)，p11是第11PMOS晶體管(第9I導(dǎo)電型晶體管)，p14是第14PMOS晶體管(第5I導(dǎo)電型晶體管)，p15是第15PMOS晶體管(第1I導(dǎo)電型晶體管)。
第1存儲(chǔ)電路1由第1和第2反相器7和8反向并聯(lián)連接構(gòu)成，從第1反相器7的輸出端7a輸出存儲(chǔ)內(nèi)容。第1反相器7具有第15PMOS晶體管p15和第15NMOS晶體管n15。第2反相器8具有第6PMOS晶體管p6和第6NMOS晶體管n6。第15PMOS晶體管p15的柵極與第2反相器8的輸出端8a連接，源極與電源線5連接，漏極與第1反相器7的輸出端7a連接。第15NMOS晶體管n15的柵極與第2反相器8的輸出端8a連接，源極與接地線6連接，漏極與第1反相器7的輸出端7a連接。第6PMOS晶體管p6的柵極與第1反相器7的輸出端7a連接，源極與電源線5連接，漏極與第2反相器8的輸出端8a連接。第6NMOS晶體管n6的柵極與第1反相器7的輸出端7a連接，源極與接地線6連接，漏極與第2反相器8的輸出端8a連接。
此外，第2存儲(chǔ)電路2由第3和第4反相器9和10反向并聯(lián)連接構(gòu)成，從第3反相器9的輸出端9a輸出存儲(chǔ)內(nèi)容。第3反相器9具有第2PMOS晶體管p2和第2NMOS晶體管n2。第4反相器10具有第3PMOS晶體管p3和第3NMOS晶體管n3。第2PMOS晶體管p2的柵極與第4反相器10的輸出端10a連接，源極與電源線5連接，漏極與第3反相器9的輸出端9a連接。第2NMOS晶體管n2的柵極與第4反相器10的輸出端10a連接，源極與接地線6連接，漏極與第3反相器9的輸出端9a連接。第3PMOS晶體管p3的柵極與第3反相器9的輸出端9a連接，源極與電源線5連接，漏極與第4反相器10的輸出端10a連接。第3NMOS晶體管n3的柵極與第3反相器9的輸出端9a連接，源極與接地線6連接，漏極與第4反相器10的輸出端10a連接。
此外，第16的NMOS晶體管n16的漏極與第1反相器7的輸出端7a連接，源極與第2寫入位線W0BLC連接，柵極與第1寫入字線W0WL0連接。
此外，第5NMOS晶體管n5的漏極與第2反相器8的輸出端8a連接，源極與第1寫入位線W0BL連接，柵極與第1寫入字線W0WL0連接。
此外，第1NMOS晶體管n1的漏極與第3反相器9的輸出端9a連接，源極與第2寫入位線W0BLC連接，柵極與第2寫入字線W0WL1連接。
此外，第4NMOS晶體管n4的漏極與第4反相器10的輸出端10a連接，源極與第1寫入位線W0BL連接，柵極與第2寫入字線W0WL1連接。
此外，讀出電路4具有復(fù)合邏輯電路11、第14PMOS晶體管p14和第11NMOS晶體管n11、第12NMOS晶體管n12、第14NMOS晶體管n14和第13NMOS晶體管n13。復(fù)合邏輯電路11的第1輸出端11a與第2存儲(chǔ)電路2連接，第2輸入端11b與第2讀出字線R1WL1連接，第3輸入端11c與第1存儲(chǔ)電路1連接，第4輸入端11d與第1讀出字線R1WL0連接。第14PMOS晶體管p14的源極與電源線5連接，柵極與復(fù)合邏輯電路11的輸出端11e連接，漏極與讀出字線R1BL連接。第11NMOS晶體管n11的源極與接地線連接，柵極與復(fù)合邏輯電路11的輸出端11e連接，漏極與第12NMOS晶體管n12連接。第12NMOS晶體管n12的源極與第11NMOS晶體管n11的漏極連接，柵極與第1讀出字線R1WL0連接，漏極與讀出字線R1BL連接。第14NMOS晶體管n14的源極與接地線6連接，柵極與復(fù)合邏輯電路11的輸出端11e連接，漏極與第13NMOS晶體管n13連接。第13NMOS晶體管n13的源極與第14NMOS晶體管n14的漏極連接，柵極與第2讀出字線R1WL1連接，漏極與讀出字線R1BL連接。
此外，復(fù)合邏輯電路11具有第10PMOS晶體管p10、第9PMOS晶體管p9、第8PMOS晶體管p8、第11PMOS晶體管p11、第10NMOS晶體管n10、第9NMOS晶體管n9、第8NMOS晶體管n8和第7NMOS晶體管n7。第10PMOS晶體管p10的漏極與復(fù)合邏輯電路11的輸出端11e連接，柵極與復(fù)合邏輯電路11的第4輸入端11d連接，源極與第9PMOS晶體管p9的源極連接。第9PMOS晶體管p9的漏極與復(fù)合邏輯電路11的輸出端11e連接，柵極與復(fù)合邏輯電路11的第3輸入端11c連接，源極與第10PMOS晶體管p10的源極連接。第8PMOS晶體管p8的漏極與第10的PMOS晶體管p10的源極連接，柵極與復(fù)合邏輯電路11的第1輸入端11a連接，源極與電源線5連接。第11PMOS晶體管p11的漏極與第9PMOS晶體管p9的源極連接，柵極與復(fù)合邏輯電路11的第2輸入端11b連接，源極與電源線5連接。第10NMOS晶體管n10的源極與接地線6連接，柵極與復(fù)合邏輯電路11的第4輸入端11d連接，漏極與第9NMOS晶體管n9的漏極連接。第9NMOS晶體管n9的漏極與第10NMOS晶體管n10的漏極連接，柵極與復(fù)合邏輯電路11的第3輸入端11c連接，源極與復(fù)合邏輯電路11的輸出端11e連接。第8NMOS晶體管n8的源極與第7NMOS晶體管n7的漏極連接，柵極與復(fù)合邏輯電路11I輸入端11a連接，漏極與復(fù)合邏輯電路11的輸出端11e連接。第7NMOS晶體管n7的漏極與第8NMOS晶體管n8的源極連接，柵極與復(fù)合邏輯電路11II輸入端11b連接，源極與接地線6連接。
圖4是用于實(shí)現(xiàn)圖1和圖2所示的存儲(chǔ)器電路的、本發(fā)明的實(shí)施形態(tài)1的存儲(chǔ)器單元的布局圖。在圖4中，n1是第1NMOS晶體管，n2是第2NMOS晶體管，n3是第3NMOS晶體管，n4是第4NMOS晶體管，n5是第5NMOS晶體管，n6是第6NMOS晶體管，n7是第7NMOS晶體管，n8是第8NMOS晶體管，n9是第9NMOS晶體管，n10是第10NMOS晶體管，n11是第11NMOS晶體管，n12是第12NMOS晶體管，n13是第13NMOS晶體管，n14是第14NMOS晶體管，n15是第15NMOS晶體管，n16是第16NMOS晶體管，p1是第1PMOS晶體管，p2是第2PMOS晶體管，p3是第3PMOS晶體管，p4是第4PMOS晶體管，p5是第5PMOS晶體管，p6是第6PMOS晶體管，p7是第7PMOS晶體管，p8是第8PMOS晶體管，p9是第9PMOS晶體管，p10是第10PMOS晶體管，p11是第11PMOS晶體管，p12是第12PMOS晶體管，p13是第13PMOS晶體管，p14是第14PMOS晶體管，p15是第15PMOS晶體管，p16是第16PMOS晶體管。此外，Gn1～Gn16分別是第1～第16NMOS晶體管n1～n16的柵極，Sn1～Sn16分別是第1～第16NMOS晶體管n1～n16的源極區(qū)，Dn1～Dn16分別是第1～第16NMOS晶體管n1～n16的漏極區(qū)。此外，Gp1～Gp16分別是第1～第16PMOS晶體管p1～p16的柵極，Sp2、Sp3、Sp6、Sp8、Sp9、Sp10、Sp11、Sp14、Sp15、Sp16分別是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶體管p2、p3、p6、p8、p9、p10、p11、p14、p15、p16的源極區(qū)，Dp2、Dp3、Dp6、Dp8、Dp9、Dp10、Dp11、Dp14、Dp15、Dp16分別是第2、第3、第6、第8、第9、第10、第11、第14、第15、第16PMOS晶體管p2、p3、p6、p8、p9、p10、p11、P14、P15、P16的漏極區(qū)。此外，W0BL是由第1層布線形成I寫入位線，W0BLC是由第1層布線形成II寫入位線，W0WL0是由第2層布線形成I寫入字線，W0WL1是由第2層布線形成II寫入字線，R1WL0是由第2層布線形成I讀出字線，R1WL1是由第2層布線形成II讀出字線，R1BL是由第1層布線形成的讀出位線，VDD是由第1層布線形成的電源線，GND是由第1層布線形成的接地線。此外，30～46是第1和第2寫入位線W0BL和W0BLC、讀出位線R1BL、電源線VDD和接地線GND以外I層布線，50～53是第1和第2寫入字線W0WL0和W0WL1、第1和第2讀出字線R1WL0和R1WL1以外II層布線。第1層布線敷設(shè)在NMOS晶體管和PMOS晶體管的上方，第2層布線敷設(shè)在第1層布線的上方。再有，在圖4中，以實(shí)線表示第1層布線，以加了剖面線的粗線表示第2層布線。而且，以中間呈白色的四邊形表示連接第1布線和柵極、源極區(qū)或漏極區(qū)的接觸孔，以中間添加了×標(biāo)記的四邊形表示連接第1布線層和第2布線層的過孔。
如圖4所示，在本發(fā)明實(shí)施形態(tài)1的存儲(chǔ)器單元布局圖中，以晶體管陣列的方向作為行方向，以與晶體管陣列相鄰的方向作為列方向，從下面開始依次為第1行、第2行、…，從左側(cè)的晶體管開始，依次為第1列、…第16列，在這種情況下，在第1行配置排列著N型晶體管I行的晶體管陣列，在第2行配置排列著P型晶體管II行的晶體管陣列。
此外，在第1行晶體管陣列中，在第1列上配置第1NMOS晶體管n1，在第2列上配置第2NMOS晶體管n2，在第3列上配置第3NMOS晶體管n3，在第4列上配置第4NMOS晶體管n4，在第5列上配置第5NMOS晶體管n5，在第6列上配置第6NMOS晶體管n6，在第7列上配置第7DNMOS晶體管n7，在第8列上配置第8NMOS晶體管n8，在第9列上配置第9NMOS晶體管n9，在第10列上配置第10NMOS晶體管n10，在第11列上配置第11NMOS晶體管n11，在第12列上配置第12NMOS晶體管n12，在第13列上配置第13NMOS晶體管n13，在第14列上配置第14NMOS晶體管N14，在第15列上配置第15NMOS晶體管n15，在第16列上配置第16NMOS晶體管n16。
進(jìn)而，在第1行的晶體管陣列中，第1NMOS晶體管n1的漏極區(qū)Dn1和第2NMOS晶體管n2的漏極區(qū)Dn2配置在同一區(qū)域內(nèi)，第2NMOS晶體管。n2的源極區(qū)Sn2和第3NMOS晶體管n3的源極區(qū)Sn3配置在同一區(qū)域內(nèi)，第3NMOS晶體管n3的漏極區(qū)Dn3和第4NMOS晶體管n4的漏極區(qū)Dn4配置在同一區(qū)域內(nèi)，第4NMOS晶體管n4的源極區(qū)Sn4和第5NMOS晶體管n5的源極區(qū)Sn5配置在同一區(qū)域內(nèi)，第5NMOS晶體管n5的漏極區(qū)Dn5和第6NMOS晶體管n6的漏極區(qū)Dn6配置在同一區(qū)域內(nèi)，第6NMOS晶體管n6的源極區(qū)Sn6和第7NMOS晶體管n7的源極區(qū)Sn7配置在同一區(qū)域內(nèi)，第7NMOS晶體管n7的漏極區(qū)Dn7和第8NMOS晶體管的源極區(qū)Sn8配置在同一區(qū)域內(nèi)，第8NMOS晶體管n8的漏極區(qū)Dn8和第9NMOS晶體管n9的源極區(qū)Sn9配置在同一區(qū)域內(nèi)，第9NMOS晶體管n9的漏極區(qū)Dn9和第10NMOS晶體管n10的漏極區(qū)Dn10配置在同一區(qū)域內(nèi)，第10NMOS晶體管的源極區(qū)Sn10和第11NMOS晶體管n11的源極區(qū)Sn11配置在同一區(qū)域內(nèi)，第11NMOS晶體管n11的漏極區(qū)Dn11和第12晶體管n12的源極區(qū)Sn12配置在同一區(qū)域內(nèi)，第12NMOS晶體管的漏極區(qū)Dn12和第13NMOS晶體管n13的漏極區(qū)Dn13配置在同一區(qū)域內(nèi)，第13的NMOS晶體管n13的源極區(qū)Sn13和第14NMOS晶體管n14的漏極區(qū)Dn14配置在同一區(qū)域內(nèi)，第14NMOS晶體管n14的源極區(qū)Sn14和第15NMOS晶體管n15的源漏極區(qū)Sn15配置在同一區(qū)域內(nèi)，第15NMOS晶體管n15的漏極區(qū)Dn15和第16NMOS晶體管n16的漏極區(qū)Dn16配置在同一區(qū)域內(nèi)。
再有，第1NMOS晶體管n1的源極區(qū)Sn1和第16NMOS晶體管n16的源極區(qū)Sn16由第2寫入位線WOBLC連接，所以，形成多個(gè)圖1和圖2所示的存儲(chǔ)器單元電路時(shí)，通過增加晶體管陣列的列數(shù)，可以將具有1個(gè)存儲(chǔ)器單元電路的第1的NMOS晶體管n1的源極區(qū)Sn1和具有另一個(gè)存儲(chǔ)器單元的電路的第16NMOS晶體管n16的源極區(qū)Sn16配置在同一區(qū)域內(nèi)。
此外，在第2行的晶體管陣列中，在第1列上配置柵極分離開的第1PMOS晶體管p1，在第2列上配置第2PMOS晶體管p2，在第3列上配置第3PMOS晶體管p3，在第4列上配置第4PMOS晶體管p4，在第5列上配置第5PMOS晶體管p5，在第6列上配置第6PMOS晶體管p6，在第7列上配置第7PMOS晶體管p7，在第8列上配置第8PMOS晶體管p8，在第9列上配置第9PMOS晶體管p9，在第10列上配置第10PMOS晶體管p10，在第11列上配置第11PMOS晶體管p11，在第12列上配置第12PMOS晶體管p12，在第13列上配置第13PMOS晶體管p13，在第14列上配置第14PMOS晶體管p14，在第15列上配置第15PMOS晶體管p15，在第16列上配置柵極分離開的第16PMOS晶體管p16。
進(jìn)而，在第2行的晶體管陣列中，第2PMOS晶體管P2的源極區(qū)Sp2和第3PMOS晶體管P3的源極區(qū)Sp3配置在同一區(qū)域內(nèi)，第8PMOS晶體管P8的漏極區(qū)Dp8和第9PMOS晶體管p9的源極區(qū)Sp9配置在同一區(qū)域內(nèi)，第9PMOS晶體管p9的漏極區(qū)Dp9和第10PMOS晶體管p10的源極區(qū)Sp10配置在同一區(qū)域內(nèi)，第10PMOS晶體管p10的漏極區(qū)Dp10和第11晶體管p11的漏極區(qū)Dp11配置在同一區(qū)域內(nèi)，第14PMOS晶體管p14的源極區(qū)Sp14和第15PMOS晶體管p15的源極區(qū)Sp15配置在同一區(qū)域內(nèi)。
此外，第1寫入位線W0BL配置在第2行的晶體管上，經(jīng)第2層布線50和第1層布線41與第4NMOS晶體管n4的源極區(qū)Sn4(第5NMOS晶體管n5的源極區(qū)Sn5)連接。
此外，第2寫入位線W0BLC配置在第1行的晶體管上，分別與第1NMOS晶體管n1的源極區(qū)Sn1和第16NMOS晶體管n16的源極區(qū)Sn16連接。
此外，讀出位線R1BL配置在第1行的晶體管上，經(jīng)第2層布線53和第1層布線44與第12NMOS晶體管n12的漏極區(qū)Dn12(第13NMOS晶體管n13的漏極區(qū)Dn13)連接，經(jīng)第2層布線53和第1層布線45與第14PMOS晶體管p14的漏極區(qū)連接。
此外，電源線VDD配置在第2行的晶體管上，分別與第1PMOS晶體管p1的柵極Gp1、第4PMOS晶體管p4的柵極Gp4、第5PMOS晶體管p5的柵極Gp5、第7PMOS晶體管p7的柵極Gp7、第12PMOS晶體管p12的柵極Gp12、第13PMOS晶體管p13的柵極Gp13和第16PMOS晶體管p16的柵極Gp16連接。進(jìn)而，還分別與第2PMOS晶體管p2的源極區(qū)Sp2(第3PMOS晶體管p3的源極區(qū)Sp3)、第6PMOS晶體管p6的源極區(qū)Sp6、第8PMOS晶體管p8的源極區(qū)Sp8、第11PMOS晶體管p11的源極區(qū)Sp11、第14PMOS晶體管p14的源極區(qū)Sp14(第15PMOS晶體管p15的源極區(qū)Sp15)連接。
此外，接地線GND配置在第1行的晶體管上，分別與第2NMOS晶體管n2的源極區(qū)Sn2(第3NPMOS晶體管n3的源極區(qū)Sn3)、第6NMOS晶體管n6的源極區(qū)Sn6(第7NPMOS晶體管n7的源極區(qū)Sn7)、第10NMOS晶體管n10的源極區(qū)Sn10(第11NPMOS晶體管n11的源極區(qū)Sn11)、第14NMOS晶體管n14的源極區(qū)Sn14(第15NPMOS晶體管n15的源極區(qū)Sn15)連接。
此外，第1寫入字線W0WL0配置在第6列和第16列的晶體管上，配置在第6列晶體管上I寫入字線W0WL0經(jīng)第1層布線42與第5NMOS晶體管n5的柵極Gn5連接，配置在第16列晶體管上I寫入字線W0WL0經(jīng)第1層布線46與第16NMOS晶體管n16的柵極Gn16連接。
此外，第2寫入字線W0WL1配置在第3列的晶體管上，經(jīng)第1層布線30分別與第1NMOS晶體管n1的柵極Gn1、第4NMOS晶體管n4的柵極Gn4連接。
此外，第1讀出字線R1WL0配置在第10列的晶體管上，經(jīng)第1層布線37分別與第10NMOS晶體管n10的柵極Gn10、第12NMOS晶體管n12的柵極Gn12、第10PMOS晶體管p10的柵極Gp10連接。
此外，第2讀出字線R1WL1配置在第12列的晶體管上，經(jīng)第1層布線34分別與第7NMOS晶體管n7的柵極Gn7、第13NMOS晶體管n13的柵極Gn13連接，經(jīng)第1層布線43與第11PMOS晶體管p11的柵極Gp11連接。
再有，第1層布線30連接第1NMOS晶體管n1的柵極Gn1和第4NMOS晶體管n4的柵極Gn4。此外，第1層布線31連接第2NMOS晶體管n2的柵極Gn2、第2PMOS晶體管p2的柵極Gp2、第3NMOS晶體管n3的漏極區(qū)Dn3(第4NMOS晶體管n4的漏極區(qū)Dn4)和第3PMOS晶體管p3的漏極區(qū)Dp3。此外，第1層布線32連接第3NMOS晶體管n3的柵極Gn3、第1NMOS晶體管n1的漏極區(qū)Dn1(第2NMOS晶體管n2的漏極區(qū)Dn2)、第2PMOS晶體管p2的漏極區(qū)Dp2和第3PMOS晶體管p3的漏極區(qū)Gp3。此外，第1層布線33連接第6NMOS晶體管n6的柵極Gn6、第6PMOS晶體管p6的柵極Gp6、第9NMOS晶體管n9的柵極Gn9、第9PMOS晶體管p9的柵極Gp9、第15NMOS晶體管n15的漏極區(qū)Dn15(第16NMOS晶體管n16的漏極區(qū)Dn16)、和第15PMOS晶體管p15的漏極區(qū)Dp15。此外，第1層布線34連接第7NMOS晶體管n7的柵極Gn7和第13NMOS晶體管n13的柵極Gn13。此外，第1層布線35連接第8NMOS晶體管n8的柵極Gn8和第8PMOS晶體管p8的柵極Gp8。此外，第1層布線36連接第8NMOS晶體管n8的漏極區(qū)Dn8(第9NMOS晶體管n9的源極區(qū)Sn9)和第11NMOS晶體管n11的柵極Gn11。此外，第1層布線37連接第10NMOS晶體管n10的柵極Gn10、第10PMOS晶體管p10的柵極Gp10和第12NMOS晶體管n12的柵極Gn12。此外，第1層布線38連接第14NMOS晶體管n14的柵極Gn14、第14PMOS晶體管p14的柵極Gp14和第9PMOS晶體管p9的漏極區(qū)Dp9(第10PMOS晶體管p10的漏極區(qū)Dp10)。此外，第1層布線39連接第15NMOS晶體管n15的柵極Gn15、第15PMOS晶體管p15的柵極Gp15、第5NMOS晶體管n5的漏極區(qū)Dn5(第6NMOS晶體管n6的漏極區(qū)Dn6)和第6PMOS晶體管p6的漏極區(qū)Dp6。此外，第1層布線40連接第8PMOS晶體管p8的漏極區(qū)Dp8(第9的PMOS晶體管p9的源極區(qū)Sp9)和第10PMOS晶體管p10的漏極區(qū)Dp10(第11PMOS晶體管p11的漏極區(qū)Dp11)。此外，配置在第4列晶體管上II層布線50連接第1寫入位線W0BL和第1層布線41。配置在第8列晶體管上的第2層布線51連接第1層布線32和第1層布線35。此外，配置在第11列晶體管上II層布線52連接第1層布線36和第1層布線38。此外，配置在第15列晶體管上的第2層布線53連接讀出位線R1BL、第1層布線44和第1層布線46。
下面，說明動(dòng)作。
首先，說明圖1和圖2所示的存儲(chǔ)器單元電路數(shù)據(jù)寫入時(shí)的動(dòng)作。在存儲(chǔ)器單元電路數(shù)據(jù)寫入時(shí)，寫入驅(qū)動(dòng)器(未圖示)根據(jù)寫入的數(shù)據(jù)驅(qū)動(dòng)第1和第2寫入位線W0BL和W0BLC，使其變成‘L’電平或‘H’電平，并使第1和第2寫入位線W0BL和W0BLC具有互補(bǔ)的關(guān)系。
而且，在第1存儲(chǔ)電路1寫入數(shù)據(jù)時(shí)，使第1寫入字線W0WL0成為‘H’電平。這時(shí)，第5和第16NMOS晶體管n5和n16成為導(dǎo)通狀態(tài)。再有，在數(shù)據(jù)寫入時(shí)，因不能使多個(gè)寫入字線同時(shí)成為‘H’電平，故這時(shí)第2寫入字線變成‘L’電平，第1和第4NMOS晶體管n1和n4成為非導(dǎo)通狀態(tài)。
因此，第1存儲(chǔ)電路1和第1及第2寫入字線W0BL及W0BLC被電連接起來，向第1存儲(chǔ)電路1寫入數(shù)據(jù)。通過上述步驟便完成了向第1存儲(chǔ)電路1的數(shù)據(jù)寫入。
通過上述動(dòng)作，完成向第一存儲(chǔ)電路1的數(shù)據(jù)寫入。
若在寫入完成之后驅(qū)動(dòng)第1寫入字線W0WL0使其成為‘L’電平，則第5和第16NMOS晶體管n5和n16成為非導(dǎo)通狀態(tài)。因此，第1存儲(chǔ)電路1和第1及第2寫入字線W0BL及W0BLC沒有被電連接，此后，即使第1及第2寫入字線W0BL及W0BLC的電平發(fā)生變化，其寫入數(shù)據(jù)的值也不會(huì)改變，從而，將寫入數(shù)據(jù)的值保持在存儲(chǔ)電路1中。
同樣，在將數(shù)據(jù)寫入第2存儲(chǔ)電路2時(shí)，使第2寫入字線W0L1變成‘H’電平。
下面，說明復(fù)合邏輯電路11的動(dòng)作。
當(dāng)給第3和第4輸入端11c和11d賦予‘H’電平的數(shù)據(jù)時(shí)，第9和第10PMOS晶體管p9和p10變成非導(dǎo)通狀態(tài)，第9和第10NMOS晶體管n9和n10變成導(dǎo)通狀態(tài)。因此，無論給第1和第2輸入端11a和11b賦予什么樣電平的數(shù)據(jù)，從復(fù)合邏輯電路11都輸出‘L’電平的數(shù)據(jù)。
同樣，當(dāng)給第1和第2輸入端11a和11b賦予‘H’電平的數(shù)據(jù)時(shí)，第8和第11PMOS晶體管p8和p11變成非導(dǎo)通狀態(tài)，第7和第8NMOS晶體管n7和n8變成導(dǎo)通狀態(tài)。因此，無論給第3和第4輸入端11c和11d賦予什么樣電平的數(shù)據(jù)，從復(fù)合邏輯電路11都輸出‘L’電平的數(shù)據(jù)。
另一方面，當(dāng)給第1和第2輸入端11a和11b的任何一方賦予‘L’電平的數(shù)據(jù)、且給第3和第4輸入端11c和11d的任何一方賦予‘L’電平的數(shù)據(jù)時(shí)，第9和第10PMOS晶體管p9和p10的任何一方變成導(dǎo)通狀態(tài)，第9和第10NMOS晶體管n9和n10的任何一方變成非導(dǎo)通狀態(tài)，第8和第11PMOS晶體管p8和p11的任何一方變成導(dǎo)通狀態(tài)，第7和第8NMOS晶體管n7和n8的任何一方變成非導(dǎo)通狀態(tài)。因此，從復(fù)合邏輯電路11輸出‘H’電平的數(shù)據(jù)。
其次，說明圖1和圖2所示的存儲(chǔ)器單元電路數(shù)據(jù)讀出時(shí)的動(dòng)作。在將存儲(chǔ)在第1存儲(chǔ)器電路1的數(shù)據(jù)讀出時(shí)，使第1讀出字線R1WL0成為‘H’電平。在數(shù)據(jù)讀出時(shí)，因不能使多個(gè)讀出字線同時(shí)成為‘H’電平，故這時(shí)第2讀出字線W0WL1成為‘L’電平。從而，這時(shí)，第10和第12NMOS晶體管n10和n12以及第11PMOS晶體管p11變成導(dǎo)通狀態(tài)，第7和第13NMOS晶體管n7和n13以及第10PMOS晶體管p10變成非導(dǎo)通狀態(tài)。因此，只要給復(fù)合邏輯電路11的第4輸入端11d賦予‘H’電平的數(shù)據(jù)，則無論給復(fù)合邏輯電路11I輸入端11a賦予什么樣電平的數(shù)據(jù)，第9NMOS晶體管n9成為導(dǎo)通狀態(tài)，從復(fù)合邏輯電路11都輸出‘L’電平的數(shù)據(jù)，如果賦予‘L’電平的數(shù)據(jù)，則從復(fù)合邏輯電路11輸出‘H’電平的數(shù)據(jù)。而且，當(dāng)從復(fù)合邏輯電路11輸出‘H’電平的數(shù)據(jù)時(shí)，第11NMOS晶體管n11成為導(dǎo)通狀態(tài)，讀出位線R1BL輸出‘L’電平的數(shù)據(jù)，當(dāng)從復(fù)合邏輯電路11輸出‘L’電平的數(shù)據(jù)時(shí)，第14PMOS晶體管p14成為導(dǎo)通狀態(tài)，讀出位線R1BL輸出‘H’電平的數(shù)據(jù)。
在讀出位線R1BL1上連接讀出放大電路(未圖示)，讀出的數(shù)據(jù)驅(qū)動(dòng)段顯示電路。
根據(jù)上述步驟，完成從第1存儲(chǔ)電路1讀出數(shù)據(jù)。
同樣，當(dāng)讀出第2存儲(chǔ)電路2存儲(chǔ)的數(shù)據(jù)時(shí)，使第2讀出字線R1WL1變成‘H’電平。
如上所述，若按照該實(shí)施形態(tài)1，可以通過將以NMOS晶體管和PMOS晶體管作為1組構(gòu)成的基本單元在行方向配置1個(gè)、在列方向配置16個(gè)來構(gòu)成用來實(shí)現(xiàn)圖1和圖2所示的存儲(chǔ)器單元電路的存儲(chǔ)器單元，所以，可以得到能夠獲得縱橫比小的存儲(chǔ)器單元的效果。
再有，若按照該實(shí)施形態(tài)，因和過去一樣，對(duì)于1個(gè)存儲(chǔ)器，需要8個(gè)基本單元，所以，可以使將存儲(chǔ)器單元配置成陣列形狀構(gòu)成的存儲(chǔ)器單元陣列的集成度和過去大致相同。
實(shí)施形態(tài)2圖5和圖6是說明本發(fā)明的實(shí)施形態(tài)2所用的存儲(chǔ)器單元電路。在圖5和圖6中，12是讀出電路；12a是讀出電路12的第1輸入端；12b是讀出電路12II輸入端；12c是讀出電路12的第3輸入端；12d是讀出電路12的第4輸入端；此外，n1是第1NMOS晶體管(第3II導(dǎo)電型晶體管)，n2是第2NMOS晶體管(第7II導(dǎo)電型晶體管)，n3是第3NMOS晶體管(第8II導(dǎo)電型晶體管)，n4是第4NMOS晶體管(第4II導(dǎo)電型晶體管)，n5是第5NMOS晶體管(第2II導(dǎo)電型晶體管)，n6是第6NMOS晶體管(第6II導(dǎo)電型晶體管)，n7是第7NMOS晶體管(第10II導(dǎo)電型晶體管)，n8是第8NMOS晶體管(第9II導(dǎo)電型晶體管)，n9是第9NMOS晶體管(第11II導(dǎo)電型晶體管)，n10是第10NMOS晶體管(第12II導(dǎo)電型晶體管)，n11是第11NMOS晶體管(第5II導(dǎo)電型晶體管)，n12是第12NMOS晶體管(第1II導(dǎo)電型晶體管)，p2是第2PMOS晶體管(第3I導(dǎo)電型晶體管)，p3是第3PMOS晶體管(第4I導(dǎo)電型晶體管)，p6是第6PMOS晶體管(第2I導(dǎo)電型晶體管)，p7是第7PMOS晶體管(第5I導(dǎo)電型晶體管)，p8是第8PMOS晶體管(第6I導(dǎo)電型晶體管)，p9是第9PMOS晶體管(第7I導(dǎo)電型晶體管)，p10是第10PMOS晶體管(第8I導(dǎo)電型晶體管)，p11是第11PMOS晶體管(第1I導(dǎo)電型晶體管)。再有，其它的結(jié)構(gòu)因?yàn)楹蛨D1及圖2中添加了相同符號(hào)的部件相同，故省略其詳細(xì)說明。
第1存儲(chǔ)電路1由第1和第2反相器7和8反向并聯(lián)連接構(gòu)成，從第1反相器7的輸出端7a輸出存儲(chǔ)內(nèi)容。第1反相器7具有第11PMOS晶體管p11和第11NMOS晶體管n11。第2反相器8具有第6PMOS晶體管p6和第6NMOS晶體管n6。第11PMOS晶體管p11的柵極與第2反相器8的輸出端8a連接，源極與電源線5連接，漏極與第1反相器7的輸出端7a連接。第11NMOS晶體管n11的柵極與第2反相器8的輸出端8a連接，源極與接地線6連接，漏極與第1反相器7的輸出端7a連接。第6PMOS晶體管p6的柵極與第1反相器7的輸出端7a連接，源極與電源線5連接，漏極與第2反相器8的輸出端8a連接。第6NMOS晶體管n6的柵極與第1反相器7的輸出端7a連接，源極與接地線6連接，漏極與第2反相器8的輸出端8a連接。
此外，第2存儲(chǔ)電路2由第3和第4反相器9和10反向并聯(lián)連接構(gòu)成，從第3反相器9的輸出端9a輸出存儲(chǔ)內(nèi)容。第3反相器9具有第2PMOS晶體管p2和第2NMOS晶體管n2。第4反相器10具有第3PMOS晶體管p3和第3NMOS晶體管n3。第2PMOS晶體管p2的柵極與第4反相器10的輸出端10a連接，源極與電源線5連接，漏極與第3反相器9的輸出端9a連接。第2NMOS晶體管n2的柵極與第4反相器10的輸出端10a連接，源極與接地線6連接，漏極與第3反相器9的輸出端9a連接。第3PMOS晶體管p3的柵極與第3反相器9的輸出端9a連接，源極與電源線5連接，漏極與第4反相器10的輸出端10a連接。第3NMOS晶體管n3的柵極與第3反相器9的輸出端9a連接，源極與接地線6連接，漏極與第4反相器10的輸出端10a連接。
此外，第12NMOS晶體管n12的漏極與第1反相器7的輸出端7a連接，源極與第2寫入位線W0BLC連接，柵極與第1寫入字線W0WL0連接。
此外，第5NMOS晶體管n5的漏極與第2反相器8的輸出端8a連接，源極與第1寫入位線W0BL連接，柵極與第1寫入字線W0WL0連接。
此外，第1NMOS晶體管n1的漏極與第3反相器9的輸出端9a連接，源極與第2寫入位線W0BLC連接，柵極與第2寫入字線W0WL1連接。
此外，第4NMOS晶體管n4的漏極與第4反相器10的輸出端10a連接，源極與第1寫入位線W0BL連接，柵極與第2寫入字線W0WL1連接。
此外，讀出電路4具有第8NMOS晶體管n8、第7NMOS晶體管n7、第7PMOS晶體管p7、第8PMOS晶體管p8、第9NMOS晶體管n9、第10NMOS晶體管n10、第9PMOS晶體管p9和第10PMOS晶體管p10。讀出電路12I輸出端12a與第2存儲(chǔ)電路2連接，第2輸入端12b與第2讀出字線R1WL1連接，第3輸入端12c與第1存儲(chǔ)電路1連接，第4輸入端12d與第1讀出字線R1WL0連接。第8NMOS晶體管n8的漏極與讀出位線R1BL連接，柵極與讀出電路12II輸入端12b連接，源極與第7NMOS晶體管n7、第7PMOS晶體管p7和第8PMOS晶體管p8的漏極連接。第7NMOS晶體管n7的漏極與第8NMOS晶體管n8的源極連接，柵極與讀出電路12I輸入端12a連接，源極與接地線6連接。第7PMOS晶體管p7的漏極與第8NMOS晶體管n8的源極連接，柵極與讀出電路12的第1輸入端12a連接，源極與電源線5連接。第8PMOS晶體管p8的漏極與第8NMOS晶體管n8的源極連接，柵極與讀出電路12的第1輸入端12a連接，源極與電源線5連接。第9NMOS晶體管n9的漏極與讀出位線R1BL連接，柵極與讀出電路12的第4輸入端12d連接，源極與第10NMOS晶體管n10、第9PMOS晶體管p9和第10PMOS晶體管p10的漏極連接。第10NMOS晶體管n10的漏極與第9NMOS晶體管n9的源極連接，柵極與讀出電路12的第3輸入端12c連接，源極與接地線6連接。第9PMOS晶體管p9的漏極與第9的NMOS晶體管n9的源極連接，柵極與讀出電路12的第3輸入端12c連接，源極與電源線5連接。第10PMOS晶體管p10的漏極與第10NMOS晶體管n10的源極連接，柵極與讀出電路12的第3輸入端12c連接，源極與電源線5連接。
圖7是用于實(shí)現(xiàn)圖5和圖6所示的存儲(chǔ)器電路的、本發(fā)明的實(shí)施形態(tài)2的存儲(chǔ)器單元的布局圖。在圖7中，n1是第1NMOS晶體管，n2是第2NMOS晶體管，n3是第3NMOS晶體管，n4是第4NMOS晶體管，n5是第5NMOS晶體管，n6是第6NMOS晶體管，n7是第7NMOS晶體管，n8是第8NMOS晶體管，n9是第9NMOS晶體管，n10是第10NMOS晶體管，n11是第11NMOS晶體管，n12是第12NMOS晶體管，p1是第1PMOS晶體管，p2是第2PMOS晶體管，p3是第3PMOS晶體管，p4是第4PMOS晶體管，p5是第5PMOS晶體管，p6是第6PMOS晶體管，p7是第7PMOS晶體管，p8是第8PMOS晶體管，p9是第9PMOS晶體管，p10是第10PMOS晶體管，p11是第11PMOS晶體管，p12是第12PMOS晶體管。此外，Gn1～Gn12分別是第1～第12NMOS晶體管n1～n12的柵極，Sn1～Sn12分別是第1～第12NMOS晶體管n1～n12的源極區(qū)，Dn1～Dn12分別是第1～第12NMOS晶體管n1～n12的漏極區(qū)。此外，Gp1～Gp12分別是第1～第12PMOS晶體管p1～p12的柵極，Sp2、Sp3、Sp6、Sp7、Sp8、Sp9、Sp10、Sp11分別是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶體管p2、p3、p6、p7、p8、p9、p10、p11的源極區(qū)，Dp2、Dp3、Dp6、Dp7、Dp8、Dp9、Dp10、Dp11分別是第2、第3、第6、第7、第8、第9、第10、第11PMOS晶體管p2、p3、p6、p7、p8、p9、p10、p11的漏極區(qū)。此外，W0BL是由第1層布線形成的第1寫入位線，W0BLC是由第1層布線形成的第2寫入位線，W0WL0是由第2層布線形成的第1寫入字線，W0WL1是由第2層布線形成的第2寫入字線，R1WL0是由第2層布線形成的第1讀出字線，R1WL1是由第2層布線形成的第2讀出字線，R1BL是由第1層布線形成的讀出位線，VDD是由第1層布線形成的電源線，GND是由第1層布線形成的接地線。此外，130～145是第1和第2寫入位線W0BL和W0BLC、讀出位線R1BL、電源線VDD和接地線GND以外的第1層布線，150～153是第1和第2寫入字線W0WL0和W0WL1、第1和第2讀出字線R1WL0和R1WL1以外的第2層布線。第1層布線敷設(shè)在NMOS晶體管和PMOS晶體管的上方，第2層布線敷設(shè)在第1層布線的上方。再有，在圖7中，以實(shí)線表示第1層布線，以加了剖面線的粗線表示第2層布線。而且，以中間呈白色的四邊形表示連接第1布線和柵極、源極區(qū)或漏極區(qū)的接觸孔，以中間添加了×標(biāo)記的四邊形表示連接第1布線層和第2布線層的過孔。
如圖7所示，在本發(fā)明實(shí)施形態(tài)2的存儲(chǔ)器單元布局圖中，以晶體管陣列的方向作為行方向，以與晶體管陣列相鄰的方向作為列方向，從下面開始依次為第1行、第2行、…，從左側(cè)的晶體管開始，依次為第1列、…第16列，在這種情況下，在第1行配置排列著N型晶體管的第1行的晶體管陣列，在第2行配置排列著P型晶體管的第2行的晶體管陣列。
此外，在第1行晶體管陣列中，在第1列上配置第1NMOS晶體管n1，在第2列上配置第2NMOS晶體管n2，在第3列上配置第3NMOS晶體管n3，在第4列上配置第4NMOS晶體管n4，在第5列上配置第5NMOS晶體管n5，在第6列上配置第6NMOS晶體管n6，在第7列上配置第7NMOS晶體管n7，在第8列上配置第8NMOS晶體管n8，在第9列上配置第9NMOS晶體管n9，在第10列上配置第10NMOS晶體管n10，在第11列上配置第11NMOS晶體管n11，在第12列上配置第12NMOS晶體管n12。
進(jìn)而，在第1行的晶體管陣列中，第1NMOS晶體管n1的漏極區(qū)Dn1和第2NMOS晶體管n2的漏極區(qū)Dn2配置在同一區(qū)域內(nèi)，第2NMOS晶體管n2的源極區(qū)Sn2和第3NMOS晶體管n3的源極區(qū)Sn3配置在同一區(qū)域內(nèi)，第3NMOS晶體管n3的漏極區(qū)Dn3和第4NMOS晶體管n4的漏極區(qū)Dn4配置在同一區(qū)域內(nèi)，第4NMOS晶體管n4的源極區(qū)Sn4和第5NMOS晶體管n5的源極區(qū)Sn5配置在同一區(qū)域內(nèi)，第5NMOS晶體管n5的漏極區(qū)Dn5和第6NMOS晶體管n6的漏極區(qū)Dn6配置在同一區(qū)域內(nèi)，第6NMOS晶體管n6的源極區(qū)Sn6和第7NMOS晶體管n7的源極區(qū)Sn7配置在同一區(qū)域內(nèi)，第7NMOS晶體管n7的漏極區(qū)Dn7和第8NMOS晶體管的源極區(qū)Sn8配置在同一區(qū)域內(nèi)，第8NMOS晶體管n8的漏極區(qū)Dn8和第9NMOS晶體管n9的源極區(qū)Sn9配置在同一區(qū)域內(nèi)，第9NMOS晶體管n9的源極區(qū)Sn9和第10NMOS晶體管n10的漏極區(qū)Dn10配置在同一區(qū)域內(nèi)，第10NMOS晶體管的源極區(qū)Sn10和第11NMOS晶體管n11的源極區(qū)Sn11配置在同一區(qū)域內(nèi)，第11NMOS晶體管n11的漏極區(qū)Dn11和第12晶體管n12的漏極區(qū)Dn12配置在同一區(qū)域內(nèi)。
再有，第1NMOS晶體管n1的源極區(qū)Sn1和第12NMOS晶體管n12的源極區(qū)Sn12由第2寫入位線W0BLC連接，所以，形成多個(gè)圖5和圖6所示的存儲(chǔ)器單元電路時(shí)，通過增加晶體管陣列的列數(shù)，可以將具有1個(gè)存儲(chǔ)器單元電路的第1NMOS晶體管n1的源極區(qū)Sn1和具有另一個(gè)存儲(chǔ)器單元的電路的第12NMOS晶體管n12的源極區(qū)Sn12配置在同一區(qū)域內(nèi)。
此外，在第2行的晶體管陣列中，在第1列上配置柵極分離開的第1PMOS晶體管p1，在第2列上配置第2PMOS晶體管p2，在第3列上配置第3PMOS晶體管p3，在第4列上配置第4PMOS晶體管p4，在第5列上配置柵極分離開來的第5PMOS晶體管p5，在第6列上配置第6PMOS晶體管p6，在第7列上配置第7PMOS晶體管p7，在第8列上配置第8PMOS晶體管p8，在第9列上配置第9PMOS晶體管p9，在第10列上配置第10PMOS晶體管p10，在第11列上配置第11PMOS晶體管p11，在第12列上配置柵極分離開的第12PMOS晶體管p12。
進(jìn)而，在第2行的晶體管陣列中，第2PMOS晶體管P2的源極區(qū)Sp2和第3PMOS晶體管P3的源極區(qū)Sp3配置在同一區(qū)域內(nèi)，第6PMOS晶體管P8的源極區(qū)Sp6和第7PMOS晶體管p7的源極區(qū)Sp7配置在同一區(qū)域內(nèi)，第7PMOS晶體管p7的漏極區(qū)Dp7和第8PMOS晶體管p8的漏極區(qū)Dp8配置在同一區(qū)域內(nèi)，第8PMOS晶體管p8的源極區(qū)Sp8和第9晶體管p9的源極區(qū)Sp9配置在同一區(qū)域內(nèi)，第9PMOS晶體管p9的漏極區(qū)Dp9和第10PMOS晶體管p10的漏極區(qū)Dp10配置在同一區(qū)域內(nèi)，第10PMOS晶體管p10的源極區(qū)Sp10和第11晶體管p11的源極區(qū)Sp11配置在同一區(qū)域內(nèi)。
此外，第1寫入位線W0BL配置在第2行的晶體管上，經(jīng)第2層布線150和第1層布線137與第4NMOS晶體管n4的源極區(qū)Sn4(第5NMOS晶體管n5的源極區(qū)Sn5)連接。
此外，第2寫入位線W0BLC配置在第1行的晶體管上，分別與第1NMOS晶體管n1的源極區(qū)Sn1和第12NMOS晶體管n12的源極區(qū)Sn12連接。
此外，讀出位線R1BL配置在第1行的晶體管上，與第8NMOS晶體管n8的漏極區(qū)Dn8(第9NMOS晶體管n9的漏極區(qū)Dn9)連接。
此外，電源線VDD配置在第2行的晶體管上，分別與第1PMOS晶體管p1的柵極Gp1、第4PMOS晶體管p4的柵極Gp4、第5PMOS晶體管p5的柵極Gp5、第12PMOS晶體管p12的柵極Gp12連接。進(jìn)而，還分別與第2PMOS晶體管p2的源極區(qū)Sp2(第3PMOS晶體管p3的源極區(qū)Sp3)、第7PMOS晶體管p7的源極區(qū)Sp7、第8PMOS晶體管p8的源極區(qū)Sp8(第9PMOS晶體管p9的源極區(qū)Sp9)、第10PMOS晶體管p10的源極區(qū)Sp10(第11PMOS晶體管p11的源極區(qū)Sp11)連接。
此外，接地線GND配置在第1行的晶體管上，分別與第2NMOS晶體管n2的源極區(qū)Sn2(第3NPMOS晶體管n3的源極區(qū)Sn3)、第6NMOS晶體管n6的源極區(qū)Sn6(第7NPMOS晶體管n7的源極區(qū)Sn7)、第10NMOS晶體管n10的源極區(qū)Sn10(第11NPMOS晶體管n11的源極區(qū)Sn11)連接。
此外，第1寫入字線W0WL0配置在第5列和第12列的晶體管上，配置在第5列晶體管上I寫入字線W0WL0經(jīng)第1層布線138與第5NMOS晶體管n5的柵極Gn5連接，配置在第12列晶體管上I寫入字線W0WL0經(jīng)第1層布線145與第12NMOS晶體管n12的柵極Gn12連接。
此外，第2寫入字線W0WL1配置在第3列的晶體管上，經(jīng)第1層布線130分別與第1NMOS晶體管n1的柵極Gn1、第4NMOS晶體管n4的柵極Gn4連接。
此外，第1讀出字線R1WL0配置在第10列的晶體管上，經(jīng)第1層布線142分別與第9NMOS晶體管n9的柵極Gn9。
此外，第2讀出字線R1WL1配置在第9列的晶體管上，經(jīng)第1層布線141分別與第8NMOS晶體管n8的柵極Gn8連接。
再有，第1層布線130連接第1NMOS晶體管n1的柵極Gn1和第4NMOS晶體管n4的柵極Gn4。此外，第1層布線131連接第2NMOS晶體管n2的柵極Gn2、第2PMOS晶體管p2的柵極Gp2、第3NMOS晶體管n3的漏極區(qū)Dn3(第4NMOS晶體管n4的漏極區(qū)Dn4)和第3PMOS晶體管p3的漏極區(qū)Dp3。此外，第1層布線132連接第3NMOS晶體管n3的柵極Gn3、第1NMOS晶體管n1的漏極區(qū)Dn1(第2NMOS晶體管n2的漏極區(qū)Dn2)、第2PMOS晶體管p2的漏極區(qū)Dp2、和第3PMOS晶體管p3的漏極區(qū)Gp3。此外，第1層布線133連接第6NMOS晶體管n6的柵極Gn6、第6PMOS晶體管p6的柵極Gp6、第11NMOS晶體管n11的漏極區(qū)Dn11(第12NMOS晶體管n12的漏極區(qū)Dn12)、第11PMOS晶體管p11的漏極區(qū)Dp11、第10NMOS晶體管n10的柵極Gn10、第9PMOS晶體管p9的柵極Gp9和第10PMOS晶體管p10的柵極Gp10。此外，第1層布線134連接第7NMOS晶體管n7的柵極Gn7和第8PMOS晶體管p8的柵極Gp8。此外，第1層布線135連接第11NMOS晶體管n11的柵極Gn11、第11PMOS晶體管p11的柵極Gp11、第5NMOS晶體管n5的漏極區(qū)Dn5(第6NMOS晶體管n6的漏極區(qū)Dn6)和第6PMOS晶體管p6的漏極區(qū)Dp6。此外，第1層布線136連接第7PMOS晶體管p7的柵極Gp7和第8PMOS晶體管p8的柵極Gp8。此外，配置在第4列晶體管上的第2層布線150連接第1寫入位線W0BL和第1層布線137。此外，配置在第6列晶體管上的第2層布線151連接第1層布線132和第1層布線134。此外，配置在第8列晶體管上的第2層布線152連接第1層布線139和第1層布線140。此外，配置在第11列晶體管上的第2層布線153連接第1層布線143和第1層布線144。
下面，說明動(dòng)作。
首先，說明向圖5圖6所示的存儲(chǔ)器單元電路寫入數(shù)據(jù)時(shí)的動(dòng)作。在向存儲(chǔ)器單元電路寫入數(shù)據(jù)時(shí)，寫入驅(qū)動(dòng)器(未圖示)根據(jù)寫入的數(shù)據(jù)驅(qū)動(dòng)第1和第2寫入位線W0BL和W0BLC，使其變成‘L’電平或‘H’電平，并使第1和第2寫入位線W0BL和W0BLC具有互補(bǔ)的關(guān)系。
而且，在第1存儲(chǔ)電路1寫入數(shù)據(jù)時(shí)，使第1寫入字線W0WL0成為‘H’電平。這時(shí)，第5和第12NMOS晶體管n5和n12成為導(dǎo)通狀態(tài)。再有，在數(shù)據(jù)寫入時(shí)，因不能使多個(gè)寫入字線同時(shí)成為‘H’電平，故這時(shí)第2寫入字線W0WL1變成‘L’電平，第1和第4NMOS晶體管n1和n4成為非導(dǎo)通狀態(tài)。
因此，第1存儲(chǔ)電路1和第1及第2寫入字線W0BL及W0BLC被電連接起來，向第1存儲(chǔ)電路1寫入數(shù)據(jù)。通過上述步驟便完成了向第1存儲(chǔ)電路1的數(shù)據(jù)寫入。
若在寫入完成之后驅(qū)動(dòng)第1寫入字線W0WL0使其成為‘L’電平，則第5和第12NMOS晶體管n5和n12成為非導(dǎo)通狀態(tài)。因此，第1存儲(chǔ)電路1和第1及第2寫入字線W0BL及W0BLC沒有被電連接，此后，即使第1及第2寫入字線W0BL及W0BLC的電平發(fā)生變化，其寫入數(shù)據(jù)的值也不會(huì)改變，從而，將寫入數(shù)據(jù)的值保持I存儲(chǔ)電路1中。
同樣，在將數(shù)據(jù)寫入第2存儲(chǔ)電路2時(shí)，使第2寫入字線W0WL1變成‘H’電平。
其次，說明圖1和圖2所示的存儲(chǔ)器單元電路數(shù)據(jù)讀出時(shí)的動(dòng)作。在將存儲(chǔ)在第1存儲(chǔ)器電路1的數(shù)據(jù)讀出時(shí)，使第1讀出字線R1WL0成為‘H’電平。在數(shù)據(jù)讀出時(shí)，因不能使多個(gè)讀出字線同時(shí)成為‘H’電平，故這時(shí)第2讀出字線W0WL1成為‘L’電平。從而，這時(shí)，第9NMOS晶體管n9變成導(dǎo)通狀態(tài)，第8NMOS晶體管n8變成非導(dǎo)通狀態(tài)。因此，第1存儲(chǔ)電路1和讀出位線R1BL經(jīng)第10NMOS晶體管n10以及第9和第10PMOS晶體管p9和p10互相電連接，從第1存儲(chǔ)電路1讀出數(shù)據(jù)。
在讀出位線R1BL上連接讀出放大電路(未圖示)，讀出的數(shù)據(jù)驅(qū)動(dòng)段顯示電路。
根據(jù)上述步驟完成從第1存儲(chǔ)電路1的數(shù)據(jù)讀出。
同樣，當(dāng)讀出第2存儲(chǔ)電路2存儲(chǔ)的數(shù)據(jù)時(shí)，使第2讀出字線R1WL1變成‘H’電平。
如上所述，若按照該實(shí)施形態(tài)2，可以通過將以NMOS晶體管和PMOS晶體管作為1組構(gòu)成的基本單元在行方向配置1個(gè)、在列方向配置12個(gè)來構(gòu)成用來實(shí)現(xiàn)圖5和圖6所示的存儲(chǔ)器單元電路的存儲(chǔ)器單元，所以，可以得到能夠獲得縱橫比小的存儲(chǔ)器單元的效果。
再有，若按照該實(shí)施形態(tài)，對(duì)于1個(gè)存儲(chǔ)器，需要6個(gè)基本單元，比過去的(8個(gè))少，所以，可以得到這樣的效果，即，存儲(chǔ)器單元的面積可以比過去少到只有過去的3/4左右，配置成陣列形狀構(gòu)成的存儲(chǔ)器單元陣列的集成度可以比過去增大約4/3倍。
再有，在上述實(shí)施形態(tài)1和實(shí)施形態(tài)2中，所謂‘柵極分離開的PMOS晶體管’是指柵極與電源線連接的PMOS晶體管，是沒有形成溝道的PMOS晶體管。
如上所述，若按照本發(fā)明，則具有能夠得到縱橫比小的存儲(chǔ)器單元并實(shí)現(xiàn)所希望的存儲(chǔ)器單元電路的效果。
此外，若按照本發(fā)明，則可以得到這樣的效果，即，可以得到面積小的存儲(chǔ)器單元并實(shí)現(xiàn)所希望的存儲(chǔ)器單元電路，可以使配置成陣列形狀構(gòu)成的存儲(chǔ)器單元陣列的集成度增大。
權(quán)利要求
1.一種用來實(shí)現(xiàn)存儲(chǔ)器單元電路的存儲(chǔ)器單元的布局圖，包括(A)由第1和第2反相器反向并聯(lián)連接構(gòu)成、從上述第1反相器的輸出端輸出存儲(chǔ)內(nèi)容I存儲(chǔ)電路；(B)由第3和第4反相器反向并聯(lián)連接構(gòu)成、從上述第3反相器的輸出端輸出存儲(chǔ)內(nèi)容II存儲(chǔ)電路；(C)載有一對(duì)互補(bǔ)的信號(hào)并使其存儲(chǔ)在上述第1和第2存儲(chǔ)電路中的任何一個(gè)的第1和第2寫入位線；(D)包含與上述第1反相器的上述輸出端連接的漏極、與上述第2寫入位線連接的源極和柵極的第1II導(dǎo)電型晶體管；(E)包含與上述第2反相器的上述輸出端連接的漏極、與上述第1寫入位線連接的源極和柵極的第2II導(dǎo)電型晶體管；(F)包含與上述第3反相器的上述輸出端連接的漏極、與上述第2寫入位線連接的源極和柵極的第3II導(dǎo)電型晶體管；(G)包含與上述第4反相器的上述輸出端連接的漏極、與上述第1寫入位線連接的源極和柵極的第4II導(dǎo)電型晶體管；(H)與上述第1和第2II導(dǎo)電型晶體管的上述柵極共同連接、對(duì)上述第1存儲(chǔ)電路進(jìn)行控制、決定其可否從上述第1和第2寫入位線寫入I寫入字線；(I)與上述第3和第4II導(dǎo)電型晶體管的上述柵極共同連接、對(duì)上述第2存儲(chǔ)電路進(jìn)行控制、決定其可否從上述第1和第2寫入位線寫入II寫入字線；(J)總是向其中其一方加有非活性信號(hào)I和第2讀出字線；(K)讀出位線；(L)根據(jù)加給上述第1和第2讀出字線的信號(hào)的活性/非活性將上述第1和第2存儲(chǔ)電路的存儲(chǔ)內(nèi)容送給上述讀出位線的讀出電路；(M)給出第1電位I電位線；(N)給出與上述第1電位線不同II電位II電位線；上述第1反相器具有(A-1)包含有與上述第2反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第1反相器的上述輸出端連接的漏極的第1I導(dǎo)電型晶體管；(A-2)包含有與上述第2反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第1反相器的上述輸出端連接的漏極的第5II導(dǎo)電型晶體管；上述第2反相器具有(A-3)包含有與上述第1反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第2反相器的上述輸出端連接的漏極的第2I導(dǎo)電型晶體管；(A-4)包含有與上述第1反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第2反相器的上述輸出端連接的漏極的第6II導(dǎo)電型晶體管；上述第3反相器具有(B-1)包含有與上述第4反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第3反相器的上述輸出端連接的漏極的第3I導(dǎo)電型晶體管；(B-2)包含有與上述第4反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第3反相器的上述輸出端連接的漏極的第7II導(dǎo)電型晶體管；上述第4反相器具有(B-3)包含有與上述第3反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第4反相器的上述輸出端連接的漏極的第4I導(dǎo)電型晶體管；(B-4)包含有與上述第3反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第4反相器的上述輸出端連接的漏極的第8II導(dǎo)電型晶體管；上述讀出電路包括(L-1)復(fù)合邏輯電路，它具有(L-1-1)與上述第2存儲(chǔ)電路連接的第1輸入端；(L-1-2)與上述第2讀出字線連接的第2輸入端；(L-1-3)與上述第1存儲(chǔ)電路連接的第3輸入端；(L-1-4)與上述第1讀出字線連接的第4輸入端；和(L-1-5)輸出端；(L-2)第5I導(dǎo)電型晶體管，它包含有與上述第1電位線連接的源極、與上述復(fù)合邏輯電路的上述輸出端連接的柵極和漏極；(L-3)第9II導(dǎo)電型晶體管，它包含有與上述第2電位線連接的源極、與上述復(fù)合邏輯電路的上述輸出端連接的柵極和漏極；(L-4)第10II導(dǎo)電型晶體管，它包含有與上述第9II導(dǎo)電型晶體管的上述漏極連接的源極、與上述第1讀出字線連接的柵極和與上述讀出位線連接的漏極；(L-5)第11II導(dǎo)電型晶體管，它包含有與上述第2電位線連接的源極、與上述復(fù)合邏輯電路的上述輸出端連接的柵極和漏極；(L-6)第12II導(dǎo)電型晶體管，它包含有與上述第11II導(dǎo)電型晶體管的上述漏極連接的源極、與上述第2讀出字線連接的柵極和與上述讀出位線連接的漏極；上述復(fù)合電路進(jìn)而還包括(L-1-6)第6I導(dǎo)電型晶體管，它包含有與上述復(fù)合邏輯電路的上述輸出端連接的漏極、與上述復(fù)合邏輯電路的上述第4輸入端連接的柵極和源極；(L-1-7)第7I導(dǎo)電型晶體管，它包含有與上述復(fù)合邏輯電路的上述輸出端連接的漏極、與上述復(fù)合邏輯電路的上述第3輸入端連接的柵極和與上述第6I導(dǎo)電型晶體管的上述源極連接的源極；(L-1-8)第8I導(dǎo)電型晶體管，它包含有與上述第6I導(dǎo)電型晶體管的上述源極連接的漏極、與上述復(fù)合邏輯電路的上述第1輸入端連接的柵極和與上述第1電位線連接的源極；(L-1-9)第9I導(dǎo)電型晶體管，它包含有與上述第7I導(dǎo)電型晶體管的上述源極連接的漏極、與上述復(fù)合邏輯電路的上述第2輸入端連接的柵極和與上述第1電位線連接的源極；(L-1-10)第13II導(dǎo)電型晶體管，它包含有與上述第2電位線連接的源極、與上述復(fù)合邏輯電路的上述第4輸入端連接的柵極和漏極；(L-1-11)第14II導(dǎo)電型晶體管，它包含有與上述第13II導(dǎo)電型晶體管的上述漏極連接的漏極、與上述復(fù)合邏輯電路的上述第3輸入端連接的柵極和與上述復(fù)合邏輯電路的上述輸出端連接的源極；(L-1-12)第15II導(dǎo)電型晶體管，它包含有源極、與上述復(fù)合邏輯電路的上述第1輸入端連接的柵極和與上述復(fù)合邏輯電路的上述輸出端連接的漏極；(L-1-13)第16II導(dǎo)電型晶體管，它包含有與上述第15II導(dǎo)電型晶體管的上述源極連接的漏極、與上述復(fù)合邏輯電路的上述第2輸入端連接的柵極和與上述第2電位線連接的源極；該存儲(chǔ)器單元布局圖的特征在于，在第1行配置排列著II導(dǎo)電型晶體管的第1行的晶體管陣列，在第2行配置排列著I導(dǎo)電型晶體管的第2行的晶體管陣列，上述第1行和第2行晶體管陣列也按每一列對(duì)齊配置；在上述第1行晶體管陣列中，在第1列上配置上述第3II導(dǎo)電型晶體管，在第2列上配置上述第7II導(dǎo)電型晶體管，在第3列上配置上述第8II導(dǎo)電型晶體管，在第4列上配置上述第4II導(dǎo)電型晶體管，在第5列上配置上述第2II導(dǎo)電型晶體管，在第6列上配置上述第6II導(dǎo)電型晶體管，在第7列上配置上述第16II導(dǎo)電型晶體管，在第8列上配置上述第15II導(dǎo)電型晶體管，在第9列上配置上述第14II導(dǎo)電型晶體管，在第10列上配置上述第13II導(dǎo)電型晶體管，在第11列上配置上述第9II導(dǎo)電型晶體管，在第12列上配置上述第10II導(dǎo)電型晶體管，在第13列上配置上述第12II導(dǎo)電型晶體管，在第14列上配置上述第11II導(dǎo)電型晶體管，在第15列上配置上述第5II導(dǎo)電型晶體管，在第16列上配置上述第1II導(dǎo)電型晶體管；進(jìn)而，上述第3II導(dǎo)電型晶體管的漏極區(qū)和上述第7II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第7II導(dǎo)電型晶體管的源極區(qū)和上述第8II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第8II導(dǎo)電型晶體管的漏極區(qū)和上述第4II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第4II導(dǎo)電型晶體管的源極區(qū)和上述第7II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第2II導(dǎo)電型晶體管的漏極區(qū)和上述第6II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第6II導(dǎo)電型晶體管的源極區(qū)和上述第16II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第16II導(dǎo)電型晶體管的漏極區(qū)和上述第15II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第15II導(dǎo)電型晶體管的漏極區(qū)和上述第14II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第14II導(dǎo)電型晶體管的漏極區(qū)和上述第13II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第13II導(dǎo)電型晶體管的源極區(qū)和上述第9II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第9II導(dǎo)電型晶體管的漏極區(qū)和上述第10II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第10II導(dǎo)電型晶體管的漏極區(qū)和上述第12II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第12II導(dǎo)電型晶體管的源極區(qū)和上述第11II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第11II導(dǎo)電型晶體管的源極區(qū)和上述第5II導(dǎo)電型晶體管的源漏極區(qū)配置在同一區(qū)域內(nèi)，上述第5II導(dǎo)電型晶體管的漏極區(qū)和上述第1II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)；在上述第2行晶體管陣列中，在第2列上配置上述第3I導(dǎo)電型晶體管，在第3列上配置上述第4I導(dǎo)電型晶體管，在第6列上配置上述第2I導(dǎo)電型晶體管，在第8列上配置上述第8I導(dǎo)電型晶體管，在第9列上配置上述第7I導(dǎo)電型晶體管，在第10列上配置上述第6I導(dǎo)電型晶體管，在第11列上配置上述第9I導(dǎo)電型晶體管，在第14列上配置上述第5I導(dǎo)電型晶體管，在第15列上配置上述第1I導(dǎo)電型晶體管；進(jìn)而，上述第3I導(dǎo)電型晶體管的源極區(qū)和上述第4I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第8I導(dǎo)電型晶體管的漏極區(qū)和上述第7I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第7I導(dǎo)電型晶體管的漏極區(qū)和上述第6I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第6I導(dǎo)電型晶體管的漏極區(qū)和上述第9I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第5I導(dǎo)電型晶體管的源極區(qū)和上述第1I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)；上述第1和第2寫入位線由第1層布線實(shí)現(xiàn)，上述第1和第2寫入字線由敷設(shè)在上述第1層布線上方的第2層布線實(shí)現(xiàn)，上述讀出字線由上述第2層布線實(shí)現(xiàn)，上述讀出位線由上述第1層布線實(shí)現(xiàn)，上述第1和第2電位線由上述第1層布線實(shí)現(xiàn)。
2.一種用來實(shí)現(xiàn)存儲(chǔ)器單元電路的存儲(chǔ)器單元的布局圖，包括(A)由第1和第2反相器反向并聯(lián)連接構(gòu)成、從上述第1反相器的輸出端輸出存儲(chǔ)內(nèi)容I存儲(chǔ)電路；(B)由第3和第4反相器反向并聯(lián)連接構(gòu)成、從上述第3反相器的輸出端輸出存儲(chǔ)內(nèi)容II存儲(chǔ)電路；(C)分別載有一對(duì)互補(bǔ)的信號(hào)并使其存儲(chǔ)在上述第1和第2存儲(chǔ)電路中的任何一個(gè)的第1和第2寫入位線；(D)包含與上述第1反相器的上述輸出端連接的漏極、與上述第2寫入位線連接的源極和柵極的第1II導(dǎo)電型晶體管；(E)包含與上述第2反相器的上述輸出端連接的漏極、與上述第1寫入位線連接的源極和柵極的第2II導(dǎo)電型晶體管；(F)包含與上述第3反相器的上述輸出端連接的漏極、與上述第2寫入位線連接的源極和柵極的第3II導(dǎo)電型晶體管；(G)包含與上述第4反相器的上述輸出端連接的漏極、與上述第1寫入位線連接的源極和柵極的第4II導(dǎo)電型晶體管；(H)與上述第1和第2II導(dǎo)電型晶體管的上述柵極共同連接、對(duì)上述第1存儲(chǔ)電路進(jìn)行控制、決定其可否從上述第1和第2寫入位線寫入的第1寫入字線；(I)與上述第3和第4II導(dǎo)電型晶體管的上述柵極共同連接、對(duì)上述第2存儲(chǔ)電路進(jìn)行控制、決定其可否從上述第1和第2寫入位線寫入的第2寫入字線；(J)總是向其中其一方加有非活性信號(hào)I和第2讀出字線；(K)讀出位線；(L)根據(jù)加給上述第1和第2讀出字線的信號(hào)的活性/非活性將上述第1和第2存儲(chǔ)電路的存儲(chǔ)內(nèi)容送給上述讀出位線的讀出電路；(M)給出第1電位I電位線；(N)給出與上述第1電位線不同的第2電位的第2電位線；上述第1反相器具有(A-1)包含有與上述第2反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第1反相器的上述輸出端連接的漏極的第1I導(dǎo)電型晶體管；(A-2)包含有與上述第2反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第1反相器的上述輸出端連接的漏極的第5II導(dǎo)電型晶體管；上述第2反相器具有(A-3)包含有與上述第1反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第2反相器的上述輸出端連接的漏極的第2I導(dǎo)電型晶體管；(A-4)包含有與上述第1反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第2反相器的上述輸出端連接的漏極的第6II導(dǎo)電型晶體管；上述第3反相器具有(B-1)包含有與上述第4反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第3反相器的上述輸出端連接的漏極的第3I導(dǎo)電型晶體管；(B-2)包含有與上述第4反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第3反相器的上述輸出端連接的漏極的第7II導(dǎo)電型晶體管；上述第4反相器具有(B-3)包含有與上述第3反相器的上述輸出端連接的柵極、與上述第1電位線連接的源極和與上述第4反相器的上述輸出端連接的漏極的第4I導(dǎo)電型晶體管；(B-4)包含有與上述第3反相器的上述輸出端連接的柵極、與上述第2電位線連接的源極和與上述第4反相器的上述輸出端連接的漏極的第8II導(dǎo)電型晶體管；上述讀出電路包括(L-1)與上述第2存儲(chǔ)電路連接的第1輸入端；(L-2)與上述第2讀出字線連接的第2輸入端；(L-3)與上述第1存儲(chǔ)電路連接的第3輸入端；(L-4)與上述第1讀出字線連接的第4輸入端；和(L-5)包含有與上述讀出位線連接的漏極、與上述讀出電路的上述第2輸入端連接的柵極和源極的第9II導(dǎo)電型晶體管；(L-6)包含有與上述第9II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第1輸入端連接的柵極和與上述第2電位線連接的源極的第10II導(dǎo)電型晶體管；(L-7)包含有與上述第9II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第1輸入端連接的柵極和與上述第1電位線連接的源極的第5I導(dǎo)電型晶體管；(L-8)包含有與上述第9II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第1輸入端連接的柵極、和與上述第1電位線連接的源極的第6I導(dǎo)電型晶體管；(L-9)包含有與上述讀出位線連接的漏極、與上述讀出電路的上述第4輸入端連接的柵極和源極的第10II導(dǎo)電型晶體管；(L-10)包含有與上述第11II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第3輸入端連接的柵極和與上述第2電位線連接的源極的第12II導(dǎo)電型晶體管；(L-11)包含有與上述第11II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第3輸入端連接的柵極和與上述第1電位線連接的源極的第7I導(dǎo)電型晶體管；(L-12)包含有與上述第11II導(dǎo)電型晶體管的源極連接的漏極、與上述讀出電路的上述第3輸入端連接的柵極和與上述第1電位線連接的源極的第8II導(dǎo)電型晶體管；該存儲(chǔ)器單元布局圖的特征在于在第1行配置排列著II導(dǎo)電型晶體管的第1行的晶體管陣列，在第2行配置排列著I導(dǎo)電型晶體管的第2行的晶體管陣列，上述第1行和第2行晶體管陣列也按每一列對(duì)齊配置；在上述第1行晶體管陣列中，在第1列上配置上述第3II導(dǎo)電型晶體管，在第2列上配置上述第7II導(dǎo)電型晶體管，在第3列上配置上述第8II導(dǎo)電型晶體管，在第4列上配置上述第4II導(dǎo)電型晶體管，在第5列上配置上述第2II導(dǎo)電型晶體管，在第6列上配置上述第6II導(dǎo)電型晶體管，在第7列上配置上述第10II導(dǎo)電型晶體管，在第8列上配置上述第9II導(dǎo)電型晶體管，在第9列上配置上述第11II導(dǎo)電型晶體管，在第10列上配置上述第12II導(dǎo)電型晶體管，在第11列上配置上述第5II導(dǎo)電型晶體管，在第12列上配置上述第1II導(dǎo)電型晶體管；進(jìn)而，上述第3II導(dǎo)電型晶體管的漏極區(qū)和上述第7II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第7II導(dǎo)電型晶體管的源極區(qū)和上述第8II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第8II導(dǎo)電型晶體管的漏極區(qū)和上述第4II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第4II導(dǎo)電型晶體管的源極區(qū)和上述第2II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第2II導(dǎo)電型晶體管的漏極區(qū)和上述第6II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第6II導(dǎo)電型晶體管的源極區(qū)和上述第10II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第10II導(dǎo)電型晶體管的漏極區(qū)和上述第9II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第9II導(dǎo)電型晶體管的漏極區(qū)和上述第11II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第11II導(dǎo)電型晶體管的源極區(qū)和上述第12II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第12II導(dǎo)電型晶體管的源極區(qū)和上述第5II導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第5II導(dǎo)電型晶體管的漏極區(qū)和上述第1II導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)；在上述第2行晶體管陣列中，在第2列上配置上述第3I導(dǎo)電型晶體管，在第3列上配置上述第4I導(dǎo)電型晶體管，在第6列上配置上述第2I導(dǎo)電型晶體管，在第7列上配置上述第5I導(dǎo)電型晶體管，在第8列上配置上述第6I導(dǎo)電型晶體管，在第9列上配置上述第7I導(dǎo)電型晶體管，在第10列上配置上述第8I導(dǎo)電型晶體管，在第11列上配置上述第1I導(dǎo)電型晶體管；進(jìn)而，上述第3I導(dǎo)電型晶體管的源極區(qū)和上述第4I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第2I導(dǎo)電型晶體管的源極區(qū)和上述第5I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第5I導(dǎo)電型晶體管的漏極區(qū)和上述第6I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第6I導(dǎo)電型晶體管的源極區(qū)和上述第7I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)，上述第7I導(dǎo)電型晶體管的漏極區(qū)和上述第8I導(dǎo)電型晶體管的漏極區(qū)配置在同一區(qū)域內(nèi)，上述第8I導(dǎo)電型晶體管的源極區(qū)和上述第1I導(dǎo)電型晶體管的源極區(qū)配置在同一區(qū)域內(nèi)；上述第1和第2寫入位線由上述第1層布線實(shí)現(xiàn)，上述第1和第2寫入字線由敷設(shè)在上述第1層布線上方II層布線實(shí)現(xiàn)，上述讀出字線由上述第2層布線實(shí)現(xiàn)，上述讀出位線由上述第1層布線實(shí)現(xiàn)，上述第1和第2電位線由上述第1層布線實(shí)現(xiàn)。
全文摘要
通過將以NMOS晶體管和PMOS晶體管作為1組構(gòu)成的基本單元在行方向配置1個(gè)、在列方向配置16構(gòu)成存儲(chǔ)器單元,從而使存儲(chǔ)器單元的縱向(行方向)長(zhǎng)度和橫向(列方向)的比(縱橫比)大。
文檔編號(hào)H01L27/11GK1207582SQ9810383
公開日1999年2月10日 申請(qǐng)日期1998年2月13日 優(yōu)先權(quán)日1997年8月1日
發(fā)明者涉谷宏治, 新居浩二 申請(qǐng)人:三菱電機(jī)株式會(huì)社