專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(后面就簡稱為SRAM)，更具體地說，是涉及作為半導(dǎo)體元件的存儲(chǔ)單元的結(jié)構(gòu)與布局。
一般地說，用觸發(fā)器作為數(shù)據(jù)存儲(chǔ)裝置的SRAM比用電容器作為數(shù)據(jù)存儲(chǔ)裝置的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的(此后稱為DRAM)速度要快，而且不需要數(shù)據(jù)刷新。另一方面，構(gòu)成SRAM一個(gè)存儲(chǔ)單元的元件數(shù)目比構(gòu)成DRAM一個(gè)存儲(chǔ)單元的元件數(shù)目要多，因此SRAM一個(gè)存儲(chǔ)單元的面積是DRAM一個(gè)存儲(chǔ)單元面積的數(shù)倍。
如圖6所示，常規(guī)的基本CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)SRAM單元電路包括兩個(gè)PMOS晶體管301和302以及四個(gè)NMOS晶體管311，312，321和322。
兩個(gè)PMOS晶體管301和302的源極分別與電源(Vdd)線相連。兩個(gè)NMOS晶體管311，312的源極分別與地(Gnd)線相連。PMOS晶體管301的漏極與NMOS晶體管311的漏極相連。PMOS晶體管301的柵極與NMOS晶體管311的柵極相連。類似地，PMOS晶體管302的漏極與NMOS晶體管312的漏極相連。PMOS晶體管302的柵極與NMOS晶體管312的柵極相連。從上面的布局顯然可見，PMOS晶體管301與NMOS晶體管311構(gòu)成了一個(gè)CMOS反相器。類似地，PMOS晶體管302與NMOS晶體管312構(gòu)成了一個(gè)CMOS反相器。兩個(gè)CMOS反相器的每一個(gè)的輸入端都與它們的另一個(gè)輸出端相連，以構(gòu)成一個(gè)觸發(fā)器。
NMOS晶體管321和322中每一個(gè)的源極和漏極都與兩個(gè)CMOS反相器中相應(yīng)的一個(gè)的輸出端相連，每個(gè)晶體管的另一個(gè)源極和漏極與兩條位線D和DB中相應(yīng)的一條相連。兩個(gè)NMOS晶體管的柵端與字線WL相連。NMOS晶體管321和322按這種方式相連接作為觸發(fā)器和位線之間的傳輸門。注意位線DB的輸入信號(hào)是位線D輸入信號(hào)的反相信號(hào)。
具有上述布局的CMOS SRAM單元電路的操作將說明如下。當(dāng)字線WL的電位設(shè)置為高電平時(shí)，兩個(gè)NMOS晶體管321和322作為傳輸門被接通。結(jié)果數(shù)據(jù)就根據(jù)通過位線D和DB傳送的互補(bǔ)信號(hào)寫入該觸發(fā)器或從該觸發(fā)器讀出。與此相反，當(dāng)字線WL的電位設(shè)置為低電平時(shí)，兩個(gè)NMOS晶體管321和322作為傳輸門被關(guān)閉，在該晶體管被關(guān)閉之前寫入觸發(fā)器的數(shù)據(jù)就被保持。
上述CMOS SRAM單元電路的CMOS SRAM單元電路結(jié)構(gòu)(作為參考1)是用一個(gè)體(bulk)CMOS技術(shù)形成于一個(gè)硅襯底上的，下面參照?qǐng)D1和2對(duì)其進(jìn)行說明。如圖1所示，作為參考1的CMOS SRAM單元電路包括元件區(qū)910，920和930，柵互連941，942和943，第一鋁互連952，971和972，第二鋁互連951，961和962，接觸孔980a至980j，以及通孔990a至990c。在這種情況下，“元件區(qū)”是一個(gè)一般性的術(shù)語，表示在硅襯底上形成MOS晶體管的源擴(kuò)散層、漏擴(kuò)散層以及溝道區(qū)的一個(gè)區(qū)域。此外，柵互連941對(duì)應(yīng)于圖6中的字線WL，第二鋁互連961和962分別對(duì)應(yīng)于圖6中的位線D和DB。第二鋁互連951和第一鋁互連952是地電位(Gnd)線并通過通孔990a和接觸孔980a和980b與作為NMOS晶體管(圖6中的NMOS晶體管311和312)源極的n+型擴(kuò)散層區(qū)911和921(見圖2)電連接，，該NMOS晶體管構(gòu)成一觸發(fā)器。盡管未示出，供電電壓(Vdd)加到元件區(qū)930的p+型擴(kuò)散層區(qū)域931上。
圖2是只顯示圖1所示單元結(jié)構(gòu)的元件區(qū)910、920和930以及柵互連941、942和943的平面圖。用與字線WL對(duì)應(yīng)的柵互連942和943以及柵互連941作為柵極的NMOS晶體管的n+型擴(kuò)散層區(qū)911、912、913、921、922和923(與圖6中NMOS晶體管311、312、321、322對(duì)應(yīng))形成于元件區(qū)910和920。用柵互連942和943作為柵極的PMOS晶體管的p+型擴(kuò)散層區(qū)域931、932和933形成于元件區(qū)930。
更具體地說，在圖2的平面圖中所示的構(gòu)成元件分別對(duì)應(yīng)于圖6中的電路元件，如下所述。對(duì)于每個(gè)用柵互連942作為圖2中柵極的MOS晶體管，有p+型擴(kuò)散層區(qū)931和932分別作為源極和漏極的PMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管301。有n+型擴(kuò)散層區(qū)911和912分別作為源極和漏極的NMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管311。類似地，對(duì)于每個(gè)用柵互連943作為圖2中柵極的MOS晶體管，有p+型擴(kuò)散層區(qū)931和933分別作為源極和漏極的PMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管302。有n+型擴(kuò)散層區(qū)921和922分別作為源極和漏極的NMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管312。對(duì)于用柵互連941作為柵極的MOS晶體管，有n+型擴(kuò)散層區(qū)912和913分別作為源極和漏極以及相反的NMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管321。有n+型擴(kuò)散層區(qū)922和923分別作為源極和漏極以及相反的NMOS晶體管對(duì)應(yīng)于圖6中的NMOS晶體管322。
再參考圖1，第二鋁互連951是一個(gè)地電位(Gnd)線，與第一鋁互連952通過通孔990a相連。第一鋁互連952與通過接觸孔980a和980b與n+型擴(kuò)散層區(qū)911和921相連(見圖2)。根據(jù)這種布局，Gnd電位加到n+型擴(kuò)散層區(qū)911和921上。盡管沒有示出，供電電壓Vdd被加到p+型擴(kuò)散層區(qū)931，如上所述。參考圖1和圖2，p+型擴(kuò)散層區(qū)932和n+型擴(kuò)散層區(qū)912通過接觸孔980c和980d連到第一鋁互連971。第一鋁互連971通過接觸孔980e連到柵互連943。p+型擴(kuò)散層區(qū)933和n+型擴(kuò)散層區(qū)922通過接觸孔980f和980g連到第一鋁互連972。第一鋁互連972通過接觸孔980h連到柵互連942。根據(jù)上述連接，就形成了圖6中的觸發(fā)器。
圖1中的第二鋁互連961和962分別對(duì)應(yīng)于圖6中的位線D和DB。圖1中的柵互連941對(duì)應(yīng)于圖6中的字線WL。圖2中的n+型擴(kuò)散層區(qū)913和923通過通孔990b和990c分別連到作為位線D和DB的第二鋁互連961和962上。根據(jù)這種連接，因?yàn)闁呕ミB941作為圖6中的NMOS晶體管321和322，根據(jù)字線WL傳送的信號(hào)來開/關(guān)傳輸門形成于位線D和DB以及觸發(fā)器的內(nèi)部端點(diǎn)之間。
如參考1的CMOS SRAM單元的橫切面結(jié)構(gòu)將參照?qǐng)D3來說明，圖3所示是圖2中指定的橫切面。
如圖3所示，在用體(buLk)CMOS技術(shù)的如參考1的CMOS SRAM單元中，一P型阱區(qū)1051和一N型阱區(qū)1052形成于硅襯底1060。每個(gè)用柵互連942作為柵極的NMOS晶體管都在P型阱區(qū)1051的元件區(qū)中形成，每個(gè)用柵互連942作為柵極的NMOS晶體管都在N型阱區(qū)1052的元件區(qū)中形成。在NMOS和PMOS晶體管之間形成一氧化薄膜1070用于元件隔離。Gnd電位被加到P型阱區(qū)1051，Vdd電位被加到N型阱區(qū)1052，以對(duì)P型阱區(qū)1051和N型阱區(qū)1052之間的P-N結(jié)反向偏置，由此實(shí)現(xiàn)元件隔離。為了將這些兩元件隔離技術(shù)用于此結(jié)構(gòu)，必須在N型阱區(qū)1052靠近P型阱區(qū)1051的n+型擴(kuò)散層區(qū)912和末端部分之間以及P型阱區(qū)1051靠近N型阱區(qū)1052的p+型擴(kuò)散層區(qū)932和末端部分之間保證有幾微米或更大一點(diǎn)的空間。例如，在根據(jù)0.35微米規(guī)則處理的CMOS中在p+型擴(kuò)散層區(qū)932和n+型擴(kuò)散層區(qū)912之間必須保證2-3微米或更大的元件隔離空間。也就是說，該元件隔離空間是對(duì)減小SRAM單元面積有不良影響的因素之一。
SOI(絕緣體上生長的硅)CMOS技術(shù)作為解決如參考1那樣的體CMOS技術(shù)中問題的方法，近來已經(jīng)吸引了人們很大的注意。根據(jù)SOICMOS技術(shù)，MOS晶體管、擴(kuò)散層區(qū)等等形成于隔離薄膜上，并由隔離薄膜彼此隔開。由于這一原因，與上述體CMOS技術(shù)不同，不需要阱結(jié)構(gòu)來隔離n+型擴(kuò)散層區(qū)和p+型擴(kuò)散層區(qū)。因此，當(dāng)相同的電位加到n+型擴(kuò)散層區(qū)和p+型擴(kuò)散層區(qū)上時(shí)，就形成兩個(gè)彼此相鄰且沒有被隔離的區(qū)域。此外，當(dāng)不同的電位加到這些擴(kuò)散層區(qū)上時(shí)，這些區(qū)域間的空隙可以減至最小，僅由處理?xiàng)l件來確定。
例如，這種SOI CMOS技術(shù)被用于日本未審查的公開專利申請(qǐng)第62-81055中的CMOS SRAM單元。如參考2的CMOS SRAM單元有一種SRAM結(jié)構(gòu)，其中形成了一個(gè)彼此相鄰而沒有被場氧化物膜或類似物質(zhì)隔離的加上相同電位的n+型擴(kuò)散層區(qū)NMOS晶體管和p+型擴(kuò)散層區(qū)晶體管，并且它們直接連接而沒有用任何鋁互連。如參考2的CMOS SRAM單元的特征在于，例如，圖2中的n+型擴(kuò)散層區(qū)912和p+型擴(kuò)散層區(qū)932可以形成為彼此相鄰并直接相連接，n+型擴(kuò)散層區(qū)922和p+型擴(kuò)散層區(qū)933也是如此。此外，n+型擴(kuò)散層區(qū)911和921和p+型擴(kuò)散層區(qū)931可以布置成能夠?qū)崿F(xiàn)電隔離的最小空隙。
如參考2的CMOS SRAM單元將參照?qǐng)D4和圖5在下面詳細(xì)說明。圖4和圖5是在SOI襯底上形成的單一端口(single-port)CMOS SRAM單元電路的平面圖。圖4顯示了元件區(qū)1210、柵互連1221、1222、和1223、接觸孔1280a至1280i、第一鋁互連1271和1272、第二鋁互連1261和1262是如何形成的。圖5顯示元件區(qū)1210、柵互連1221、1222、和1223是如何形成的。
圖4和圖5中的柵互連1221對(duì)應(yīng)于作為圖6中傳輸門的NMOS晶體管321和322的柵極。圖4和5中的柵互連1222(1223)對(duì)應(yīng)于圖6中的PMOS晶體管301(302)和NMOS晶體311(312)的柵極。
如圖4所示，如參考2的CMOS SRAM單元電路特征還在于相鄰的CMOS SRAM單元共用加載電源(Vdd)的接觸孔1280a、加載地(Gnd)電位的接觸孔1280b和1280c，以及通過位線(圖6中的位線D和DB)加載信號(hào)電位的接觸孔1280d和1280e。
此外，如參考2的CMOS SRAM單元包括由SOI CMOS實(shí)現(xiàn)的下述特征。如圖5所示，作為一個(gè)傳輸門的一觸發(fā)器的NMOS晶體管(圖6中的晶體管311或312)的漏擴(kuò)散層和NMOS晶體管(圖6中的晶體管321或322)的漏擴(kuò)散層，或作為一個(gè)源擴(kuò)散層的n+型擴(kuò)散層區(qū)1213(1216)通過一條作為邊界的線1231(1232)被布置在與作為觸發(fā)器PMOS晶體管的漏擴(kuò)散層的p+型擴(kuò)散層區(qū)1212(1215)相鄰。結(jié)果，對(duì)于兩條線1231和1232，三個(gè)擴(kuò)散層區(qū)可以形成為一個(gè)公共擴(kuò)散層，因此每個(gè)SRAM單元的面積就被減小了。
但是，如參考2的CMOS SRAM單元有如下問題。
在使用了SOI CMOS技術(shù)的如參考2的CMOS SRAM單元中，n+型擴(kuò)散層區(qū)和p+型擴(kuò)散層區(qū)之間的距離以及構(gòu)成SRAM單元中MOS晶體管擴(kuò)散層一部分的擴(kuò)散層區(qū)的面積與使用體CMOS技術(shù)的如參考1的SRAM單元相比可以減小。但是，每個(gè)SRAM單元的面積是由需要用來連接每個(gè)存儲(chǔ)單元節(jié)點(diǎn)的接觸孔和鋁互連以及每個(gè)SRAM單元的MOS晶體管的擴(kuò)散層面積主要確定的。因此要進(jìn)一步減少如參考2所公開的面積就很困難了。
考慮到現(xiàn)有技術(shù)的上述情況，提出了本發(fā)明，其目的是用一種SOI襯底來減少每個(gè)CMOS SRAM單元的面積，并提供一種包含多個(gè)達(dá)到體積最小化的CMOS SRAM單元的半導(dǎo)體存儲(chǔ)器件。
為了達(dá)到上述目的，根據(jù)本發(fā)明的第一方面，提供了一種形成于SOI襯底上的CMOS SRAM單元，包括一具有第一和第二NMOS晶體管和第一和第二PMOS晶體管的觸發(fā)器、一具有第一和第二MOS晶體管的傳輸門，和一字線部分；其中，字線部分沿一個(gè)預(yù)定方向延伸；其中，第一和第二NMOS晶體管和第一和第二PMOS晶體管的源和漏擴(kuò)散層區(qū)沿預(yù)定方向布置，而這些晶體管的柵極則在溝道區(qū)內(nèi)沿垂直于預(yù)定方向的方向布置；其中，第一NMOS晶體管的柵極與第一PMOS晶體管的柵極電連接；其中，第二NMOS晶體管的柵極與第二PMOS晶體管的柵極電連接；其中，在溝道區(qū)的第一NMOS晶體管柵極與溝道區(qū)的第一PMOS晶體管柵極之間的區(qū)域、第一NMOS晶體管的漏擴(kuò)散層區(qū)、第一PMOS晶體管的漏擴(kuò)散層區(qū)以及第一MOS晶體管的漏和源擴(kuò)散層區(qū)中之一布置為彼此相鄰并通過一個(gè)擴(kuò)散層互連區(qū)彼此電連接；其中在溝道區(qū)的第二NMOS晶體管柵極與溝道區(qū)的第二PMOS晶體管柵極之間的區(qū)域、第二NMOS晶體管的漏擴(kuò)散層區(qū)、第二PMOS晶體管的漏擴(kuò)散層區(qū)以及第二MOS晶體管的漏和源擴(kuò)散層區(qū)中之一布置為彼此相鄰并通過一個(gè)擴(kuò)散層互連區(qū)彼此電連接。
根據(jù)本發(fā)明的第二方面，前述第一方面的字線部分是一條作為第一和第二MOS晶體管公共柵極的字線。
根據(jù)本發(fā)明的第三方面，前述第一方面的字線部分用于輸入電性等價(jià)信號(hào)并由在CMOS SRAM單元中彼此電隔離的第一和第二字線構(gòu)成，第一字線作為第一MOS晶體管的柵極，第二字線作為第二MOS晶體管的柵極。
根據(jù)本發(fā)明的第四方面，提供了一種半導(dǎo)體存儲(chǔ)器件，包括多個(gè)在前述第一方面中描述的CMOS SRAM單元，其中多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOS SRAM單元共用第一和第二NMOS晶體管中至少一個(gè)的源擴(kuò)散層區(qū)。
根據(jù)本發(fā)明的第五方面，提供了一種半導(dǎo)體存儲(chǔ)器件，包括多個(gè)在前述第一方面中描述的CMOS SRAM單元，其中多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOS SRAM單元共用第一和第二PMOS晶體管中至少一個(gè)的源擴(kuò)散層區(qū)。
根據(jù)本發(fā)明的第六方面，提供了一種半導(dǎo)體存儲(chǔ)器件，包括多個(gè)在前述第一方面中描述的CMOS SRAM單元，其中多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOS SRAM單元共用第一和第二MOS晶體管中至少一個(gè)的源和漏擴(kuò)散層區(qū)之一。
根據(jù)本發(fā)明的第七方面，提供了一種半導(dǎo)體存儲(chǔ)器件，包括一在SOI襯底上形成的CMOS SRAM單元，其包括一觸發(fā)器、一傳輸門和至少一條字線；其中，在CMOS SRAM單元中的MOS晶體管沿一個(gè)柵極的互連方向布置作為字線；
其中，在CMOS SRAM單元中MOS晶體管的所有柵極被布置在與柵極互連方向垂直的方向，作為字線；其中，在彼此電連接的PMOS和NMOS晶體管柵極之間的區(qū)域中，布置在垂直于柵極互連方向上作為字線的MOS晶體管的所有柵極、PMOS晶體管的一漏擴(kuò)散層區(qū)、NMOS晶體管的一漏擴(kuò)散層區(qū)以及傳輸門的MOS晶體管的源和漏擴(kuò)散層區(qū)通過一擴(kuò)散層互連彼此電連接。
根據(jù)本發(fā)明，在形成于SOI襯底并包括一觸發(fā)器、一傳輸門的CMOSSRAM單元中，包括構(gòu)成觸發(fā)器的PMOS晶體管和NMOS晶體管漏擴(kuò)散層的擴(kuò)散層區(qū)面積和作為傳輸門的每個(gè)MOS晶體管的源和漏擴(kuò)散層區(qū)的面積可被減小，由此減小了整個(gè)CMOS SRAM單元的面積。
本發(fā)明的上述目的、特征及另外的優(yōu)點(diǎn)通過參考下面的詳細(xì)的說明和附圖對(duì)于本領(lǐng)域熟練的技術(shù)人員來說是顯而易見的，在這些說明和附圖中，集成了本發(fā)明原理的優(yōu)選實(shí)施例以實(shí)例的方式加以說明。
圖1是如參考1的CMOS SRAM單元結(jié)構(gòu)的平面圖；圖2是在參考1中元件區(qū)和柵互連之間關(guān)系的平面圖；圖3是在圖2中沿線III-III的剖面圖；圖4是如參考2的CMOS SRAM單元結(jié)構(gòu)的平面圖；圖5是在參考2中元件區(qū)和柵互連之間關(guān)系的平面圖；圖6是常規(guī)的一般單端CMOS SRAM單元的電路圖；圖7是根據(jù)本發(fā)明第一實(shí)施例的CMOS SRAM單元結(jié)構(gòu)的平面圖；圖8是在本發(fā)明第一實(shí)施例中的元件區(qū)和柵互連之間關(guān)系的平面圖；圖9是在圖8中沿線IX-IX的音面圖；圖10是根據(jù)本發(fā)明第一實(shí)施例的CMOS SRAM單元以2×2矩陣形式布置的結(jié)構(gòu)平面圖；圖11是根據(jù)本發(fā)明第二實(shí)施例的CMOS SRAM單元的結(jié)構(gòu)平面圖；圖12是在本發(fā)明第二實(shí)施例中的元件區(qū)和柵互連之間關(guān)系的平面圖；圖13是根據(jù)本發(fā)明第二實(shí)施例的CMOS反相器以2×2矩陣形式布置的結(jié)構(gòu)平面圖。
下面將參照


根據(jù)本發(fā)明的幾個(gè)優(yōu)選的實(shí)施例。
在下面所述的每一實(shí)施例中，圖6中所示的CMOS SRAM單元電路是在SOI襯底上實(shí)現(xiàn)的。下面將主要說明該電路的布局。
下面參照?qǐng)D7和圖8說明根據(jù)本發(fā)明第一優(yōu)選實(shí)施例的CMOS SRAM單元。
如圖7所示，該實(shí)施例的CMOS SRAM單元包括一元件區(qū)110，柵互連121、122、和123、接觸孔180a至180i、第一鋁互連171和172、通孔190a至190e、以及第二鋁互連141、142、151、161和162。CMOSSRAM單元是在SOI襯底上形成的。圖8顯示了在圖7中的元件區(qū)110和柵互連121、122、和123。圖7中MOS晶體管的布局可以從圖8中得到理解。從圖7和8中顯然可見，分別用柵互連121、122、和123作為柵極的三對(duì)MOS晶體管在第一實(shí)施例的CMOS SRAM單元中形成。也就是說，一個(gè)CMOS SRAM單元包括總共六個(gè)CMOS晶體管。
在用柵互連122作為柵極的MOS晶體管中，有p+型擴(kuò)散層區(qū)111、112分別作為源和漏極的PMOS晶體管與圖6中的PMOS晶體管301對(duì)應(yīng)，而有n+型擴(kuò)散層區(qū)118、113分別作為源和漏極的NMOS晶體管與圖6中的NMOS晶體管311對(duì)應(yīng)。類似地，在用柵互連123作為柵極的MOS晶體管中，有p+型擴(kuò)散層區(qū)119、115分別作為源和漏極的PMOS晶體管與圖6中的PMOS晶體管302對(duì)應(yīng)，而有n+型擴(kuò)散層區(qū)118、116分別作為源和漏極的NMOS晶體管與圖6中的NMOS晶體管312對(duì)應(yīng)。在用柵互連121作為柵極的MOS晶體管中，有n+型擴(kuò)散層區(qū)113、114分別作為源和漏極以及相反設(shè)置的NMOS晶體管與圖6中的NMOS晶體管321對(duì)應(yīng)。有n+型擴(kuò)散層區(qū)116、117分別作為源和漏極以及相反設(shè)置的NMOS晶體管與圖6中的NMOS晶體管322對(duì)應(yīng)。注意圖6中的NMOS晶體管321和322用這種方式表示是因?yàn)檫@些晶體管的源極和漏極不能指定，而在實(shí)施中也不會(huì)有任何問題。
圖7中的第二鋁互連141和142是電源(Vdd)互連，而第二鋁互連151是地(Gnd)互連。圖8中的p+型擴(kuò)散層區(qū)111和119通過接觸孔180a和180b以及通孔190a和190b與第二鋁互連141和142分別相連。按照這種結(jié)構(gòu)，Vdd電位就加到p+型擴(kuò)散層區(qū)111和119上。圖8中的n+型擴(kuò)散層區(qū)118通過接觸孔180c以及通孔190c與作為地互連的第二鋁互連151相連。按照這種結(jié)構(gòu)，Gnd電位就加到n+型擴(kuò)散層區(qū)118上。
參考圖7和8，p+型擴(kuò)散層區(qū)112和n+型擴(kuò)散層區(qū)113通過作為邊界的線131形成彼此相鄰接。由p+型擴(kuò)散層區(qū)112和n+型擴(kuò)散層區(qū)113構(gòu)成的擴(kuò)散層區(qū)通過圖7中的第一鋁互連172和接觸孔180d和180e與柵互連123相連。類似地，p+型擴(kuò)散層區(qū)115和n+型擴(kuò)散層區(qū)116通過作為邊界的線132形成彼此相鄰接。由此構(gòu)成一擴(kuò)散層區(qū)。此外，由p+型擴(kuò)散層區(qū)115和n+型擴(kuò)散層區(qū)116構(gòu)成的擴(kuò)散層區(qū)通過第一鋁互連171和接觸孔180f和180g與柵互連122相連。按照這種結(jié)構(gòu)，PMOS晶體管301和302與NMOS晶體管311和312構(gòu)成一個(gè)觸發(fā)器。
圖7中第二鋁互連161和162與圖6中的位線D和DB對(duì)應(yīng)。柵互連121與圖6中的字線WL對(duì)應(yīng)。圖8中的n+型擴(kuò)散層區(qū)114和117通過接觸孔180h和180i以及通孔190d和190e與作為位線D和DB的第二鋁互連161和162分別相連。
從圖7和8顯而易見，構(gòu)成每個(gè)觸發(fā)器的MOS晶體管被設(shè)置成各柵極按垂直于作為字線WL的柵互連121延伸方向的方向在各溝道區(qū)內(nèi)延伸。構(gòu)成每個(gè)觸發(fā)器的MOS晶體管也設(shè)置成各源和漏擴(kuò)散層區(qū)沿作為字線WL的柵互連121延伸的方向延伸。
下面將參照?qǐng)D9對(duì)第一實(shí)施例的CMOS SRAM單元的橫切面結(jié)構(gòu)加以說明。圖9所示是圖8中指定方向的橫切面。圖9是構(gòu)成SRAM單元中一個(gè)觸發(fā)器的四個(gè)MOS晶體管的剖面圖。
如圖9所示，用SOI技術(shù)制作的MOS晶體管在P型襯底(P-Sub)460上埋設(shè)的氧化物膜450上形成。在這種情況下，所埋設(shè)的氧化物膜450是作為絕緣體，而在其上形成MOS晶體管的半導(dǎo)體層將是一般意義上的SOI襯底。在SOI襯底上，各元件在絕緣體上形成，因此彼此都是電隔離的。更具體地說，在該實(shí)施例中，PMOS晶體管的p+型擴(kuò)散層區(qū)112與NMOS晶體管的n+型擴(kuò)散層區(qū)116和118是由埋設(shè)的氧化物膜450隔開的。類似地，PMOS晶體管的p+型擴(kuò)散層區(qū)115與NMOS晶體管的n+型擴(kuò)散層區(qū)113和118是由埋設(shè)的氧化物膜450隔開的。按這種方式采用SOI技術(shù)的SOI器件不需要任何阱來對(duì)各元件進(jìn)行電隔離。此外，結(jié)合圖3在參考1中所描述的用于元件隔離的場氧化物膜1070在p+型擴(kuò)散層區(qū)112與n+型擴(kuò)散層區(qū)113之間以及p+型擴(kuò)散層區(qū)115與n+型擴(kuò)散層區(qū)116之間就不需要了。也就是說，p+型擴(kuò)散層區(qū)112與n+型擴(kuò)散層區(qū)113可彼此相鄰接，對(duì)p+型擴(kuò)散層區(qū)115與n+型擴(kuò)散層區(qū)116也是如此。在此實(shí)施例中，在每個(gè)擴(kuò)散層區(qū)的表面形成一硅化物層400作為導(dǎo)體，以將p+型擴(kuò)散層區(qū)112與n+型擴(kuò)散層區(qū)113電連接，和將p+型擴(kuò)散層區(qū)115與n+型擴(kuò)散層區(qū)116連接。
上面的CMOS SRAM單元的結(jié)構(gòu)是以沿邊界線1000布置的2×2矩陣的形式來設(shè)置的。在第一實(shí)施例中，如圖10所示，當(dāng)任意一個(gè)CMOSSRAM單元作為參考單元時(shí)，在該參考單元左側(cè)或右側(cè)的CMOS SRAM單元相對(duì)于參考單元有一個(gè)在橫向上相反的布局。類似地，在該參考單元上側(cè)或下側(cè)的CMOS SRAM單元相對(duì)于參考單元有一個(gè)在縱向上相反的布局，而在參考單元斜線方向上的CMOS SRAM單元相對(duì)于參考單元有一個(gè)在縱向上和橫向上相反的布局。顯然，這種結(jié)構(gòu)被認(rèn)為是此實(shí)施例中的例子，本發(fā)明的構(gòu)思并不限于此。
參考圖10，第二鋁互連141和142在相鄰的CMOS SRAM單元之間被共用，并作為公共的電源互連。用于施加Vdd電位到p+型擴(kuò)散層區(qū)111或119的接觸孔180a或180b位于與四個(gè)相鄰SRAM單元的邊界相應(yīng)的第二鋁互連141或142上。也就是說，與電源互連相連接的p+型擴(kuò)散層區(qū)對(duì)四個(gè)相鄰的SRAM單元來說是共用的。用于將第二鋁互連161或162(對(duì)應(yīng)于位線D或DB)與作為傳輸門的NMOS的擴(kuò)散層相連接的通孔190a或190e以及接觸孔180h或180i位于與兩個(gè)在垂直方向上彼此相鄰的CMOSSRAM單元的邊界線相對(duì)應(yīng)的位置。也就是說，與位線D或DB電連接的n+型擴(kuò)散層區(qū)對(duì)于在垂直方向上相鄰的CMOS SRAM單元是公共的。在第一實(shí)施例中，與供電線和位線D和DB電連接的擴(kuò)散層區(qū)在相鄰的CMOSSRAM單元之間被共用，以減小每個(gè)單元的面積。
第一實(shí)施例的效果通過下面將矩形區(qū)E1-E2-E3-E4(包括在其上形成圖8中的p+型擴(kuò)散層區(qū)112和n+型擴(kuò)散層區(qū)113的擴(kuò)散層)的面積與上述參考2中SRAM單元相應(yīng)區(qū)域面積的比較來說明。
參考圖8，Wtn是作為圖6中傳輸門的NMOS晶體管321的晶體管寬度，Wfp和Wfn是構(gòu)成一個(gè)觸發(fā)器的PMOS晶體管301和NMOS晶體管311的寬度。晶體管寬度Wtn、Wfp和Wfn一般有下面的關(guān)系Wfn＞W(wǎng)tn＞W(wǎng)fp(1)參考圖8，Sp是擴(kuò)散層與柵互連之間的空隙，Sg是柵互連之間的空隙，So是柵互連的末端部分相對(duì)于擴(kuò)散層區(qū)的重疊區(qū)，而Sa是圖8中矩形區(qū)E1-E2-E3-E4的面積，面積Sa由下式得出
Sa＝(Wtn+2Sp)×(Wfn+Sp+So+Sg)(2)使Sb為矩形區(qū)G1-G2-G3-G4的面積，該區(qū)域在圖5所示作為參考的CMOS SRAM單元中，與面積Sa相對(duì)應(yīng)，該面積表示為Sb＝(Wtn+Sp+So)×(Wfn+Sp+So+Sg) (3)由式(2)和式(3)分別得到的面積Sa與面積Sb之差Sa-Sb為Sa-Sb＝(Sp-So)×(Wfn+Sp+So+Sg) (4)在這種情況下，在擴(kuò)散層區(qū)和柵互連區(qū)之間的空隙Sp幾乎與元件區(qū)圖形和柵互連圖形之間保證的位置精度一致。與此相反，柵互連的末端部分相對(duì)于擴(kuò)散層區(qū)的重疊區(qū)So設(shè)為一個(gè)值，該值通過將上面的位置精度加上一個(gè)裕度而得到的，這樣做是為了防止在柵互連末端部分引起的布局?jǐn)?shù)據(jù)和實(shí)際柵互連之間的幾何偏差影響到晶體管的特性?？傊跀U(kuò)散層區(qū)和柵互連區(qū)之間的空隙Sp以及柵互連的末端部分相對(duì)于擴(kuò)散層區(qū)的重疊區(qū)So要滿足下面的關(guān)系。
So＞Sp (5)根據(jù)等式(4)和不等式(5)，面積Sa和面積Sb要滿足下面的關(guān)系Sa＜Sb (6)由不等式(6)中顯然可見，第一實(shí)施例的CMOS SRAM單元要比參考2中的小。
假定第一實(shí)施例和參考2的CMOS SRAM單元由根據(jù)0。35微米規(guī)則的CMOS處理技術(shù)生產(chǎn)。在這種情況下，面積Sa比面積Sb要小大約20％。第一實(shí)施例的SRAM單元的整個(gè)面積要比參考2中的小大約4％。
如上所述，根據(jù)第一實(shí)施例的SRAM單元，構(gòu)成觸發(fā)器的MOS晶體管按字線方向布置在SOI襯底上。此外，在第一實(shí)施例中，構(gòu)成觸發(fā)器的MOS晶體管所有的柵極在各溝道區(qū)內(nèi)沿垂直于字線方向延伸。在第一實(shí)施例中，在構(gòu)成觸發(fā)器的MOS晶體管的柵極當(dāng)中，介于彼此電連接的PMOS和NMOS晶體管柵極之間的區(qū)域中，PMOS和NMOS晶體管的漏擴(kuò)散層區(qū)與作為傳輸門的MOS晶體管的漏或源區(qū)通過擴(kuò)散層互連來連接。根據(jù)這種結(jié)構(gòu)，在第一實(shí)施例中，通過上面的擴(kuò)散層互連而彼此連接的區(qū)域可以形成比參考2中小的面積，其結(jié)果是得到整個(gè)面積更小的第一實(shí)施例的SRAM單元。
現(xiàn)在將結(jié)合附圖11和12說明根據(jù)第二實(shí)施例的CMOS SRAM單元。
如圖11所示，第二實(shí)施例的CMOS SRAM單元包括一元件區(qū)610，柵互連620、621、622、和623、接觸孔680a至680h、第一鋁互連641、651、671和672、通孔690at和690b、以及第二鋁互連661和662。CMOSSRAM單元是在SOI襯底上形成的。圖12顯示了在圖11中的元件區(qū)610和柵互連620、621、622、和623以及圖11中的MOS晶體管的布局。從圖11和圖12中顯然可見，在第二實(shí)施例的CMOS SRAM單元中，形成了分別用柵互連620和621作為柵極的兩個(gè)MOS晶體管和分別用柵互連622和623作為柵極的兩對(duì)MOS晶體管。也就是說，一個(gè)CMOS SRAM單元包括總共六個(gè)MOS晶體管。
在這種情況下，柵互連620和621與圖6中的字線WL對(duì)應(yīng)，盡管這些互連在圖11中未彼此連接，它們彼此在電學(xué)上是等效的。在用柵互連622作為柵極的MOS晶體管，有p+型擴(kuò)散層區(qū)611和612分別作為源和漏極的PMOS晶體管與圖6中的PMOS晶體管301對(duì)應(yīng)。而有n+型擴(kuò)散層區(qū)618、613分別作為源和漏極的NMOS晶體管與圖6中的NMOS晶體管311對(duì)應(yīng)。類似地，在用柵互連623作為柵極的MOS晶體管中，有p+型擴(kuò)散層區(qū)611、615分別作為源和漏極的PMOS晶體管與圖6中的PMOS晶體管302對(duì)應(yīng)，而有n+型擴(kuò)散層區(qū)618、616分別作為源和漏極的NMOS晶體管與圖6中的NMOS晶體管312對(duì)應(yīng)。用柵互連620作為柵極并有n+型擴(kuò)散層區(qū)613和n+型擴(kuò)散層區(qū)614分別作為源和漏極以及相反設(shè)置的NMOS晶體管與圖6中的NMOS晶體管321對(duì)應(yīng)。用n+型擴(kuò)散層區(qū)621作為柵極并有n+型擴(kuò)散層區(qū)616和617分別作為源和漏極以及相反設(shè)置的NMOS晶體管與圖6中的NMOS晶體管322對(duì)應(yīng)。注意圖6中的NMOS晶體管321和322用這種方式表示是因?yàn)檫@些晶體管的源極和漏極不能指定，而在實(shí)施中也不會(huì)有任何問題，這一點(diǎn)與第一實(shí)施例中一樣。
圖11中的第一鋁互連641是供電(Vdd)互連，而第一鋁互連651是地(Gnd)互連。圖12中的p+型擴(kuò)散層區(qū)611通過接觸孔680a與第一鋁互連641相連作為供電互連。按照這種結(jié)構(gòu)，Vdd電位就加到p+型擴(kuò)散層區(qū)611上。圖12中的n+型擴(kuò)散層區(qū)618通過接觸孔680b與作為地互連的第一鋁互連651相連。按照這種結(jié)構(gòu)，Gnd電位就加到n+型擴(kuò)散層區(qū)618上。
參考圖11和12，p+型擴(kuò)散層區(qū)612和n+型擴(kuò)散層區(qū)613通過作為邊界的線631形成為彼此相鄰接，以構(gòu)成一擴(kuò)散層區(qū)。由p+型擴(kuò)散層區(qū)612和n+型擴(kuò)散層區(qū)613構(gòu)成的擴(kuò)散層區(qū)通過第一鋁互連671和接觸孔680c和680d與柵互連623相連。類似地，p+型擴(kuò)散層區(qū)615和n+型擴(kuò)散層區(qū)616通過作為邊界的線632形成為彼此相鄰接。由此構(gòu)成一擴(kuò)散層區(qū)。由p+型擴(kuò)散層區(qū)615和n+型擴(kuò)散層區(qū)616構(gòu)成的擴(kuò)散層區(qū)通過第一鋁互連672和接觸孔680e和680f與柵互連622相連。按照這種結(jié)構(gòu)，圖6中的PMOS晶體管301和302與NMOS晶體管311和312構(gòu)成一個(gè)觸發(fā)器。
圖11中第二鋁互連661和662與圖6中的位線D和DB對(duì)應(yīng)。柵互連621與圖6中的字線WL對(duì)應(yīng)。n+型擴(kuò)散層區(qū)614和617通過接觸孔680g或680h以及通孔690a或690b與作為位線D和DB的第二鋁互連661或662分別相連。
從圖11和12顯而易見，構(gòu)成觸發(fā)器的MOS晶體管被設(shè)置成各柵極按垂直于作為字線WL的柵互連621和622延伸方向的方向在各溝道區(qū)內(nèi)延伸。此外構(gòu)成觸發(fā)器的MOS晶體管也設(shè)置成各源和漏擴(kuò)散層區(qū)沿作為字線WL的柵互連621和622延伸的方向延伸。
在第二實(shí)施例中，象第一實(shí)施例一樣，p+型擴(kuò)散層區(qū)612、n+型擴(kuò)散層區(qū)613、p+型擴(kuò)散層區(qū)615以及n+型擴(kuò)散層區(qū)616被布置成通過作為邊界的線631和632而彼此相鄰接。在每個(gè)擴(kuò)散層區(qū)的表面上形成一硅化物層，以將p+型擴(kuò)散層區(qū)612、n+型擴(kuò)散層區(qū)613、p+型擴(kuò)散層區(qū)615以及n+型擴(kuò)散層區(qū)616彼此電連接。
上面的CMOS SRAM單元的結(jié)構(gòu)是以沿單元邊界線1000布置的2×2矩陣的形式來設(shè)置的，下面參照?qǐng)D13加以說明。在第二實(shí)施例中，如圖13所示，當(dāng)任意一個(gè)CMOS SRAM單元作為參考單元時(shí)，在該參考單元左側(cè)或右側(cè)的CMOS SRAM單元相對(duì)于參考單元有一個(gè)在橫向上相反的布局。類似地，在該參考單元上側(cè)或下側(cè)的CMOS SRAM單元相對(duì)于參考單元有一個(gè)在縱向上相反的布局，而在參考單元斜線方向上的CMOSSRAM單元相對(duì)于參考單元有一個(gè)在縱向上和橫向上相反的布局。顯然，這種結(jié)構(gòu)被認(rèn)為是此實(shí)施例中的例子，本發(fā)明的構(gòu)思并不限于此。
參考圖13，圖12中的p+型擴(kuò)散層區(qū)611和n+型擴(kuò)散層區(qū)618在相鄰的單元間被共用。Vdd電位通過作為供電互連的第一鋁互連641和接觸孔680a被加到p+型擴(kuò)散層區(qū)611上。地電位(Gnd)通過作為地互連的第一鋁互連651和接觸孔680b被加到n+型擴(kuò)散層區(qū)618上。
在第一實(shí)施例中，如圖10所示，布置接觸孔180a至180c以及通孔190a至190c(Vdd電位或Gnd電位通過它們施加)的區(qū)域必須保證在垂直方向彼此相鄰的單元之間。一個(gè)單元的柵互連122與另一個(gè)單元的柵互連123之間的距離由此區(qū)域確定。與此相反，在第二實(shí)施例中，因?yàn)樽志€WL被分為兩個(gè)柵互連620和621，而柵互連620和621被安置在每個(gè)CMOSSRAM單元的上側(cè)或下側(cè)，構(gòu)成一個(gè)觸發(fā)器的MOS晶體管可以垂直放置于單個(gè)單元內(nèi)。結(jié)果，用于施加Vdd或Gnd電位的接觸孔680a和接觸孔680b可以適當(dāng)?shù)胤胖?，而在第一?shí)施例中所需要的區(qū)域在這里就不需要了。作為構(gòu)成觸發(fā)器的晶體管的柵極的柵互連622和623之間的距離可以減小至僅由處理技術(shù)決定的柵互連之間的最小距離。
在上述第二實(shí)施例的CMOS SRAM單元中，圖12中的矩形區(qū)域F1-F2-F3-F4(包括了在其中形成p+型擴(kuò)散層區(qū)612和n+型擴(kuò)散層區(qū)613的擴(kuò)散層區(qū))的面積等于上述第一實(shí)施例中的面積Sa。因此，如第一實(shí)施例那樣，在第二實(shí)施例中的矩形區(qū)域的面積比參考2中的要小。此外，根據(jù)第二實(shí)施例，如上所述，字線WL被分為兩個(gè)柵互連，且柵互連被垂直布置如一個(gè)單元中的柵互連620和621那樣。因此，根據(jù)這種構(gòu)成觸發(fā)器的MOS晶體管柵極之間空隙的布置，垂直放置的柵互連622和623之間的空隙可被設(shè)置成小于圖10中第一實(shí)施例垂直放置的柵互連121之間或柵互連122之間的空隙。
假定第二實(shí)施例和參考2的CMOS SRAM單元由根據(jù)0。35微米規(guī)則的CMOS處理技術(shù)制造。在這種情況下，第二實(shí)施例的每個(gè)SRAM單元大約要比參考2中的小大約7％。也就是說，在第二實(shí)施例中減去的面積量要比第一實(shí)施例中減去的面積量多。
在第一和第二實(shí)施例中，用一NMOS晶體管作為傳輸門的MOS晶體管。但是，也可以采用PMOS晶體管。在這種情況下，本發(fā)明的構(gòu)想是這樣的，即觸發(fā)器的PMOS晶體管的漏區(qū)和作為傳輸門的PMOS晶體管的源或漏區(qū)由共p+型擴(kuò)散層區(qū)形成。
權(quán)利要求
1.一在SOI襯底上形成的CMOS SRAM單元，其包含有一觸發(fā)器，該觸發(fā)器具有第一和第二NMOS晶體管和第一和第二PMOS晶體管，一傳輸門，該傳輸門有第一和第二MOS晶體管，以及一字線部分，其特征在于，所述字線部分沿一個(gè)預(yù)定方向延伸；所述第一和第二NMOS晶體管和所述第一和第二PMOS晶體管的源和漏擴(kuò)散層區(qū)沿預(yù)定方向布置，而所述晶體管的柵極則在其溝道區(qū)內(nèi)沿垂直于預(yù)定方向的方向布置；所述第一NMOS晶體管的柵極與所述第一PMOS晶體管的柵極電連接；所述第二NMOS晶體管的柵極與所述第二PMOS晶體管的柵極電連接；在溝道區(qū)的所述第一NMOS晶體管柵極與溝道區(qū)的所述第一PMOS晶體管柵極之間的區(qū)域、所述第一NMOS晶體管的漏擴(kuò)散層區(qū)、所述第一PMOS晶體管的漏擴(kuò)散層區(qū)以及所述第一MOS晶體管的漏和源擴(kuò)散層區(qū)布置為彼此相鄰并通過一個(gè)擴(kuò)散層互連彼此電連接；在溝道區(qū)的所述第二NMOS晶體管柵極與溝道區(qū)的所述第二PMOS晶體管柵極之間的區(qū)域、所述第二NMOS晶體管的漏擴(kuò)散層區(qū)、所述第二PMOS晶體管的漏擴(kuò)散層區(qū)以及所述第二MOS晶體管的漏和源擴(kuò)散層區(qū)布置為彼此相鄰并通過一個(gè)擴(kuò)散層互連彼此電連接。
2.一種如權(quán)利要求1所述的單元，其特征在于所述字線部分是一條作為所述第一和第二MOS晶體管公共柵極的字線。
3.一種如權(quán)利要求1所述的單元，其特征在于所述字線部分用于輸入電性等價(jià)信號(hào)并由在CMOS SRAM單元中彼此電隔離的第一和第二字線構(gòu)成，所述第一字線作為所述第一MOS晶體管的柵極，所述第二字線作為所述第二MOS晶體管的柵極。
4.一種半導(dǎo)體存儲(chǔ)器件，包含多個(gè)如權(quán)利要求1所述的CMOS SRAM單元，其特征在于所述多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOSSRAM單元共用所述第一和第二NMOS晶體管中至少一個(gè)的源擴(kuò)散層區(qū)。
5.一種半導(dǎo)體存儲(chǔ)器件，包含多個(gè)如權(quán)利要求1所述的CMOS SRAM單元，其特征在于所述多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOSSRAM單元共用所述第一和第二PMOS晶體管中至少一個(gè)的源擴(kuò)散層區(qū)。
6.一種半導(dǎo)體存儲(chǔ)器件，包含多個(gè)如權(quán)利要求1所述的CMOS SRAM單元，其特征在于所述多個(gè)CMOS SRAM中的至少一對(duì)相鄰的CMOSSRAM單元共用所述第一和第二MOS晶體管中至少一個(gè)的源和漏擴(kuò)散層區(qū)之一。
7.一種半導(dǎo)體存儲(chǔ)器件包含有一個(gè)在SOI襯底上形成的CMOSSRAM單元，包括一觸發(fā)器、一傳輸門和至少一條字線，其特征在于所述CMOS SRAM單元中的MOS晶體管沿一個(gè)柵極的互連方向布置作為字線，在CMOS SRAM單元中MOS晶體管的所有柵極被布置在與柵極互連方向垂直的方向，作為字線，在彼此電連接的PMOS和NMOS晶體管柵極之間的區(qū)域中，布置在垂直于柵極互連方向上作為字線的MOS晶體管的所有柵極、PMOS晶體管的一漏擴(kuò)散層區(qū)、NMOS晶體管的一漏擴(kuò)散層區(qū)以及傳輸門的MOS晶體管的源和漏擴(kuò)散層區(qū)通過一擴(kuò)散層互連彼此電連接。
全文摘要
一在SOI襯底上形成的CMOS SRAM單元,包含一觸發(fā)器,其具有第一和第二NMOS晶體管和第一和第二PMOS晶體管,一傳輸門,以及一字線。
文檔編號(hào)H01L21/70GK1190802SQ9810009
公開日1998年8月19日 申請(qǐng)日期1998年2月4日 優(yōu)先權(quán)日1997年2月3日
發(fā)明者巖城宏明, 熊谷浩一 申請(qǐng)人:日本電氣株式會(huì)社