專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，旦尤其涉及包括MOS晶體管(金屬氧化物半導(dǎo)體晶體管)且內(nèi)設(shè)輸入及輸出保護電路的半導(dǎo)體集成電路器件。
在者如金屬氧化物半導(dǎo)體大規(guī)模集成電路(MOSLSI)的半導(dǎo)體集成電路中，為了防止施加到輸入輸出端(“輸入端或輸出端”的簡寫)的靜電電涌所造成的內(nèi)部電路元件的可能的擊穿，在內(nèi)部電路與輸入/輸出端之間提供一個輸入/輸出保護電路(“輸入保護電路或輸出保護電路”的簡寫)。一般講，每個輸入保護電路及每個輸出保護電路都由一個CMOS電路(互補金屬氧化物半導(dǎo)休電路)構(gòu)成，而在其中CMOS電路可如

圖15(a)及15(b)中所示，在電源電勢VDD及接地電勢GND之間分別由一個N溝道晶體管N1和一個P溝道晶體管P1串聯(lián)連接。
同時，近幾年來在形成半導(dǎo)體集成電路器件的MOS晶體管中，為了實現(xiàn)高集成度及高速運行，所形成的柵電極精細到半微米的尺寸或更小，而所形成的作為薄膜的柵極絕緣膜為20nm或更小。
此外，為了減少源極及漏極或柵電極的擴散層的電阻，使用了金屬硅的技術(shù)。通過金屬硅技術(shù)，擴散層的電阻被從100到200Ω/μm2減少到了5到10Ω/μm2，也即大約減少到了1/20。
在圖15(a)或15(b)中示出了輸入/輸出保護電路平面圖，其是使用如圖16中所示的用金屬硅技術(shù)形成的MOS晶體管在半導(dǎo)體基片上形成的，而在圖17(a)及17(b)中分別示出了圖16中沿線A-A及線B-B的截面圖。參考圖16、17(a)及17(b)，在P-型硅半導(dǎo)體基片1上提供一個P型阱2A，而在P型阱2A上形成N-溝道晶體管并包括N+型擴散層3A及3B、N-型擴散層4、柵極絕緣膜5、邊壁間隔6及由多晶硅層制成的柵電極7 N。由N阱8A、P+型擴散層9A及9B、P-型擴散層10、柵極絕緣膜5、邊壁間隔6及柵電極7P形成了P-溝道晶體管。此外，為了將GND端17與P型阱2A相連及將VDD端19與N阱8A相連，分別形成P+擴散層9C及N+擴散層3C。例如，在擴散層3A、3B及9A、9B及9C的表面上通過轉(zhuǎn)換為金屬硅來形成鈦硅層11。均氧化物薄膜12A將N-溝道晶體管、P-通道晶體管及阱的接地部分彼此隔離開。在N+-型擴散層3A、3B、3C、9A、9B及9C的上面的內(nèi)層絕緣膜13中具有接觸孔14NS、14ND、14NW、14PS、14PD及14PW，在接觸孔14NS、14ND、14NW、14PS、14PD及14PW中分別形成第一層的金屬電極15NS、15ND、15NW、15PS、15PD及15PW。類似地，柵電極7N及7P分別與選擇覆蓋住未示出的內(nèi)層絕緣膜的第二層的金屬線30N及30P相連。
為四個N-溝道晶體管提供源極區(qū)的N+型擴散層3A單獨與金屬電極15NS相連，并與金屬電極15PW相連，而金屬電極15PW與P+擴散層9C相連，而擴散層9C為P阱2A的接觸區(qū)，而N+-型擴散層3A還與GND端子17相連。為那些N-溝道晶體管提供漏極區(qū)的N+型擴散層3B類似地被金屬電極15ND公共地連接并與輸入端IN(參考圖15(a)及輸出端OUT(參考圖15(b))中的一個相連。N-溝道晶體管的柵電極7N通過金屬線30N與GND端17(參考圖15(a))及未示出的內(nèi)部元件(參考圖15(b))中的一個相連。
為四個P-溝道晶體管提供源極區(qū)的P+型擴散層9A逐個地與金屬電極15PS、金屬電極15NW、及還與VDD端19相連，而其中金屬電極15NW與作為N阱8A的接觸區(qū)的N+擴散層3C相連。為N-溝道晶體管提供漏極區(qū)的P+型擴散層9B類似地由金屬電極15PD公共連接并與輸入端IN(參考圖15(a))及輸出端OUT(參考圖15(b))中的一個相連。P-溝道晶體管的柵電極7P與VDD端19(參考圖15(a))及另一個未示出的內(nèi)部元件(參考圖15(b))中的一個通過金屬線30P相連。
現(xiàn)在描述當向輸入/輸出端18提供一個外部電涌的操作。為了進行對外部電涌的承受電壓的電擊穿的強度測試，從而測試儀器與輸出端18相連并向GND端17及VDD端19提供正反電涌。首先，當將作為反向電壓的電涌提供到GND端17時，由于其充當N+型擴散層3B及P阱2A間的PN結(jié)的正向電壓，從而正向PN結(jié)被導(dǎo)通。然后，電涌從GND端17通過P+擴散層9C、P阱2A及N+型擴散層3B而流到輸入/輸出端18。然后，當將作為正電壓的電涌提供到GND端17時，由于此與這樣一種情況相對應(yīng)，即向與N-溝道晶體管的源極相對應(yīng)的漏極提供一正向電壓，由于N-溝道晶體管漏極區(qū)(3B)和柵極會在與漏極相鄰的柵極的下端部的位置立即發(fā)生擊穿，也即在N-型擴散層4的位置。擊穿后，電流從漏極區(qū)(N+-型擴散層3(B)流到P阱2A。因此，電流將P阱2A處的電勢升高到一正電勢，且其結(jié)果，向P阱2A及源極區(qū)(N+型擴散層3A)之間的PN結(jié)提供一正向電壓且PN結(jié)導(dǎo)通。其結(jié)果電流從漏極區(qū)(N+型擴散層3B)流到源極區(qū)(N+型擴散層3A)。換句話說，PNP寄生雙極晶體管中，由漏極區(qū)(N+型擴散層3B)提供集電極，由P阱2A提供基極而由N+型擴散層3A提供發(fā)射極，由此NPN寄生雙極晶體管被導(dǎo)通，接著，電涌從輸入/輸出端18通過N+-型擴散層3B、P阱2A及N+型擴散層3A流到GND端17。然后，當作為正電壓的電涌被施加到VDD端19時，由于P+-型擴散層9B及N阱8A間的PN結(jié)被正向電壓導(dǎo)通，電涌從輸入/輸出端18通過P+型擴散層9B、N阱8A及N+擴散層3C流到VDD端18。當將作為反向電壓的電涌提供到VDD端19時，對P-溝道晶體管會發(fā)生與上述的N-溝道晶體管相類似的現(xiàn)象，由漏極區(qū)(P+型擴散層9B)、N阱8A及源極區(qū)(P+型擴散層9A)所形成的PNP寄生晶體管被導(dǎo)通。接著，電涌從VDD端19通過P+型擴散層9A、N阱8A及P+型擴散層9B流到輸入/輸出端18。
如上所述，當向輸入/輸出端18提供外部電涌時，電涌被放電為電流在輸入/輸出端18及GND端17或VDD端19間流動，從而保護了內(nèi)部電路元件。
另一方面，如果外部電涌被作為正向電壓提供到GND端17或作為反向電壓提供到VDD端19，那么NPN或PNP寄生雙極晶體管被導(dǎo)通以保證電流在晶體管的源極及漏極間流動。然而，在此情況下，源極及漏極間的電阻產(chǎn)生熱。為了防止被由此產(chǎn)生的熱量來將熱生成部分熔化或擊穿，也即，為了提高導(dǎo)通電流的允許量，輸入/輸出保護電路的晶體管通常具有幾百微米的大的柵極寬度。具有此大柵極寬度的晶體管實質(zhì)是由很多彼此并行設(shè)置的晶體管構(gòu)成，并被設(shè)計為如圖16中所示，在平面上的布線中，它們具有相等的柵極寬度29。
如上所述，在上述的常規(guī)的半導(dǎo)體器件中，如果將作為正向電壓的外部電涌提供到GND端17或?qū)⒆鳛榉聪螂妷旱碾娪刻峁┑絍DD端19，寄生雙極晶體管被導(dǎo)通，且電流在晶體管的源極及漏極間流動。這里，如果注意到這樣一種情況，即將作為正向電壓的電涌提供到GND端17，N-溝道晶體管漏極的電流電壓特性針對源極的電流電壓特性如圖18中所示。此外，圖19中示出了電流在圖18中流動路徑。在圖18中，如果由于電涌漏極電壓變得與晶體管的擊穿電壓VB相等，那么在與漏極相鄰的柵極的下端立即發(fā)生擊穿。此后，電流從漏極區(qū)向著P阱沿圖19中的電流路線A流動，并當?shù)竭_由V1、11所給出的點時，P阱及源極區(qū)間的PN結(jié)被導(dǎo)通。接著，電流沿圖19中電流路線B的漏極區(qū)→P阱→源極區(qū)流動，而電壓快速返回到快速返回電壓VS。在快速返回后，電壓及電流隨著由輸入/輸出端18及漏極區(qū)(N+型擴散層3B)之間的金屬線、漏極區(qū)N+型擴散層3B)的電阻、漏極區(qū)(N+型擴散層3B)及源極區(qū)(N+型擴散層3A)間的P阱電阻、源極區(qū)(N+型擴散層3A)的擴散層電阻及源極區(qū)(N+型擴散層3A)和GND端17之間的導(dǎo)線的電阻的總和所確定的一傾角上升。V2及12分別代表當電壓及電流上升時晶體管被所產(chǎn)生的熱所擊穿時的電壓與電流。
在上述快速返回之后，對電壓及電流的上升起作用的電阻而言，金屬線電阻只有幾個歐姆低，而同樣在漏極區(qū)(N+型擴散層3B)和源極區(qū)(N+型擴散層3A)之間P阱電阻在偶極晶體管被導(dǎo)通時為大約每100μm的柵極寬度幾個歐姆。漏極區(qū)(N+型擴散層3B)和源極區(qū)(N+型擴散層3A)的擴散層電阻在無表面鈦硅層的情況下為幾百個歐姆高，但作為轉(zhuǎn)換為鈦硅層的結(jié)果，同樣它們也只有大約幾個歐姆。相應(yīng)在，由于總電阻大約為幾十歐姆，在急返為很小之后，電壓一直上升到晶體管被擊穿，且其結(jié)果可獲得關(guān)系VS＜V2＜VB＜V1。根據(jù)實際測量的例子，在VB為15V、V1為15.5V及VS為10V時晶體管的V2為12V。
這里，從關(guān)系V2＜VB中產(chǎn)生了第一問題。尤其是，在電涌流動的時刻由于偏差而造成圖16中的多個分開的晶體管中僅有一個擊穿，那么漏極電壓在其快速返回到晶體管的VS之后其僅上升到最大值V2，并接著，所余晶體管的漏極電壓沒到達擊穿電壓且對所余的晶體管不會發(fā)生擊穿。其結(jié)果，由于電涌僅從被首先擊穿的晶體管流過，如果電涌超過單一晶體管的電擊穿承受電壓，由于過大熱量造成擊穿，而輸入/輸出保護電路喪失了其功能。
第二個問題在于，晶體管的壽命被電流I1所產(chǎn)生載流子熱量所降低。這種現(xiàn)象在于，即晶體管的擊穿就在與漏極區(qū)(N+型擴散層3B)相鄰的柵極的下端部發(fā)生，而當隨后流動的電流通過柵極絕緣膜時，產(chǎn)生載流子熱量并被柵極絕緣膜吸收，因此導(dǎo)致晶體管的電流的降低并進而引起柵極絕緣膜的介電擊穿。此現(xiàn)象是隨電壓從VB上升到V1時的電流，并當電壓為V1時，電流為最大值I1時產(chǎn)生的。
雖然上述僅針對N-溝道晶體管，同樣也適用于P-溝道晶體管，即也會由類似的現(xiàn)象產(chǎn)生與上述第一第二問題類似的問題。
本發(fā)明的目的是提供一種輸入/輸出保護電路，其同樣對包括精細MOS晶體管及具有由金屬硅制成的擴散層的半導(dǎo)體器件表現(xiàn)出高的保護功能。
為了達到上述目的，根據(jù)本發(fā)明，其提供了一種半導(dǎo)體器件，包括多個形成在半導(dǎo)體基片上的電路元件、在半導(dǎo)體基片上選擇設(shè)置的用于將電路元件彼此電隔離的場氧化物薄膜、用于向電路元件中的第一個元件提供一個外部信號的輸入端、用于從電路元件中的第二個元件向外提供信號的輸出端、及內(nèi)置在第一電路元件及輸入端之間和第二電路元件及輸出端之間的一對保護元件用于保護電路元件雖受外部電涌，每個保護元件包括多個并行設(shè)置的MOS晶體管且每個保護元件包括一個源極區(qū)、一源電極、一漏極區(qū)、一漏極電極、一絕緣區(qū)及一柵極電極，而其中的源極區(qū)包括選擇形成在半導(dǎo)體基片的表面部分的第一導(dǎo)電型的一區(qū)域表面上的第二導(dǎo)電型的第一擴散層和形成在第二導(dǎo)電型的第一擴散層的表面上的第一金屬硅層，源電極與所述第一金屬硅化物層連接；漏極區(qū)包括第二導(dǎo)電型的第二擴散層，其在第一導(dǎo)電型的區(qū)域的至少一部分上與第二導(dǎo)電型的第一擴散層成相對關(guān)系并比其延伸的深，還包括形成在第二導(dǎo)電型的第二擴散層的表面部分上并包含濃度比第二導(dǎo)電型的第二擴散層的表面部分的濃度高的雜質(zhì)的第二導(dǎo)電型的第三擴散層和設(shè)在第二導(dǎo)電型的第三擴散層的表面上的第二金屬硅化物層；漏電極與所述第二金屬硅化物層連接，在第二導(dǎo)電型的第一擴散層與第二導(dǎo)電型的第三擴散層之間形成一絕緣區(qū)并從第二導(dǎo)電型的第二擴散層的表面延伸到一預(yù)定的深度；另外其中的柵電極蓋住第二導(dǎo)電型的第一擴散層與在其間內(nèi)置有柵極絕緣膜的絕緣區(qū)之間的半導(dǎo)體基片的表面。
半導(dǎo)體器件也可這樣構(gòu)成，即形成保護元件的每個MOS晶體管被在柵極電極及源極電極與同一電源端相連，當向漏極電極提供一個過高的電壓時，沿從漏極電極到第二導(dǎo)電型的第一擴散層的電流路徑的寄生電阻通過提供第二導(dǎo)電型的第二擴散層而增大，從而設(shè)定一個比漏極電極的承受電壓高的熱擊穿電壓。在此情況下，半導(dǎo)體器件最好還包括一個端部與形成保護元件的每個MOS晶體管的漏極電極相連的電阻元件，在電阻元件的另一端與MOS晶體管的源極電極之間內(nèi)置一個鉗位二極管元件，其具有比MOS晶體管的擊穿電壓低的耐電壓。
此外，半導(dǎo)體器件還可形成為這樣一種形式，即形成保護元件的NOS晶體管的溝道長度設(shè)定得比形成電路元件的MOS晶體管的最小溝道長度的三倍要小。
此外，半導(dǎo)體器件還可以包含與第二導(dǎo)電型的第一擴散層的至少一個底面相連的第二導(dǎo)電型的第四擴散層，且其濃度低于第二導(dǎo)電型的第一擴散層的濃度。在此情況下，半導(dǎo)體器件可以這樣構(gòu)成，即第二導(dǎo)電型的第四擴散層圍住第二導(dǎo)電型的第一擴散層。最好是，第二導(dǎo)電型的第四擴散層與第二導(dǎo)電型的阱同步地構(gòu)成。
最好是，第二導(dǎo)電型的第二擴散層與第二導(dǎo)電型的阱同步地構(gòu)成。
對于該半導(dǎo)體器件，由于具有被第二金屬硅層減少電阻的第二導(dǎo)電型的第三擴散層被設(shè)置在第二導(dǎo)電型的第二擴散層的表面部分上，而且在第二導(dǎo)電型的第二擴散層的表面部分上提供絕緣區(qū)，當任何一個保護元件被擊穿時，沿電流路徑的電阻可被增大，而其結(jié)果，不易發(fā)生電路元件的擊穿。
因此，根據(jù)本發(fā)明，即使多個MOS晶體管中的每一個都具有一擴散層，由于其由金屬硅制成，因此其具有降低的電阻，即使這些晶體管在源極及漏極區(qū)并行連接形成一個輸入/輸出保護器件，包括這樣輸入/輸出保護器件的半導(dǎo)體器件可防止這樣的情況發(fā)生，即如果由于施加到輸入/輸出的外部電涌而使得任何一個MOS晶體管遭受熱擊穿，那么其余的晶體管也不再有效地起作用。其結(jié)果，以高速運行的精細結(jié)構(gòu)的半導(dǎo)體器件的可靠性可以得到了保護。其原因在于，由于低濃度的第二導(dǎo)電型的第二擴散層被作為MOS晶體管的漏極區(qū)加入并在漏極電極與柵極電極之間提供一個絕緣區(qū)，沿從漏極電極到源極區(qū)的電流路線的寄生電阻被增大從而MOS晶體管的靜電擊穿電壓可制得比MOS晶體管的擊穿電壓高。
此外，可以在不增加常規(guī)半導(dǎo)體器件生產(chǎn)步驟的情況下，制造根據(jù)本發(fā)明的包括輸入/輸出保護電路的半導(dǎo)體器件。
通過下面的描述及所附的權(quán)利要求，含對本發(fā)明的以上及其它的目的、特征及優(yōu)點有更清楚的了解，而在所結(jié)合的相應(yīng)附圖中類似的部分或元件用類似的參考字母代表。
圖1為本發(fā)明第一個最佳實施例的包括輸入/輸出保護電路的半導(dǎo)體器件的平面圖；圖2(a)及2(b)為分別沿圖1的線A-A及B-B的截面圖；圖3為圖1中示出的晶體管的電流—電壓特性的示意圖；圖4為當圖1中所示晶體管發(fā)生擊穿時的電流線路的截面圖；圖5為本發(fā)明第二個最佳實施例的包括輸入/輸出保護電路的另一個半導(dǎo)體器件的平面圖；圖6(a)及6(b)為分別沿圖5的線A-A及B-B的截面圖；圖7為描述圖5中晶體管的電流—電壓特性的示意圖；圖8為描述當圖5中所示的晶體管發(fā)生擊穿時的電流線路的截面圖；圖9為本發(fā)明的第三個最佳實施例的包括有輸入/輸出保護電路的另一個半導(dǎo)體器件的平面圖；圖10(a)及10(b)為分別沿圖9的線A-A及B-B的截面圖；圖11(a)及11(b)、12(a)及12(b)以及13(a)及13(b)分別為N-溝道晶體管部分及P-溝道晶體管部分的截面圖，并示出了制造圖9中所示輸入/輸出保護電路的方法的連續(xù)步驟；圖15(a)及15(b)為輸入保護電路及輸出保護電路的電路圖；圖16為分別在圖15(a)及15(b)中示出的輸入及輸出保護電路的布線的平面示意圖；圖17(a)及17(b)為分別沿圖16的線A-A及B-B的截面示意圖。
圖18為圖16中所示晶體管的電流—電壓特性的示意圖；及圖19為當圖16中所示晶體管擊穿時電流路徑的截面示意圖。
首先參考圖1、2(a)及2(b)，其示出了本發(fā)明采用的半導(dǎo)體器件的輸入/輸出保護電路。需注意的是，由于在圖1中示出了并行排列的兩個晶體管，實際上正如圖6中所示的也可為四個或更多的并行排列的晶體管。
尤其是，圖1、2(a)及2(b)示出了半導(dǎo)體器件保護元件，其包括多上形成在P型硅半導(dǎo)體基片1上的電路元件(未示出)，被選擇提供到硅半導(dǎo)體基片1上用于將電路元件彼此電隔離的場氧化薄膜12A，用于向第一個電路元件提供一個輸出端的輸入端、用于從第二個電路元件向外提供信號的輸出端，及在第一電路元件與輸入端之間和在第二電路元件與輸出端之間內(nèi)置兩個這樣的保護元件用于保護電路元件免受外部電涌影響。在圖15(a)及15(b)中示出的由圖1、2(a)及(b)中所示保護元件形成的輸入/輸出保護電路與上述的常規(guī)輸入/輸出保護電路相類似。
保護元件由一個N溝道晶體管部分及一個P溝道晶體管部分組成。P溝道晶體管部分包括多個彼此并行設(shè)置的MOS晶體管(P溝道晶體管)，且其中每個包括一個源極區(qū)、一個與第一金屬硅層相連的源電極(金屬電極15PS)、一個漏極區(qū)、一與第二金屬硅層相連的漏極電極(金屬電極15PD)、一絕緣區(qū)12C、及一個柵極電極7Pa和絕緣區(qū)12C，而其中的源極區(qū)包括一個第一P型擴散層(P+型擴散層9A及P-型擴散層10)它們選擇形成在P型硅半導(dǎo)體基片1的表面部分上的N-型區(qū)(N阱8A)的表面部分上，及形成在P+型擴散層9A的表面上并與其形成一種自對齊關(guān)系的第一金屬硅層(鈦硅層11)，另外其中的漏極區(qū)包括一個與第一P-型擴散層(9A，10)以相對但比其深的關(guān)系的N阱8A具有相同深度提供的第二P-型擴散層(P阱2B)，形成在P阱2B的表面部分上并包含濃度比P阱2B的濃度高的雜質(zhì)的第三P-型擴散層(P+型擴散層9Ba)及在P+型擴散層9Ba的表面上與其以自對齊的關(guān)系形成的第二金屬硅層(鈦硅層11)。此外其中的絕緣區(qū)12C被提供在第一P-型擴散層(9A，10)及P+型擴散層9Ba之間且從P阱2B的表面延伸一預(yù)定深度；另外其中的柵極電極7Pa蓋住第一P-型擴散層(9A，10)與其間內(nèi)置有柵極絕緣膜5a(10nm厚的氧化硅薄膜)的絕緣區(qū)12C之間的P型硅半導(dǎo)體基片1的表面。
需注意的是，在圖1中，為了便于描述未示出側(cè)壁間隔6a，而N-型擴散層4及P-型擴散層10被分別作為N型擴散層及P型擴散層與N+型擴散層3A和P+型擴散層9A的結(jié)合而示出。
同時N-溝道晶體管部分包括多個彼此并行設(shè)置的MOS晶體管(N-溝道晶體管)，且其中每個包括一個源極區(qū)、一個源極電極(金屬電極15NS)、一個漏極區(qū)、一個漏極電極(金屬電極15ND)、一個絕緣區(qū)12B、及一個柵極電極7Na，而其中的源極區(qū)包括選擇形成在P型硅半導(dǎo)體基片1的表面部分的P型區(qū)(P阱2A)的表面部分上的第一N型擴散層(N+型擴散層3A及N-型擴散層4)和形成在N+型擴散層3A的表面上的第一金屬硅層(鈦化硅層11)；其中的漏極區(qū)包括一第二N型擴散層(N阱8B)，其被提供一與P阱2A具有相同的深度，而P阱2A與第一N型擴散層(3A，4)成相對的關(guān)系但比其要深，還包括形成于N阱8B的表面部分上并包含濃度比N阱8B的濃度高的雜質(zhì)的第三N型擴散層(N+型擴散層3Ba)和設(shè)在N+型擴散層3Ba的表面上的第二金屬硅層(鈦硅層11)；其中的絕緣區(qū)12B提供在第一N型擴散層(3A，4)與N+型擴散層3Ba之間并從N阱8B的表面延伸一預(yù)定深度；而其中的柵極電極7Na蓋住第一N型擴散層(3A，4)與具有其間內(nèi)置的柵極絕緣膜5a的絕緣區(qū)12B之間的P型硅半導(dǎo)體基片1的表面。金屬電極15NS、15ND、15NW、15PS、15PD及15PW分別通過在內(nèi)層絕緣膜13中形成的接觸孔14NS、14ND、14NW、14PS、14PD及14PW與擴散層3A、3C、9A、9Ba及9C相連。
類似地，柵極電極7Na及7Pa分別通過接觸孔14GN及14GP與蓋住未示出的內(nèi)層絕緣膜的第二層的金屬線30N及30P相連。N溝道晶體管的源極區(qū)的N+型擴散層3A分別與金屬電極15NS、金屬電極15PW、GND端子17相連，而其中的金屬電極15PW與作為P阱2A的接觸區(qū)的P+擴散層9C相連。N溝道晶體管的漏極區(qū)的N+型擴散層3Ba類似地與金屬電極15ND及與輸入端子IN(參考圖15(a))及輸出端OUT(參考圖15(b))中的一個相連。N溝道晶體管的柵極電極7Na共同地被金屬線30N相連并與GND端子17(參考圖15(a))或未示出的(參考圖15(b))內(nèi)部元件中的一個相連。
P溝道晶體管的源極區(qū)的P+型擴散層9A分別與金屬電極15PS、金屬電極15NW、及VDD端19相連，而其中的金屬電極15NW與作為N阱8A的接觸區(qū)的N+擴散層3C相連。P溝道晶體管的漏極區(qū)的P+型擴散層9B類似地與金屬電極15PD連接并與輸入端IN(圖15(a))及輸出端OUT(圖15(b))中的一個相連。P溝道晶體管的柵極電極7P被金屬線30P公共相連并且柵極電極7P還與VDD端19(圖15(a))及另一個未示出的另一內(nèi)部元件相連。
本實施例中的輸入/輸出保護電路的特征在于與500nm厚的場氧化物薄膜12A同時形成的絕緣區(qū)12B及12C被分別設(shè)在漏極區(qū)的N+型擴散層3Ba與N溝通晶體管的柵極電極7Na之間及漏極區(qū)的P+型擴散層9Ba與P溝道晶體管的柵極電極7Pa之間，而柵極電極7Na及7Pa分別部分延伸到絕緣區(qū)12B及12C的上方位置處。這里，晶體管的溝道區(qū)為分別位于柵極電極7Na及7Pa下面的除去延伸到絕緣區(qū)12B及12C上部的其它部分的P阱2A及N阱8A，溝道區(qū)的長度為溝道長度(在圖1中，表示出了N溝通晶體管的溝道長度16)。柵極電極7Na及7Pa部分延伸到絕緣區(qū)12B及12C上面的原因在于為了防止柵極電極及絕緣區(qū)由于在生產(chǎn)中的位置移動而彼此錯開。此外，N阱8B形成在N+型擴散層3Ba及絕緣區(qū)12B的下面且另外這樣構(gòu)成還是為了延伸到溝道區(qū)從而可防止N溝通晶體管出現(xiàn)偏差。類似地，P阱2B被擴展到P+型擴散層9Ba及絕緣區(qū)12C的以下位置并到達溝道區(qū)從而可防止P溝道晶體管出現(xiàn)偏差。
接著，描述在對本發(fā)明的輸入/輸出保護電路提供外部電涌時的操作。首先，當將針對GND端17為負電壓的電涌提供到輸入輸出端18(與金屬線15D相連)時，由于這使得正向電壓加到N+型擴散層3Ba與P阱2A之間的PN結(jié)上，正向PN結(jié)被導(dǎo)通。然后，電涌從GND端17通過P+擴散層9C、P阱2A、N阱8B及N+型擴散層3Ba流到輸入/輸出端18。
然后，如果將作為正向電壓的電涌施加到GND端17，N溝道晶體管工作。下面參考圖3描述每個N溝道晶體管的操作，圖3描述了漏極對源極的電流-電壓特性而圖4描述了電流的路徑。
當由于電涌而使得漏極電壓升高時，在N+型擴散層3Ba及N阱8B處的電壓升高，且當漏極電壓變得與Vba相等時，由于N阱8B及柵極電極7Na間的電勢差而使得正位于柵極電極7Na下面的P阱2A與N阱8B間的PN結(jié)發(fā)生擊穿，接著，電流沿圖4中的電流線路A1從漏極區(qū)(3Ba)流到P阱2A。此后，當?shù)竭_由圖3中的V1a，I1a所確定的點時，P阱2A及源極區(qū)(N+型擴散層3A)間的PN結(jié)被導(dǎo)通，且此后，電流沿圖4的漏極區(qū)(3Ba)→N阱8B→P阱2A→源極區(qū)(3A)的電流線路B1流動且電壓快速返回到速返電壓VSa。在快速返回之后，電壓和電流隨著由從輸入/輸出端18到GND端17的電流線路的總電阻所決定的傾斜角來增大。在此情況下，由于電流線路中的絕緣區(qū)12B下面的N阱電阻20具有幾百歐姆的高電阻，同樣由于當電流上升時電壓升高的也很大，其結(jié)果，在晶體管被損壞處的電壓V2a可從圖3中看到變成V2a＞VBa。根據(jù)一個實際測得的例子，對于一個晶體管，在VBa為18V、V1a為19V及VSa為14V時，V2a為23V。在此情況下，溝道長度16為0.8μm(與圖16及18的常規(guī)輸入/輸出保護電路中的一樣)，柵極電極長度Lg(柵電極7Na的寬度)為1.6μm，絕緣區(qū)12B的寬度為0.6μm，而P阱2A與絕緣區(qū)12B間的距離為0.6μm。
相應(yīng)地，即使由于在電涌流過分開的晶體管的時段中由于偏差而使得分開的晶體管中僅有一個首先擊穿，在漏極電壓快速返回到晶體管的VSa之后到達V2a之前其上升到VBa。根據(jù)該設(shè)計，同樣其余晶體管也相繼被擊穿。其結(jié)果，由于作為導(dǎo)通-電流的電涌流過所有的晶體管，晶體管的靜電擊穿電壓不會被超過從而輸入/輸出保護電路可維持其功能。
在多個并行連接的晶體管形成一個輸入/輸出保護電路的情況下，為了使所有的晶體管都表現(xiàn)出保護的作用，晶體管的擊穿電壓的最高值應(yīng)比晶體管的熱擊穿電壓的最低值低。由于由電涌產(chǎn)生的焦耳熱Q通過沿電流線路的電阻R及電流I的平方的結(jié)果RI2所給出，在RI為常數(shù)情況下，Q對R成反比地上升。簡略地說，當R上升時，熱擊穿電壓也升高。當與常規(guī)輸入/輸出保護電路相比時，由于電流線路B1比電流線路B長，并環(huán)繞的長，同樣在空間分散的情況下也會產(chǎn)生焦耳熱，這對提高熱擊穿電壓以及電阻為高的事實是有效的。相應(yīng)地，上述的條件可以實際地實現(xiàn)。
需注意的是，保護晶體管的溝道長度16最好設(shè)定為比內(nèi)部電路元件(MOS晶體管)的最小溝道長度的三倍要小。雖然有時在內(nèi)部電路中采用具有三倍溝道長度的保護晶體管作為高壓承受元件，最好不使用高耐壓元件作為保護元件。進一步說，首先，當溝道長度下降時，元件尺寸下降且整個保護元件的面積也會降代。其次，由于當溝道長度下降時快返電壓VS下降，同樣當電涌被放電時，施加到內(nèi)部元件的電壓也下降，從而可抑制由于高壓而造成的內(nèi)部元件的柵極絕緣膜的擊穿。第三，當溝道長度下降時，當輸入/輸出保護電路同樣充當輸入/輸出緩沖器時(圖15(b))的電路同樣作為輸出緩沖器時，也即當向漏極及柵極提供電源電壓時，保護晶體管的驅(qū)動能力會升高。
當將針對VDD端19作為正向電壓的電涌提供到輸入/輸出端18時，由于這造成P+型擴散層9Ba及N阱8A間的PN結(jié)的一個正向電壓，正向PN結(jié)被導(dǎo)通。此后，電涌從輸入/輸出端18通過P+擴散層9Ba、P型2B、N阱8A及N+擴散層3C流到VDD端19。然而，當將作為負電壓的電涌施加到VDD端19時，P-溝道晶體管工作，由于通過將正反之間的N-溝道晶體管的電流及電壓反向可獲得上述的P-溝道晶體管的類似效果，由此這里略去了對它們的描述。
現(xiàn)在參考圖5、6(a)及6(b)，其示出了本發(fā)明采用的另一個半導(dǎo)體器件的另一個輸入/輸出保護電路。本實施例中的輸入/輸出保護電路與第一實施例中的輸入/輸出保護電路的修改之處及不同之處在于N-型擴散層21形成在N+型擴散層3A的下面并與其相接觸，而N+型擴散層3A提供了N-溝道晶體管的源極區(qū)，而P-型擴散層22形成在p+型擴散層9A的下面并與其接觸，P+型擴散層9A提供了P-溝道晶體管的源極區(qū)。
當將作為反向電壓的外部電涌提供到GND端17時，本實施例中的輸入/輸出保護電路的操作與上述第一實施例中的輸入/輸出保護電路中的情況一樣。然而，當將作為正向電壓的電涌施加到GND端17時，N-溝道晶體管工作。參考圖7描述了每個N-溝道晶體管的操作，圖7描述了漏極對源極的電流-電壓特性，而圖8描述了電流的線路。當由于電涌使漏極電壓上升到VBb時，在正處于柵極電極7Na下面的P阱2A及N阱8B間的PN結(jié)處立即發(fā)生擊穿，且電流從漏極區(qū)(3Ba)流到P阱2A。然而，在此情況下，從圖8中的電流路徑A2可以看出，電流流動旁路了N-型擴散層21，接著，電流路徑被分散到比電流路徑A1深的區(qū)域，而在該區(qū)域無N-擴散層21。如果P-型雜質(zhì)濃度為這樣一種情況，即其在P阱2A中的深部區(qū)域降低，那么當電流沿電流路徑A2流動時，電壓降變得比當電流沿電流路徑A1流動時大，并且施加到P阱2A及N+型擴散層3Ba之間及P阱2A及N-型擴散層21之間的正向電壓增大。此外，由于N-型擴散層21的雜質(zhì)濃度比N+型擴散層3Ba的低，在PN結(jié)被導(dǎo)通處的正向電壓在P阱2A及N-型擴散層21之間比P阱2A及N+型擴散層3Ba之間的低。相應(yīng)地，如圖7中所示，電壓V1b變得比無N-型擴散層21時的V1a低，且通過電壓V1b在發(fā)生擊穿后電壓一直上升到發(fā)生快速返回為止。簡言之，通過降低在擊穿后從I1a流到I1b的電流的最大值，可抑制熱載流子的生成而同時晶體管的可靠性也可得到提高。
當將相對于VDD端19作為正或負電壓的電涌提供到輸入/輸出端18時也可獲得上述的類似效果。
現(xiàn)在參考圖9、10(a)及10(b)，其示出了采用本發(fā)明的另一個半導(dǎo)體器件的輸入/輸出保護電路。本實施例中的輸入/輸出保護電路與上述第二實施例中的輸入/輸出保護電路的修改之處及區(qū)別在于所形成的N-型擴散層21a與提供了N-溝道晶體管的源極區(qū)的N+型擴散層3A的底面及側(cè)面相接觸，致使其延伸到柵極電極7Pa的下部位置，而P-型擴散層22a被設(shè)置為與提供P溝道晶體管的源極區(qū)的P+型擴散層9A的底面和側(cè)面接觸，致使它擴展到柵電極7Pa下方位置。
當施加外部電涌時，輸入/輸出保護電路的操作與上述第二實施例中的輸入/輸出保護電路的操作相同。然而，由于N-型擴散層21a及P-型擴散層22a被擴展到晶體管的柵電極的下方位置，在單個晶體管擊穿后，正向PN結(jié)更易于被導(dǎo)通，而接著，電壓一直上升到快速返回產(chǎn)生再進一步降低。相應(yīng)地，通過降低N阱8B及N-型擴散層21a間的距離及P阱2B和P-型擴散層22a間的距離到這樣一種程度，即在PN結(jié)被導(dǎo)通前不會發(fā)生擊穿現(xiàn)象，可抑制在速返發(fā)生之前擊穿發(fā)生之后電流及熱載流子的產(chǎn)生，并從而進一步提高晶體管的可靠性。
描述了上面既提供N-溝道晶體管也提供P-溝道晶體管的輸入/輸出保護電路的同時，根據(jù)需要也可只提供一個這樣的晶體管。
接著對上面實施例中描述的輸入/輸出保護電路進行描述。在第一個實施例中的輸入/輸出保護電路中，N阱8A及8B被同時形成，同樣P阱2A及2B也同時形成。與此同時，在第二和第三實施例中的輸入/輸出保護電路中，N-型擴散層21或21a及P-型擴散層22或22a可通過預(yù)定的光抗蝕掩模形成和離子植入附加步驟來形成。然而，如果N-型擴散層21或21a與N阱8A及8B同時形成而P-型擴散層22或22a與P阱2A及2B同時形成，則不需要提供另外的生產(chǎn)步驟。在此情況下，除了N-型擴散層21或21a及P-型擴散層22或22a的形成以外，生產(chǎn)第一、第二及第三實施例中的輸入/輸出保護電路的方法是一樣的，因此，在這里詳細描述本發(fā)明的第三實施例中的輸入/輸出保護電路的生產(chǎn)方法。
首先，正如在圖11(a)及11(b)中所看到的，P型硅半導(dǎo)體基片1的表面被選擇地氧化以形成作為場氧化物薄膜12A及絕緣區(qū)12B及12C的500nm厚的硅氧化物薄膜，然后，在預(yù)定位置被用光抗蝕膜23掩蓋時，磷離子被作為N型雜質(zhì)24注入形成N阱8A及8B及大約2um深的N-型擴散層21a。接著，如圖12(a)及12(b)中所示，當在預(yù)定位置被用光抗蝕膜25掩蓋時，硼離子被作為P型雜質(zhì)26注入形成P阱(2A，2B)及大約2微米厚的P-型擴散層22a。此后，如圖13(a)及13(b)中所示，P-型硅半導(dǎo)體基片1的表面被氧化形成10nm厚的柵極絕緣膜5a，然后通過CVD方法在柵極絕緣膜5a的表面上生長作為雜質(zhì)的包含磷的多晶硅薄膜，此后其被制作圖形而在預(yù)定位置處形成柵極電極7Na及7Pa。然后，形成N-型擴散層4及P-型擴散層10并在柵電極7Na及7Pa上形成側(cè)壁間隔6a，此后，選擇進行離子注入以形成N+型擴散層3A、3B及3C以及P+擴散層9A、9B及9C。此后，如圖9、10(a)及10(b)中所示，通過在N+型擴散層3A、3B、3C及P+型擴散層9A、9B及9C表面上成自校準關(guān)系的Ti膜的反應(yīng)形成鈦化硅層11，然后形成作為內(nèi)層絕緣膜13的大約1um厚的氧化硅薄膜。在內(nèi)層絕緣膜13的預(yù)定位置，打孔形成接觸孔14ND等，然后形成另一個未示出的內(nèi)層絕緣膜及接觸孔14GN及14GP，然后形成第二層的金屬線30N等。由此，完成包括輸入/輸出保護電路及內(nèi)電路的半導(dǎo)體器件。
在前面的描述涉及這樣一種情況，即第二導(dǎo)電型的第二擴散層為阱時，由于其僅需要比第二導(dǎo)電型的第一和第三擴散層的雜質(zhì)濃度低的雜質(zhì)濃度且具有一適宜的深度，因此需要另外提供一個特殊的步驟。
在上面描述了第一、第二及第三實施例中輸入/輸出保護電路及其制造方法的同時，下面還要描述應(yīng)用本發(fā)明的另一半導(dǎo)體器件的另一輸入/輸出保護電路。圖14示出了根據(jù)本發(fā)明第四實施例的輸入/輸出保護電路的電路圖。參考圖14，MOS晶體管P2及N2兩者或一個具有上述的與第一、第二或第三實施例中的輸入/輸出保護電路相連接的結(jié)構(gòu)，而電阻器27為由諸如多晶硅膜形成的電阻元件。二極管28為以諸如在擴散層和阱之間形成的PN結(jié)形式的電壓鉗制元件。
接著，對輸入/輸出保護電路的操作進行描述。對于第一、第二及第三實施例中的輸入/輸出保護電路中的晶體管結(jié)構(gòu)，由于漏極具有N阱的寄生電阻20，例如如圖4中所示，在圖3中所描述的性質(zhì)表現(xiàn)為關(guān)系V2a＞VBa，其中輸入保護元件的漏極與諸如輸入電路的內(nèi)部元件的柵電極相連，有這樣一種可能，即可能會對內(nèi)部元件的柵電極施加最大為V2a的電壓，且當V2變得特別高時，有這樣一種可能，即會發(fā)生內(nèi)部元件的柵極絕緣擊穿。因此，通過形成二極管28，其設(shè)在輸入保護元件與內(nèi)部元件之間以低于V2a的電壓擊穿，并在輸入保護元件與二極管28間提供電阻27，將被施加到內(nèi)部元件的電壓可用與V2a的值無關(guān)的二極管28的擊穿電壓來鉗制。在此情況下，由于輸入保護元件的漏極電壓與二極管28的承受電壓間的差從而電流流過電阻器27。
雖然已全面描述了本發(fā)明，對于本領(lǐng)域中的普通技術(shù)人員而言很明顯地所作的各種變化及修改都不會脫離在此所述的本發(fā)明的實質(zhì)及范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包含形成在半導(dǎo)體基片上的多個電路元件；在所述半導(dǎo)體基片上選擇提供用于將所述電路元件彼此電隔離的場氧化物薄膜；用于向所述電路元件中的第一個提供外部信號的輸入端；用于從所述電路元件中的第二個向外提供信號的輸出端；及一對內(nèi)置在所述第一電路元件與所述輸入端之間及所述第二電路元件與所述輸出端之間用于在外部電涌中保護所述電路元件的保護元件；每個所述保護元件包括多個并行設(shè)置的MOS晶體管，而其中每個MOS晶體管包括一個源極區(qū)、一源極電極、一漏極區(qū)、一漏極電極、一絕緣區(qū)以及一柵極電極，而其中源極電極包括選擇形成在所述半導(dǎo)體基片的表面部分的第一導(dǎo)電型的一區(qū)域上的第二導(dǎo)電型的第一擴散層和形成在第二導(dǎo)電型的所述第一擴散層的表面上的第一金屬硅化物層；源電極與所述第一金屬硅化物層連接；漏極區(qū)包括第二導(dǎo)電型的第二擴散層，其在第一導(dǎo)電型的所述區(qū)域的至少一表面部分上與第二導(dǎo)電型的所述第一擴散層成相對的關(guān)系設(shè)置，并且延伸的比所述第二導(dǎo)電型的第一擴散層深；還包括形成在第二導(dǎo)電型的所述第二擴散層的表面部分上并包含濃度比第二導(dǎo)電型的所述第二擴散層的表面部分的濃度高的雜質(zhì)濃度的第二導(dǎo)電型的第三擴散層，提供在第二導(dǎo)電型的所述第三擴散層的表面上的第二金屬硅化物層；漏電極與所述第二金屬硅化物層連接，在第二導(dǎo)電型的所述第一擴散層與第二導(dǎo)電型的所述第三擴散層之間形成一絕緣區(qū)并且從第二導(dǎo)電型的所述第二擴散層的表面延伸到一預(yù)定深度；另外其中的柵電極蓋住第二導(dǎo)電型的所述第一擴散層與內(nèi)置有柵絕緣膜的所述絕緣區(qū)之間的所述半導(dǎo)體基片的表面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于每個形成所述保護元件的所述MOS晶體管在所述柵極電極和所述源電極與同一電源端2相連，當所述漏極電極被施加一過高電壓時，沿從所述漏極電極到第二導(dǎo)電型的所述第一擴散層的電流線路的寄生電阻通過提供第二導(dǎo)電型的所述第二擴散層而增大，從而熱擊穿電壓被設(shè)定的比所述漏電極的承受電壓要高。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于形成所述保護元件的所述MOS晶體管的溝道長度被設(shè)定為比形成所述電路元件的MOS晶體管的最小溝道長度的三倍要短。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于還包含第二導(dǎo)電型的第四擴散層，其與第二導(dǎo)電型的所述第一擴散層的至少一個底面相接觸，并且具有比第二導(dǎo)電型的所述第一擴散層的濃度低的濃度。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于其中第二導(dǎo)電型的所述第四擴散層圍住第二導(dǎo)電型的所述第一擴散層。
6.根據(jù)權(quán)利要求1、2、4及5中任一個權(quán)利要求所述的半導(dǎo)體器件，其特征在于其中第二導(dǎo)電型的所述第二擴散層與第二導(dǎo)電型的阱同時形成。
7.根據(jù)權(quán)利要求4或5所述的半導(dǎo)體器件，其特征在于其中所述第二導(dǎo)電型的第四擴散層與第二導(dǎo)電型的阱同時形成。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于還包含在端部與形成保護元件的每個所述MOS晶體管的漏極電極相連的電阻元件，及在所述電阻元件的另一端與MOS晶體管的源電極之間內(nèi)置的一個鉗制二極管，其具有比MOS晶體管的擊穿電壓低的耐壓。
全文摘要
一種金屬氧化物半導(dǎo)體大規(guī)模集成電路(MOSLSI),其中擴散層的表面由硅構(gòu)成。MOSLSI包括由MOS晶體管形成的輸入及輸出保護元件。每個MOS晶體管包括一個形成在漏極擴散層與柵電極之間的物氧化物膜,這樣?xùn)烹姌O部分延伸到場氧化膜上部位置。在包括場氧化膜及漏極擴散膜的區(qū)域下面形成與漏極擴散層的導(dǎo)電型相同的阱。由于場氧化膜的下部表現(xiàn)出高電阻,即使在擴散層的表面上形成具有低電阻的硅層,晶體管的擊穿電壓也被保持在高值。
文檔編號H01L27/04GK1186341SQ97125880
公開日1998年7月1日 申請日期1997年12月26日 優(yōu)先權(quán)日1996年12月26日
發(fā)明者山本有秀 申請人:日本電氣株式會社