專利名稱：半導(dǎo)體集成電路及采用該電路的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路和一種采用該電路的系統(tǒng)，前者含有一個具有多個基本單元和多個端塊單元的功能模塊。
通常，為了幫助調(diào)試一個采用微處理器的內(nèi)設(shè)控制系統(tǒng)的軟件，開發(fā)了一種用于評估的半導(dǎo)體集成電路(以下簡稱為“評估芯片”)，它提取并從外部監(jiān)視調(diào)試所需的芯片內(nèi)部信息。一個實時的仿真系統(tǒng)利用由該評估芯片所獲取的內(nèi)部信息來實現(xiàn)程序分割功能、實時跟蹤功能、實時仿真功能、以及性能評估范圍功能等等。


圖10A是示出一個普通評估芯片102a的平面圖。除了為進行該評估芯片102a的正常工作而需的信號編塊61之外，該芯片還含有信號端塊60a、60b和60c。這些信號端塊環(huán)繞著評估芯片102a的周邊環(huán)狀排列。
信號端塊60a、60b和60c用來對評估芯片102a中的內(nèi)部信號進行外部的監(jiān)視。例如，信號端塊60a通過引線66a與一個CPU(中央處理單元)和一個數(shù)據(jù)RAM(隨機存取存儲器)相連接，以監(jiān)視評估芯片102a的內(nèi)部數(shù)據(jù)。信號端塊60b通過引線66b與CPU和一個指令ROM(只讀存儲器)相連接，以監(jiān)視芯片102a的內(nèi)部指令。信號端塊60c通過引線66c與一個調(diào)試控制部分相連接，以監(jiān)視調(diào)試控制信息。
例如，在“Nikkei”Electronics(Nikkei電子)“1995年3月13日的第21至22頁中描述了一種與評估芯片102a相同類型的評估芯片。
圖10B是示出另一種普通評估芯片102b的平面圖。該評估芯片102b包括了一些調(diào)試功能，例如程序分割功能，實時跟蹤功能和性能評估范圍功能。評估芯片102b允許只在其內(nèi)部使用的高速信號，所以這些調(diào)試功能可以以高頻實現(xiàn)。
例如，在“Nikkei Electronics”1994年12月5日的第99至109頁中描述了一種與評估芯片102b相同類型的評估芯片。
在圖10A所示的評估芯片102a中，引線66a、66b和66c需要從評估芯片102a內(nèi)的各功能模塊引至設(shè)置在評估芯片102a周邊的信號端塊60a、60b和60c。由于為了實現(xiàn)時跟蹤功能和實時仿真功能，內(nèi)部信號有特定的比特寬度需要監(jiān)視，所以引線66a、66b和66c必須具有特定的比特寬度(例如32比特)。
用來連接各功能模塊和信號端塊60a、60b和60c的引線66a、66b和66c需要占用相當大的面積來在各功能模塊之間的各個通道上布線。而且，信號端腳60a、60b和60c是在評估芯片102a的周邊上額外布設(shè)的。從而，評估芯片102a的尺寸增大了，造成產(chǎn)品產(chǎn)額下降。
因此，這種普通的評估芯片是不適合于批量生產(chǎn)的。這樣，通常對每一種微控制器芯片，一般要開發(fā)一對芯片，即一個評估芯片和一個批量生產(chǎn)芯片。然而，這樣的開發(fā)所伴隨的問題是有大量的開發(fā)步驟。
再有，由于評估芯片102a的引線66a、66b和66c需要引到芯片102a的周邊，因此它們的長度將不可避免地和不希望地變長。由于引線的長度愈長，所造成的信號傳輸延遲就愈長，從而阻礙了工作頻率的提高。因為即使讓各條引線按同樣的路徑布線，但因各輸入端和輸出端位于不同的位置，較長的引線長度還會造成各比特之間信號延遲的較大的差異。這在實現(xiàn)高速實時仿真系統(tǒng)時是有害的。
此外，為了實現(xiàn)實時仿真系統(tǒng)，評估芯片102a的內(nèi)部信號將通過從信號端塊60a、60b和60c延伸到外部裝置的電纜來傳送。電纜的額外延遲時間將進一步增加傳輸延遲。傳輸延遲的增加使得采用與微控制器芯片相同工作頻率的調(diào)試工作變得困難。傳輸延遲的增加還將妨礙內(nèi)設(shè)式控制應(yīng)用軟件的調(diào)試，因為它大多數(shù)在時間上處于臨界處理狀態(tài)，例如對中斷作出響應(yīng)的處理。
對于圖10B所示的評估芯片102b的情形，與評估芯片102a相比，在關(guān)于工作頻率的問題上比較不那么嚴重。然而，每當微控制器芯片的版本有一個新的更改時，或者每當在開發(fā)微控制器芯片時一個內(nèi)設(shè)周邊芯片的布局有新的改變時，仍然必須要開發(fā)一個新的評估芯片。這將增加開發(fā)步驟的數(shù)目。所以評估芯片102b與評估芯片102a有同樣的問題。
根據(jù)本發(fā)明的一個方面，一種半導(dǎo)體集成電路含有一個至少能夠?qū)崿F(xiàn)該半導(dǎo)體集成電路的一部分功能的功能模塊。該功能模塊包括多個基本單元和多個端塊單元。多個端塊單元中的每一個單元都有一個連接器，用來傳遞另一個半導(dǎo)體集成電路和多個基本單元中的一個單元之間的通信。
在本發(fā)明的一個實施例中，每一個端塊單元都至少與多個基本單元中的一個單元相鄰接。
在本發(fā)明的另一個實施例中，利用半導(dǎo)體集成電路的一個內(nèi)部信號來建立通信。
在本發(fā)明的又一個實施例中，另一個半導(dǎo)體集成電路具有處理實時調(diào)試所需信息的功能。
在本發(fā)明的再一個實施例中，利用半導(dǎo)體集成電路的一個外部信號來建立通信。
在本發(fā)明的再一個實施例中，多個基本單元中至少有兩個單元按第一預(yù)定方向排列。
在本發(fā)明的再一個實施例中，多個端塊單元中至少有兩個單元按第二預(yù)定方向排列。
在本發(fā)明的再一個實施例中，各個端塊單元的排列間距等于各個基本單元的排列間距。
在本發(fā)明的再一個實施例中，各個端塊單元的寬度等于各個基本單元的寬度。
在本發(fā)明的再一個實施例中，各個端塊單元的排列間距大于各個基本單元的排列間距。
在本發(fā)明的再一個實施例中，功能模塊包含一個用來用于形成控制電路的區(qū)域。多個端塊單元至少有一個單元設(shè)置在該區(qū)域的至少一個部分內(nèi)。
在本發(fā)明的再一個實施例中，多個端塊單元中的各個單元按“之”字形排列。
在本發(fā)明的再一個實施例中，多個端塊單元中的每一個單元都是輸入端塊單元、輸出端塊單元和輸入輸出端塊單元中的一種。
根據(jù)本發(fā)明的另一個方面，一個系統(tǒng)包括一個第一半導(dǎo)體集成電路，一個第二半導(dǎo)體集成電路，以及一個用來連接第一半導(dǎo)體集成電路和第二半導(dǎo)體集成電路的連接媒體。第一半導(dǎo)體集成電路包含一個至少能實現(xiàn)第一半導(dǎo)體集成電路一部分功能的功能模塊。該功能模塊包括多個基本單元和多個端塊單元。多個端塊單元中的每一個單元都有一個用來傳遞第二半導(dǎo)體集成電路和多個基本單元中的一個單元之間的通信的連接器。第二半導(dǎo)體集成電路具有處理實時調(diào)試所需信息的功能。
在本發(fā)明的一個實施例中，連接媒體是一個凸塊。
在本發(fā)明的另一個實施例中，第一半導(dǎo)體集成電路是從多個半導(dǎo)體集成電路中選出的一個電路。第二半導(dǎo)體集成電路具有處理實時調(diào)試多個半導(dǎo)體集成電路中的任一個電路所需信息的功能。
在本發(fā)明的又一個實施例中，第二半導(dǎo)體集成電路的一個連接層設(shè)置得適配于從多個半導(dǎo)體集成電路中選出的一個電路的連接層。
在本發(fā)明的再一個實施例中，第二半導(dǎo)體集成電路的一個連接層設(shè)置得能夠接納所有的多個半導(dǎo)體集成電路。
這樣，這里所說明的本發(fā)明使實現(xiàn)下述優(yōu)點成為可能(1)提供一種半導(dǎo)體集成電路和一種采用該半導(dǎo)體集成電路的系統(tǒng)，前者具有最小的與尺寸和面積的增加以及芯片引線延遲的增加相關(guān)的影響；以及(2)提供一種評估芯片，它能夠以減少的開發(fā)步驟數(shù)目來進行批量生產(chǎn)。
在閱讀和理解了下面參照附圖所作的詳細說明之后，上述優(yōu)點和其它優(yōu)點對于熟悉本技術(shù)的人們將變得清楚明白。
圖1是示出根據(jù)本發(fā)明的第一個例子的微控制器芯片布局的平面圖；圖2是示出根據(jù)本發(fā)明的第一個例子的微控制芯片中的一個功能模塊內(nèi)的基本單元和端塊單元的布局的平面圖；圖3是示出根據(jù)本發(fā)明的第一個例子的微控制器芯片中的一個功能模塊內(nèi)的基本單元和端塊單元的另一種布局的平面圖；圖4是示出根據(jù)本發(fā)明的第一個例子的微控制器芯片中的一個功能模塊內(nèi)的基本單元和端塊單元的另一種布局的平面圖；圖5是示出根據(jù)本發(fā)明的第二個例子的一個功能模塊內(nèi)的基本單元和端塊單元的布局的平面圖；圖6A至6C是示出互相結(jié)合在一起的一個微控制器芯片和一個仿真芯片的橫截面圖；圖7是示出互相結(jié)合在一起的一些微控制器芯片和一些仿真芯片的原理圖；圖8A至8C分別是示出一個端塊單元的布局的原理圖；圖9是示出以“之”字形排列的端塊單元的簡化平面圖；以及圖10A和10B分別是示出普通評估芯片102a和102b的平面圖。
下面將借助于說明性例子參照附圖來說明本發(fā)明。
例1圖1是示出根據(jù)本發(fā)明的第一個例子的微控制器芯片100的布局的平面圖。該微控制器芯片100含有多個功能模塊。每一個功能模塊都至少能實現(xiàn)微控制器芯片100的一部分功能。例如，功能模塊10a對應(yīng)于CPU數(shù)據(jù)路徑部分。功能模塊10a含有多個端塊單元22，這將在后面討論。
CPU數(shù)據(jù)路徑部分例如包括一個與指令提取有關(guān)的功能，它含有一個用來指明地址或正在執(zhí)行的程序的程序計數(shù)器；一個與算法操作有關(guān)的功能，它用來執(zhí)行各數(shù)據(jù)之間的算法操作或者對一個利用公共電阻或ALU所提取到的操作對象進行計算；以及一個與安裝/存儲有關(guān)的功能，它用來與一個外部設(shè)置的存儲器交換數(shù)據(jù)。因為這些功能要處理具有特定比特寬度(這里為32比特)的指令或數(shù)據(jù)，所以，最有效的做法是按照在邏輯上和物理上都規(guī)則的方式來安排每一個比特行。
圖2是示出功能模塊10a的布局的平面圖。功能模塊10a含有多個數(shù)據(jù)列12。在圖2中，每個數(shù)據(jù)列12都沿著標有Y的箭頭所示的方向(以下簡稱為Y方向)延展，并且沿著圖2中標有X的箭頭所示的方向(下面簡稱為X方向)以間距p有規(guī)則地排列。
多個數(shù)據(jù)列12中的每一列都對應(yīng)著一個32比特寬的信號中的一個比特。例如在圖2中，左端的數(shù)據(jù)列12對應(yīng)著信號比特0，右端的數(shù)據(jù)列12對應(yīng)著信號比特31。
多個數(shù)據(jù)列12中的每一列都含有多個基本單元20和至少一個端塊單元22。各個基本單元20和端塊單元22的寬度都是w。這里，寬度w是指沿X方向的長度。
端塊單元22用來傳遞基本單元20和一個不同于微控制器芯片100的另一個芯片(例如仿真芯片)之間的通信。端塊單元22被分類成用于把信號輸入給微控制器芯片100的端塊單元(輸入端塊單元)；用來從微控制器芯片100輸出信號的端塊單元(輸出端塊單元)；以及用來向/從微控制器芯片100輸入/輸出信號的端塊單元(輸入輸出端塊單元)。以下，輸出端塊單元、輸入端塊單元、和輸入輸出端塊單元將分別稱為端塊單元22a、端塊單元22b和端塊單元22c。
圖8A至8D分別是示出端塊單元22a、22b和22c的布局的原理圖。
圖8A示出用來輸入和輸出信號的端塊單元22c的布局。端塊單元22c含有一個用來把端塊單元22c連接到一個外部芯片上去的連接器32c、一個保護電路34、以及有源元件86b和88b。有源元件86b是用來驅(qū)動一個負載的驅(qū)動電路。有源元件88b是用來放大輸入信號的輸入緩沖電路。
圖8B示出用來輸入信號的端塊單元22b的布局。端塊單元22b含有一個用來把端塊單元22b連接到一個外部芯片上去的連接器32b、一個保護電路34、以及一個有源元件88a。有源元件88a是用來放大輸入信號的輸入緩沖電路。
圖8C示出用來輸出信號的端塊單元22a的布局。端塊單元22a含有一個用來把端塊單元22a連接到一個外部芯片上去的連接器32a、一個保護電路34、以及一個有源元件86a。有源元件86a是用來驅(qū)動負載的驅(qū)動電路。
圖8D示出用來輸入和輸出信號的端塊單元22c的另一種布局。端塊單元22c含有一個用來把端塊單元22c連接到一個外部芯片上去的連接器32c和一個保護電路34。
保護電路34的實現(xiàn)方法例如是，利用一個反向連接的二極管、一個斷路晶體管、一個線繞電阻或一個擴散電阻把一個電阻之類的元件以串連或并連的方式連接到信號端上?；蛘?，可以采用擴散電容和用來驅(qū)動負載的驅(qū)動電路86a和86b中的輸出晶體管的漏極處所形成的寄生二極管來代替作為獨立電路的保護電路34。而且，對于已斷定不需要保護的情形，則可以刪去保護電路34。
基本單元20是對應(yīng)于1個比特的基本處理單元。基本單元20可以是一個基本的邏輯單元，例如一個“與(AND)”元件或者一個“或(OR)”元件?；蛘?，基本單元20也可以是通過結(jié)合多個基本邏輯元件而得到的一個邏輯電路。這種邏輯電路的例子有雙穩(wěn)電路，分路器和全加器。
某些基本單元20連接在端塊單元22a、22b和22c上。下面，連接在端塊單元22a、22b和22c上的基本單元將分別稱作基本單元20a、20b和20c。
如圖2所示，基本單元20a通過引線30a連接在端塊單元22a上?；締卧?0b通過引線30b連接在端塊單元22b上。引線30a和30b分別在基本單元20a和20b的上方延伸。
基本單元20a和連接在其上的端塊單元22a設(shè)置在同一個數(shù)據(jù)列12中，使它們可互相鄰接?；締卧?0b和連接在其上的端塊單元22b設(shè)置在同一個數(shù)據(jù)列22中，使它們可互相鄰接。在本說明書中，所謂“基本單元20和端塊單元22互相鄰接”被定義為這樣的情況除了指基本單元20和端塊單元22的布局是互相相鄰的之外，還指基本單元20和端塊單元22互相直接連接。
下面將說明基本單元20a和一個具體例子。這里假定基本單元20a是一個程序計數(shù)器的電阻單元。從該電阻單元輸出的信號被提供給數(shù)據(jù)路徑中的每個部分(未示出)并通過引線30a提供給端塊單元22a。于是，能夠從微控制器芯片100的外部來監(jiān)視程序計數(shù)器中電阻單元的內(nèi)容。
程序計數(shù)器電阻單元的內(nèi)容表明了當前執(zhí)行的程序的地址。一般，這樣的地址是僅僅在微控制器芯片100內(nèi)使用的信息。因此，為了獲得這個信息，必須借助于軟件利用特定的指令來訪問程序計數(shù)器。具體地說，除了例如停止執(zhí)行目標程序之外，不能夠獲得這個信息。然而，如果能夠?qū)崟r地獲得該信息，則就能夠不中斷微控制器芯片100當前正在執(zhí)行的目標程序，實現(xiàn)實時跟蹤功能。
下面將說明基本單元20b的一個具體例子。這里基本單元20b例如是一個含有分路器的指令電阻單元。分路器的一個輸入連接在數(shù)據(jù)路徑中的另一個單元(圖2中未示出)上，另一輸入通過引線30b連接到端塊單元22b上。于是，可以從外部向微控制器芯片100輸入一個指令。而且，一個不同于微控制器芯片100的指令存儲器中的指令的指令能夠以相同于微控制器芯片100的指令存儲器中的指令的時序給出。于是便能夠?qū)崿F(xiàn)實時仿真。
端塊單元22a和22b的連接器32a和32b分別用來傳遞外部芯片與基本單元20a之間的以及與基本單元20b之間的通信。連接器32a和32b制作在組成端塊單元22a和22b的多個引線層中的最高引線層上。
另一方面，圖2數(shù)據(jù)列12中Y方向上的用來連接各基本單元20(20a，20b)的引線可以制作在除了最高引線層之外的其他引線層上。于是，端塊單元22a和22b的連接器32a和32b可以制作得不干擾數(shù)據(jù)路徑中各數(shù)據(jù)列內(nèi)的引線。
此外，端塊單元22a和22b可以通過延長端塊單元22a和22b以及基本單元20a和20b上方的引線而分別連接到基本單元20a和20b上。從而，將端塊單元連接到基本單元不需要專門的引線區(qū)域。其結(jié)果是，端塊單元22a和22b能夠布置在一個具有最小尺寸的面積內(nèi)。
如圖6A所示，為了通過端塊單元22a和22b的連接器32a和32b來監(jiān)視微控制器芯片100中的內(nèi)部信號，以及/或者為了通過端塊單元22a和22b的連接器32a和32b來向微控制器芯片100提供了一個外部信號，可以通過把微控制器芯片100和一個仿真芯片82互相結(jié)合在一起而形成一個仿真模塊89。微控制器芯片100和仿真芯片82例如可以采用微凸塊結(jié)合技術(shù)來結(jié)合。
仿真芯片82可以這樣獲得把一個能實現(xiàn)實時跟蹤功能的電路和一個能實現(xiàn)實時仿真功能的電路集成在一塊芯片上。仿真芯片82具有處理實時調(diào)試所需信息的功能。
再有，如圖6A所示，實時仿真系統(tǒng)可以這樣來實現(xiàn)將仿真模塊89和一個用于仿真等目的的存儲器片83安裝在一個引線基底87上，并用引線85或者基底上或基底內(nèi)的引線把它們互相連接起來。
圖6B是圖6A所示仿真模塊89中圈出的那部分的放大圖。微控制器芯片100和仿真芯片82是這樣結(jié)合的在微控制器芯片100的連接器32a和32b上形成金屬凸塊80，然后把連接器32a和32b通過凸塊80連接到仿真芯片82的連接器84上。不過，連接微控制器芯片100和仿真芯片82的方法并不局限于凸塊。只要能使微控制器芯片100和仿真芯片82發(fā)生電連接，便可以采用任何的方法。例如可以使用細導(dǎo)線。
圖6C是微控制器芯片100和仿真芯片82之間的連接部分中圈出部分的放大圖。
仿真芯片82含有一些元件層和引線層，構(gòu)成能實現(xiàn)實時跟蹤功能的電路和能夠?qū)崿F(xiàn)實時仿真功能的電路。仿真芯片82的連接器84制作在仿真芯片82的各元件層和引線層上面的最高引線層(連接層)上。
圖7是示出通過把微控制器芯片100a、100b和100c分別與仿真芯片82a、82b和82c相結(jié)合而形成仿真模塊89a、89b和89c的方式。
微控制器芯片100a、100b和100c中各自的連接器32a和32b的位置是互不相同的。
仿真芯片82具有處理在微控制器芯片100a、100b和100c的任一個芯片中進行實時調(diào)試所需信息的功能。
仿真芯片82a、82b和82c各自的除了最高引線層(連接層)之外的其他層都與仿真芯片82的相同。
仿真芯片82a、82b和82c各自的最高引線層(連接層)制作得分別匹配于微控制器芯片100a、100b和100c的連接器32a和32b的位置。
這樣，只要簡單地改變仿真芯片82的最高引線層(連接層)，便可以以減少的開發(fā)步驟數(shù)目來實現(xiàn)不同類型的微控制器芯片100 a、100b和100c的仿真芯片82a、82b和82c。
再有，對于微控制器芯片100a、100b和100c的連接器32a和32b的位置相同的情形，同一種仿真芯片就能夠用來形成各種類型的微控制器芯片100a、100b和100c。于是，開發(fā)一個仿真芯片的步驟數(shù)目就可以達到最少。
對于本發(fā)明被應(yīng)用于不同于上述CPU數(shù)據(jù)路徑部分的、具有不規(guī)則排列的電路部分的情形，如圖1所示，端塊單元23可以集中地排列在各功能模塊之間的適當?shù)奈恢蒙?。這種信號中的大多數(shù)都可能是與控制有關(guān)的信號，它們在數(shù)目上是相當小的。所以，即使像圖1所示那樣安排端塊單元23，對芯片面積大小的影響也是小的。或者，端塊單元23也可以安排在具有較大面積的功能模塊內(nèi)，如存儲器模塊內(nèi)。
圖3是示出基本單元20和端塊22單元22a和22b的另一種布局的原理圖。
功能模塊10a含有多個數(shù)據(jù)列12。每個數(shù)據(jù)列12都沿著Y方向延伸，并在X方向以間距p規(guī)則地排列。
功能模塊10a還含有一個控制列19?？刂屏?9沿Y方向延伸，并在X方向以間距p0排列?？刂屏?9含有多個控制電路21。每個控制電路21例如可以含有一個控制信號發(fā)生電路和/或一個信號驅(qū)動電路。各個控制電路21的寬度都為w0。
功能模塊10a還包含多個數(shù)據(jù)行14。每個數(shù)據(jù)行14都沿X方向延伸并含有多個基本單元20。基本單元20沿X方向以間距p排列。每個基本單元的寬度都為w。
功能模塊10a還含有端塊單元行16a和16b。每個端塊單元行16a和16b都沿X方向延伸。端塊單元行16a和16b分別含有多個端塊單元22a和22b。端塊單元22a和22b沿著X方向以間距p1排列。每個端塊單元22a和22b的寬度都為w1。這里，假定w1等于1.15×w。
功能模塊10a可以只含有一個端塊單元行。
如圖3所示，基本單元20a通過引線30a連接到端塊單元22a上。類似地，基本單元20b通過引線30b連接到端塊單元22b上。
此外，基本單元20a與連接在其上的端塊單元22a安排得互相鄰接。類似地，基本單元20b與連接在其上的端塊單元22b安排得互相鄰接。
為了簡化說明，分別把間距p、p0和p1當作寬度w、w0和w1。由于電源引線或接地引線可能安排在各基本單元20(20a、20b)之間，所以間距和寬度實際是有差別的。
如上所述，在所述例舉的CPU數(shù)據(jù)路徑部分中，多個數(shù)據(jù)列12中的每一列都對應(yīng)于32比特寬度信號中的一個比特。在此情形下，每個數(shù)據(jù)行14的寬度為(32×w+w0)，每個端塊單元行16a和16b的寬度為(32×w1)。
當控制電路21的寬度為w0(＝4.8×w)時，數(shù)據(jù)行14的寬度和端塊單元行16a和16b的寬度就變得相等。這是因為，由于假定了w1等于1.15×w，則當w0等于4.8×w時就會滿足等式32×w+w0＝32×w1。
在對應(yīng)于控制列19的區(qū)域內(nèi)，每個端塊單元行16a和16b都分別含有端塊單元22a和22b，而不是控制電路21。因為每個端塊單元22a和22b都只具有一個固定的功能，所以不需要控制。于是，在端塊單元行16a和16b中不需要提供控制電路21。
端塊單元22a和22b的這種安排使功能模塊10a的整個寬度得到充分的利用。
即使對于在端塊單元22a和22b內(nèi)需要控制信號的情形，可以認為控制信號的數(shù)目要少得多。因此，可以從功能模塊10a外部直接把控制信號傳送給端塊單元22a和22b。
圖4是示出采用基本單元20和端塊單元22a及22b的另一種布局的功能模塊10a的平面圖。
該功能模塊10a含有多個數(shù)據(jù)列13。每個數(shù)據(jù)列13都沿Y方向延伸，并在X方向以間距p規(guī)則地排列。
功能模塊10a還含有多個數(shù)據(jù)行15。每個數(shù)據(jù)行都沿X方向延伸，并含有多個基本單元20。各基本單元20沿著X方向以間距p排列。每個基本單元20的寬度都為w。
功能模塊10a還含端塊單元行17a和17b。每個端塊單元行17a和17b都沿X方向延伸。端塊單元行17a和17b分別含有多個端塊單元22a和22b。端塊單元22a和22b沿Y方向以間距p2交替地排列，使得在X方向上以間距2×p按“之”字形排列。每個端塊單元22a和22b都具有寬度w1。這里，w1等于1.15w。
功能模塊10a可以只含有一個端塊單元行。
如圖4所示，基本單元20a通過引線30a連接到端塊單元22a上?；締卧?0b通過引線30b連接到端塊單元22b上。
基本單元20a和連接在其上的端塊單元22a安排得沿著Y方向互相鄰接。類似地，基本單元20b和連接在其上的端塊單元22b安排得沿著Y方向互相鄰接。
為了簡化說明，把間距p當作寬度w。由于電源引線或接地引線可能安排在各基本單元20(20a、20b)之間，所以間距和寬度實際上是有差異的。
如上所述，在所例舉的CPU數(shù)據(jù)總線部分，多個數(shù)據(jù)列13中的每一列都對應(yīng)著一個32比特寬信號中的一個比特。在此情形下，每個數(shù)據(jù)行15的寬度為(32×w)，每個端塊單元行17a和17b的寬度為(31×w+w1)。
由于w1為1.15×w，所以，每個端塊單元行17a和17b的寬度與數(shù)據(jù)行15的寬度之間的差值為31×w+1.15×w-32×w，即0.15×w。這個差值等于每個端塊單元22a和22b的寬度與每個基本單元20(20a、20b)的寬度之間的差值。具體地說，每個端塊單元行17a和17b的寬度要比每個數(shù)據(jù)行15的寬度多0.15×w。然而，相對于數(shù)據(jù)行15的寬度來說，這個差值小得可以略去不計，從而不會引起問題。
由于各端塊單元22a和22b以“之”字形排列，每個端塊單元行17a和17b的面積大小需要大到能夠容納較高處的和較低處的端塊單元22a和22b。然而，由于端塊單元22a或22b與分別連接在它們上的基本單元20a和20b是安排在同一列中的，所以可以在數(shù)據(jù)列13內(nèi)基本單元20(20a、20b)的上方來布置引線。這樣，在數(shù)據(jù)行15和端塊單元行17a和17b之間不需要提供額外的區(qū)域。
在圖4所示的功能模塊10a中，以及在圖2和圖3所示的功能模塊10a中，連接器32a和32b具有方形形狀。為了控制由于″之″字形布局而引起的端塊單元22a和22b在Y方向上的長度增加，可以如圖9所示把方形的連接器32a和32b轉(zhuǎn)動45°。其結(jié)果是，Y方向上的間距可以小到p
如果連接器32a和32b具有圓形形狀，也可以得到相同的效果。
根據(jù)本發(fā)明的第一個例子，端塊單元22a和22b在微控制器芯片100的功能模塊10a內(nèi)是規(guī)則排列的。于是，基本單元20a與端塊單元22a之間的距離以及基本單元20b與端塊單元22b之間的距離都可以盡可能地短和均勻。同時，用于引線的面積大小也可以最小化。這樣，與微控制器芯片100面積大小增加以及引線延遲增加相關(guān)聯(lián)的影響可以最小化。
再有，微控制器芯片100可以共用于評估芯片和批量生產(chǎn)芯片。其結(jié)果是，開發(fā)步驟的數(shù)目可以減少。
還有，微控制器芯片100可以適用于一個具有與評估芯片102b相等效的功能的仿真模塊89。微控制器芯片100的電學(xué)特性和仿真模塊89的電學(xué)特性可以是極為相近的。
端塊單元22a和22b是規(guī)則排列的，所以基本單元20a與端塊單元22a之間的距離以及基本單元20b與端塊單元22b之間的距離可以盡可能地短和均勻。同時，引線面積的大小也最小化了。這種結(jié)構(gòu)也適用于這樣的半導(dǎo)體集成電路器件，在那里使用了由不同工藝所制造的幾個半導(dǎo)體集成電路器件，并把這些器件結(jié)合成了一個基底。具體地說，多個半導(dǎo)體集成電路器件結(jié)合的例子有一個微控制器芯片和一個DRAM(動態(tài)隨機存取存儲器)；一個微控制器芯片和一個用于處理模擬信號的半導(dǎo)體集成電路；以及一個帶有內(nèi)設(shè)快速存儲器(即一種電可重寫的只讀存儲器)的微控制器芯片和一個DRAM。
例2圖5是示出一個功能模塊40的布局的平面圖。該功能模塊40可以是含在微控制器芯片100內(nèi)的多個功能模塊中的一個。
功能模塊40含有多個行44。每一行都沿著X方向延伸并互相平行地排列，同時安排有一些用于分開各個相鄰行44的、布置引線的保持區(qū)域。
多個行44中的每一行都含有多個標準單元42。每個標準單元42都有一致的長度h。
端塊單元46a和46b與例1中所描述的端塊單元22a和22b有相同的功能和結(jié)構(gòu)，并具有與標準單元42相同的長度h。每個端塊單元46a和46b都連接到同一行中的相鄰標準單元42上或者相鄰行中的相鄰標準單元42上。
例如在圖5中，含在頂部第二行44中的端塊單元46b通過引線50連接到含在同一行44中的標準單元48b上。引線50在標準單元48b的上方延伸。含在頂部第三行44中的端塊單元46a通過一條沿著兩個行44之間延伸的通道引線54連接到含在相鄰行44中的標準單元48a上。含在最底部行44中的端塊單元46b通過引線52連接到含在同一行中的標準單元48c上。引線52沿著標準單元48c的上方延伸。
各標準單元42之間的引線路徑避開端塊單元46a和46b的連接器56a和56b，或者利用一個不同于含有連接器56a和56b的引線層的引線層。此外，各標準單元42之間的引線集中地與功能模塊40中的其他引線一起布設(shè)。
根據(jù)本發(fā)明的第二個例子，端塊單元46a、46b，標準單元42，以及它們的引線在微控制器芯片100的功能模塊40中集中地布設(shè)。所以，標準單元48a、48b和48c與端塊單元46a和46b之間的距離可以盡可能地短和均勻，并且用于引線的面積大小可以最小化。其結(jié)果是，與微控制器芯片100面積大小的增加和引線延遲的增加相關(guān)的影響可以最小化。
再有，微控制器芯片100能夠公用地用評估芯片和批量生產(chǎn)芯片。結(jié)果，開發(fā)步驟的數(shù)目可以減少。
還有，微控制器芯片100也適用于具有與評估芯片102b相等效的功能的仿真模塊89。微控制器芯片100和仿真模塊89的電學(xué)特性可以是極為相近的。
根據(jù)本發(fā)明的一種半導(dǎo)體集成電路含有多個端塊單元，每個端塊單元都含有一個用來傳遞多個基本單元中的一個單元與另一個半導(dǎo)體集成電路之間的通信。該半導(dǎo)體集成電路與另一個半導(dǎo)體集成電路被結(jié)合在一起，形成一個模塊。這種結(jié)合使得該半導(dǎo)體集成電路能夠通過簡單地改變另一個半導(dǎo)體集成電路的一個部分(即連接層)而被各種類型的半導(dǎo)體集成電路所接納。于是，開發(fā)一個模塊所需的步驟數(shù)目減少了。
再有，通過規(guī)則地排列多個基本單元和多個端塊單元，與該半導(dǎo)體集成電路面積大小增加和引線延遲增加相關(guān)的影響可以最小化。從而，用于評估的半導(dǎo)體集成電路同樣也可以用作為批量生產(chǎn)的半導(dǎo)體集成電路。于是，開發(fā)用于評估的半導(dǎo)體集成電路和批量生產(chǎn)的半導(dǎo)體集成電路所需的步驟數(shù)目可以減少。
對于采用上述半導(dǎo)體集成電路的系統(tǒng)，也可以得到類似的效果。
對于熟悉本技術(shù)領(lǐng)域的人們來說，在不偏離本發(fā)明的范疇和精神的情形下，各種其他的修改將是明顯的和可以容易實現(xiàn)的。所以，不希望這里所附的權(quán)利要求的范疇被局限于這里所給出的說明，而希望這些權(quán)利要求被廣義地理解。
權(quán)利要求
1.一種半導(dǎo)體集成電路，它包括一個至少能實現(xiàn)該半導(dǎo)體集成電路的一部分功能的功能模塊，其中該功能模塊含有多個基本單元和多個端塊單元；以及多個端塊單元中的每一個單元都有一個連接器，用來傳遞另一個半導(dǎo)體集成電路與多個基本模塊中的一個模塊之間的通信。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中多個端塊單元中的每一個單元都至少鄰接于多個基本單元中的一個單元。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中的通信是通過利用該半導(dǎo)體集成電路的一個內(nèi)部信號來建立的。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其中另一個半導(dǎo)體集成電路具有能處理實時調(diào)試所需信息的功能。
5.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中的通信是通過利用該半導(dǎo)體集成電路的一個外部信號來建立的。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中多個基本單元中的至少兩個單元是沿著一個第一預(yù)定方向排列的。
7.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路，其中多個端塊單元中的至少兩個單元是沿著一個第二預(yù)定方向排列的。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中各個端塊單元的排列間距等于各個基本單元的排列間距。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，其中各個端塊單元的寬度等于各個基本單元的寬度。
10.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中各個端塊單元的排列間距大于各個基本單元的排列間距。
11.根據(jù)權(quán)利要求10的半導(dǎo)體集成電路，其中功能模塊含有一個用來準備制作一個控制電路的區(qū)域；以及在該區(qū)域的至少一部分中設(shè)置了多個端塊單元中的至少一個單元。
12.根據(jù)權(quán)利要求10的半導(dǎo)體集成電路，其中多個端塊單元中的各個單元按“之”字形排列。
13.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中多個端塊單元中的每一個單元都是輸入端塊單元，輸出端塊單元和輸入輸出端塊單元中的任一種單元。
14.一種系統(tǒng)，它包括一個第一半導(dǎo)體集成電路、一個第二半導(dǎo)體集成電路、以及一個用來連接第一半導(dǎo)體集成電路和第二半導(dǎo)體集成電路的連接媒體，其中第一半導(dǎo)體集成電路含有一個至少能實現(xiàn)該第一半導(dǎo)體集成電路一部分功能的功能模塊；該功能模塊含有多個基本單元和多個端塊單元；多個端塊單元中的每個單元都有一個連接器，用來傳遞第二半導(dǎo)體集成電路與多個基本單元中的一個單元之間的通信；以及第二半導(dǎo)體集成電路具有能處理實時調(diào)試所需信息的功能。
15.根據(jù)權(quán)利要求14的系統(tǒng)，其中連接媒體是一個凸塊。
16.根據(jù)權(quán)利要求14的系統(tǒng)，其中第一半導(dǎo)體集成電路是從多個半導(dǎo)體集成電路中選出的一個電路；以及第二半導(dǎo)體集成電路具有能處理實時調(diào)試多個半導(dǎo)體集成電路中任一個電路所需信息的功能。
17.根據(jù)權(quán)利要求16的系統(tǒng)，其中提供了第二半導(dǎo)體集成電路的一個連接層，它適配于從多個半導(dǎo)體集成電路中選出的一個電路的連接層。
18.根據(jù)權(quán)利要求16的系統(tǒng)，其中提供了第二半導(dǎo)體集成電路的一個連接層，它能接納所有的多個半導(dǎo)體集成電路。
全文摘要
一種半導(dǎo)體集成電路含有一個至少能實現(xiàn)該半導(dǎo)體集成電路一部分功能的功能模塊。該功能模塊含有多個基本單元和多個端塊單元。多個端塊單元中的每個單元都有一個連接器，用來傳遞另一個半導(dǎo)體集成電路和多個基本單元中的一個單元之間的通信。
文檔編號H01L27/02GK1163483SQ9710379
公開日1997年10月29日 申請日期1997年4月18日 優(yōu)先權(quán)日1997年4月18日
發(fā)明者西道佳人, 小椋里, 尾崎伸治, 得能誠司, 三好明, 山本裕明, 春日義昭 申請人:松下電器產(chǎn)業(yè)株式會社