專利名稱：半導(dǎo)體芯片上的電感的結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路(IC)的結(jié)構(gòu)及其制造方法。本發(fā)明特別涉及實現(xiàn)作為集成電路(IC)一部分的電感電路結(jié)構(gòu)及其制造方法，其中所說集成電路的線寬在微米或亞微米量級，可以完全集成這種電感電路，并將之規(guī)則地用作IC電路元件。
盡管隨著超大規(guī)模集成電路(VLSI)和甚大規(guī)模集成電路(ULSI)的制造技術(shù)的發(fā)展，電子電路越來越小型化，但仍有電感電路不適于IC實現(xiàn)這樣一個極大的難點限制著集成電路技術(shù)。該問題是因為IC制造技術(shù)多數(shù)為‘層取向’，一般包括連續(xù)形成多層水平表面的工藝。然而，電感電路為‘非平面’構(gòu)形，一般為連續(xù)的螺旋形。這種特殊的非平面螺旋構(gòu)形妨礙了實現(xiàn)將電感電路集成為IC器件的一部分的IC制造工藝。
這種技術(shù)上的難題嚴(yán)重地限制了IC技術(shù)的應(yīng)用范圍。電感電路廣泛用于各種濾波器、振蕩器、諧振器、變壓器和許多用于通信信號發(fā)生及處理、能量存儲、靜電放電(ESD)或過電應(yīng)力(EOS)保護(hù)的其它控制電路。這種不能在IC芯片上集成電感電路的限制極大地阻礙了這些領(lǐng)域的技術(shù)進(jìn)步。正如下文將要討論的那樣，對于涉及電感電路的器件仍在應(yīng)用傳統(tǒng)的設(shè)計和制造技術(shù)，數(shù)十年來沒有進(jìn)展。這一問題還阻礙了包含有電感電路的所有器件得益于IC制造技術(shù)。這樣，由于不能采用高精度而且有效的IC制造技術(shù)，使需要使用電感電路的器件最小型化和進(jìn)行批量生產(chǎn)，所以，與IC制造的器件相比，這些器件體積龐大，并且成本較高。
在1988年11月8日授權(quán)、名稱為“被盜物品檢測標(biāo)簽片及其制造方法”的美國專利4783646中，Matsuzaki公開了一種被盜物品檢測標(biāo)簽片(a stolen article detection tag sheet)。該標(biāo)簽片包括發(fā)射天線部分、接收天線部分、和串聯(lián)于接收和發(fā)射天線部分之間的電感器部分。該標(biāo)簽片包括半導(dǎo)體二極管芯片，該半導(dǎo)體二極管芯片有安裝于電感器第一部分且與之電連接的半導(dǎo)體襯底和形成于襯底頂部的肖特基勢壘電極。該標(biāo)簽片還包括與肖特基勢壘電極的導(dǎo)電部件相接觸形成的第二導(dǎo)電圖形。半導(dǎo)體芯片二極管和電感器部分彼此并聯(lián)，構(gòu)成一個LC諧振器，諧振器的頻率由二極管的寄生電容和此特定標(biāo)簽片中2.4nH的電感決定。
Matzusaki公開了一種在印刷電路(PC)板上實現(xiàn)LC諧振電路的方法。然而，雖然Matzusaki的技術(shù)公開了一種制造LC電路的結(jié)構(gòu)，其中由于導(dǎo)電線與二極管電極并聯(lián)，電感與寄生電容一起產(chǎn)生，但沒有給出在集成電路(IC)芯片上單獨(dú)制造電感的方法。而且，由于由Matzusaki所公開的諧振器的尺寸為幾百微米(μm)，所以，由Matzusaki公開的技術(shù)和器件結(jié)構(gòu)無法應(yīng)用于線寬在幾微米或亞微米量級的IC器件的制造中。
在另一篇1989年6月20日授權(quán)、名稱為“用于放大器的直流偏壓的多螺旋電感器”的美國專利4841253中，Crabill公開了一種在芯片上有DC偏壓的單片半導(dǎo)體，包括接在相應(yīng)的偏置和半導(dǎo)體電路之間的多個串聯(lián)連接的螺旋形電感器。如

圖1、2和3所示，該專利權(quán)利要求書所述的包括這些螺旋形電感器的電感裝置皆為芯片外元件。由于在水平面上作為螺旋形延展的特殊結(jié)構(gòu)，使這些電感電路占據(jù)很大IC芯片面積，因此，不適于密集的IC集成，特別不適于超大規(guī)模集成(VLSI)。而且，由于是平面結(jié)構(gòu)，由這種平面螺旋形電感器提供的電感很有限。所以，在Crabill的發(fā)明中公開和使用的電感的應(yīng)用很有限。
除了上述的螺旋形電感器外，下面參照1989年1月24日授予Sikora的美國專利480032“Single Ended Self-Oscillating DC-DCConverter for Intermittently Energized Load Having VBEResponsive Current Limit Circuit”，或者另一篇1989年7月4日授予Kitchen的美國專利4845580“AC DC Spike EliminatingBandpass Filter”，說明在不同器件中使用電感電路的情況。這些專利中公開的電感電路仍作為繞線電路元件引入。顯然這些電感電路不能作為IC器件的一部分在IC芯片上實現(xiàn)。
因此，在IC器件，特別是需要采用電感電路的電子器件的制造技術(shù)中，仍然需要提供一種能克服這些限制的結(jié)構(gòu)和制造方法。
因此，本發(fā)明的目的是提供一種在IC芯片上的電感電路的結(jié)構(gòu)及其制造方法，以解決上述現(xiàn)有技術(shù)中的問題。
具體地，本發(fā)明的一個目的是提供一種能把電感電路集成于其上的IC結(jié)構(gòu)和制造方法。
本發(fā)明的另一個目的是提供一種集成電感電路使之成為IC器件一部分的IC結(jié)構(gòu)及其制造方法，以便能把電感器件的尺寸減至可與VLSI或ULSI線寬相比的范圍。
本發(fā)明的再一個目的是提供一種集成電感電路使之成為IC器件一部分的IC結(jié)構(gòu)及其制造方法，以便利用IC制造方法，使引入了電感電路的電子器件最小化，和批量生產(chǎn)這種器件。
本發(fā)明的又一個目的是提供一種集成電感電路使之成為IC器件一部分的IC結(jié)構(gòu)及其制造方法，以便利用IC制造方法，提高引入了電感電路的電子器件的制造質(zhì)量。
本發(fā)明的又一個目的是提供一種集成電感電路使之成為IC器件一部分的IC結(jié)構(gòu)及其制造方法，由于較好的設(shè)計和由IC技術(shù)所提供的較高制造質(zhì)量，從而可提高引入了電感電路的電子器件的諸如速度、控制精度或其它工作特性等性能水平。
簡言之，在優(yōu)選實施例中，本發(fā)明包括電感電路。在包括襯底層和介質(zhì)層的半導(dǎo)體芯片上制造電感電路。電感電路包括被介質(zhì)層包圍且由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯。包圍電感鐵芯的介質(zhì)層又被導(dǎo)電線環(huán)繞，導(dǎo)電線包括下導(dǎo)電線、在穿過包圍介質(zhì)層的通路(vias)中的導(dǎo)電線、及上導(dǎo)電線。用IC制造工藝使這些導(dǎo)電線構(gòu)圖。于是，電感鐵芯、包圍電感鐵芯的介質(zhì)層、和環(huán)繞導(dǎo)電線構(gòu)成電感電路，電感電路形成于包括襯底層和介質(zhì)層的半導(dǎo)體芯片上。
毫無疑問，在閱讀了下面參照各附圖對優(yōu)選實施例的說明后，本領(lǐng)域的技術(shù)人員會很清楚本發(fā)明的這些和其它目的及優(yōu)點。
圖1A-1K是本發(fā)明的制造電感電路的工藝步驟的剖面圖、頂視圖和局部透視圖。
圖2A-2E是按本發(fā)明的制造另一電感電路的工藝步驟的剖面圖或頂視圖。
圖3A-3D表示形成于IC芯片上的多層水平面上的不同電感電路的組合；及圖4A-4C是一種電感電路的局部透視圖，或是利用穿過幾個水平面的通路連線，或是利用幾個垂直面間的水平連線，連接在幾個水平面或垂直面上的多個水平線圈或垂直線圈，可構(gòu)成所說電感電路。
圖1A-1G示出了制造IC電感電路100的工藝步驟。圖1A示出了其上表面支撐介質(zhì)層110的襯底105。在介質(zhì)層110上淀積導(dǎo)電層115。然后，利用刻蝕工藝或其它IC處理步驟，例如，利用光刻技術(shù)，使導(dǎo)電層115構(gòu)圖，形成下導(dǎo)電線115-1。圖1B是在介質(zhì)層110上的已構(gòu)圖的下導(dǎo)電線115-1的頂視圖。圖1C示出了在下導(dǎo)電線115-1上形成的第二介質(zhì)層120。然后，在介質(zhì)層120上淀積高磁敏感材料(HMSM)層125。然后蝕刻HMSM層125，形成電感鐵芯125-1。圖1D示出了在電感鐵芯125-1上淀積另一介質(zhì)層130的下一步驟。如圖1E所示，穿過介質(zhì)層形成‘通路’135即小針孔135，其中每個‘通路’中皆填有導(dǎo)電材料，以便與下導(dǎo)電線115-1電接觸。圖1F示出了形成于介質(zhì)層130上的另一導(dǎo)電層140，然后，如圖1G所示，蝕刻導(dǎo)電層140，使之構(gòu)圖，形成上導(dǎo)電線140-1，其中每根上導(dǎo)電線連接兩個通路，于是構(gòu)成圍繞HMSM電感鐵芯125-1的電路。然后，在導(dǎo)電線140-1上形成另一介質(zhì)層150，以構(gòu)成保護(hù)整個電感電路100的鈍化和絕緣層150。
為了更清楚地表示電感電路100的構(gòu)成，圖1I、1I’和1J是通過利用通路連線135連接下電感線115-1與上電感線140-1形成的電感線的頂視圖和側(cè)透視圖。圖1I’示出了包括電感鐵芯125-1的電感電路，而圖1I示出了沒有電感鐵芯的電感電路100。這樣形成的電感電路100所用的這種三維多平面構(gòu)形的導(dǎo)電線給IC電路的設(shè)計者提供了一種避免傳統(tǒng)層取向IC設(shè)計思想限制的技術(shù)。
圖1K是用于ESD保護(hù)的電感電路100的透視圖，其中導(dǎo)電線的一端與內(nèi)部電路155連接，而另一端與鍵合焊盤160連接，以便釋放由于靜電放電產(chǎn)生的過電流。電感電路100，即連接的電感線115-1、135和140-1響應(yīng)靜電放電產(chǎn)生電感電壓和電流，這可以防止在內(nèi)部電路155內(nèi)放電的恒定的高電壓和電流，從而可以使由ESD或EOS產(chǎn)生的損害最小化。
本發(fā)明公開了一種在半導(dǎo)體芯片105上制造的集成電路(IC)電感電路100。該IC電感電路100包括電感線，利用穿過半導(dǎo)體芯片105中的各層間的多根通路連線135，連接位于如上表面層和底表面層等半導(dǎo)體芯片的各層上的多根導(dǎo)電線，例如導(dǎo)電線115-1和140-1，在半導(dǎo)體芯片中形成該電感線，于是在半導(dǎo)體芯片105中形成IC電感線圈。位于各層上的電感線和多根通路連線是利用IC工藝在半導(dǎo)體芯片105上制造的。
圖1H示出了包括電感電路100的本發(fā)明的一個優(yōu)選實施例。在包括襯底層105和介質(zhì)層110的半導(dǎo)體芯片上制作電感電路100。電感電路100包括由高磁敏感材料構(gòu)成的電感鐵芯125-1，該鐵芯被包括介質(zhì)層120和130的介質(zhì)層包圍。包繞電感鐵芯125-1的介質(zhì)層即介質(zhì)層120和130又被包括下導(dǎo)電線115-1、‘通路’135中的導(dǎo)電線和上導(dǎo)電線140-1的導(dǎo)電線環(huán)繞。利用IC制造工藝，使導(dǎo)電線構(gòu)圖。于是電感鐵芯125-1、圍繞電感鐵芯125-1的介質(zhì)層(層120和130)和環(huán)繞導(dǎo)電線(線115-1、135和140)構(gòu)成電感電路100。電感電路100形成于包括襯底105和介質(zhì)層110的半導(dǎo)體芯片上。
圖1K也示出了本發(fā)明的一個優(yōu)選實施例，其中，集成電感電路100的電感線圈還與位于半導(dǎo)體芯片105上的內(nèi)部電路155及鍵合焊盤160連接，以保護(hù)內(nèi)部電路不受靜電放電(ESD)或過電應(yīng)力(EOS)的損害。
圖1A-1K還公開了一種利用IC制造工藝在襯底105上制造集成電感電路100的方法，該方法包括下列步驟(a)在襯底105上形成三層結(jié)構(gòu)，并使該三層結(jié)構(gòu)構(gòu)圖，三層結(jié)構(gòu)包括多根下電感線115-1、多根上電感線140-1和由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯125-1，電感鐵芯125-1絕緣地形成于上電感線140-1和下電感線115-1之間；及(b)穿過電感鐵芯形成多個連接裝置135，以連接上電感線140-1與相應(yīng)的下電感線115-1，形成結(jié)合的電感線，使之環(huán)繞電感鐵芯125-1，以便于電感電流于其中導(dǎo)通，從而在電感鐵芯125-1中產(chǎn)生感應(yīng)磁場。在優(yōu)選實施例中，上述制造集成電感電路100的方法中，包括形成三層結(jié)構(gòu)和使三層結(jié)構(gòu)構(gòu)圖的步驟(a)及形成連接裝置的步驟(b)，步驟(a)和(b)皆利用IC制造工藝，因而可以制造線寬接近一微米或以下的集成電感電路100。
圖2A-2E示出了在IC芯片上制造電感電路200的另一工藝步驟。圖2A示出了包括可以是如硅襯底的半導(dǎo)體襯底205和首先淀積于襯底205上表面上的高磁敏感材料210層。然后，在該HMSM層210上淀積導(dǎo)電層215，利用如蝕刻等IC處理步驟，使該導(dǎo)電層215構(gòu)圖，以形成下電感線215-1。圖2B是下電感線215-1的頂視圖。圖2C示出了淀積在下電感線215-1上的另一高磁敏感材料層220。穿過HMSM層220，形成多個‘通路’225，然后，用導(dǎo)電材料填充每個通路，以便與下電感線215-1接觸。在HMSM層220上形成另一導(dǎo)電層230，然后，構(gòu)圖以便形成與通路電接觸的多根上電感線230-1，如圖2D所示。然后，如圖2E所示，在上電感線230-1上淀積另一HMSM層235，以完成電感器200的結(jié)構(gòu)，該電感器200有被HMSM層包圍且包括下電感線215-1、通路電感線225和上電感線230-1的電感線，所述HMSM層包括HMSM層210、220和235。這些處理步驟和該電感結(jié)構(gòu)特別適合采用非導(dǎo)電高磁敏感材料的電感鐵芯，并且對用IC技術(shù)在IC芯片上制造電感電路來說，可很有效地在很小的體積內(nèi)產(chǎn)生高電感量。
圖2E還公開了一種在半導(dǎo)體芯片上制造的IC電感電路。該電感電路包括由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯，包括層210、220和235。電感電路還至少有一電感線，電感線由下電感線215-1和上電感線230-1組合而成。電感線位于電感鐵芯附近，用來導(dǎo)通其中的電感電流，以在電感鐵芯中產(chǎn)生感應(yīng)磁場。電感鐵芯和電感線都是用IC工藝在IC芯片即襯底205上制造的。利用IC制造工藝，可使如圖2E所示的電感鐵芯和電感線的線寬在約1微米或以下，這種線寬適于用VLSI技術(shù)制造的IC器件的集成。
圖2A-2E還公開了一種用IC制造工藝在襯底205上制造集成電感電路200的方法，該方法包括下列步驟(a)在襯底205上形成五層結(jié)構(gòu)，并構(gòu)圖，該五層結(jié)構(gòu)包括(i)由高磁敏感材料(HMSM)構(gòu)成的下電感鐵芯層210，(ii)下HMSM層210上的多根下電感線215-1，(iii)在下電感線215-1之上的中間層220，(iv)在中間層220上的多根上電感線230-1，和(v)由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯層235，上和下電感鐵芯層210和235及中間層220與上電感線和下電感線215-1和230-1絕緣；(b)穿過中間層220形成多個連接裝置225，以連接每個上電感線230-1與相應(yīng)的下電感線215-1，在包含于上和下電感鐵芯層210和235的體積內(nèi)形成組合電感線，用于導(dǎo)通其中的電感電流，從而在電感鐵芯層210和235中產(chǎn)生感應(yīng)磁場。在優(yōu)選例中，形成五層結(jié)構(gòu)并構(gòu)圖的步驟(a)和形成連接裝置225的步驟(b)利用了IC制造工藝，因而，可制造線寬約1微米或以下的集成電感電路200。在另一個優(yōu)選實施例中，形成中間層的步驟(a)是利用高磁敏感材料(HMSM)形成中間層以制造集成電感電路200的步驟。在再一個優(yōu)選實施例中，形成上和下電感鐵芯層和中間層的步驟是利用由非導(dǎo)電高磁敏感材料構(gòu)成的材料形成各層以制造集成電感電路200的步驟。
圖3A示出了本發(fā)明的另一優(yōu)選實施例，其中利用本發(fā)明所公開的技術(shù)形成有兩個電感電路，即外電感電路310和內(nèi)電感電路360。外電感電路310包括一組形成于上層上的上電感線315和一組形成于底層上的下電感線325。上電感線315和下電感線325通過穿過上層和底層間的材料的通路連線320互連。同樣，內(nèi)電感電路360也包括一組形成于內(nèi)部上層上的上電感線365和一組形成于內(nèi)部底層上的下電感線375。一組相應(yīng)的內(nèi)部通路連線370連接內(nèi)部上電感線365和下電感線375。根據(jù)所用的IC技術(shù)是三層或是四層技術(shù)，內(nèi)部下層可以與外部下層在同一或不同水平面上。圖3B是內(nèi)部和外部電感電路360和310的側(cè)面剖視圖，其中利用三層技術(shù)使這兩個電感電路的下層重疊于同一個水平面上。圖3C也是內(nèi)部和外部電感電路360和310的側(cè)面剖視圖，其中利用四層技術(shù)使這兩電感電路的下層位于兩個不同的水平面上。圖3D是本發(fā)明另一個優(yōu)選實施例的側(cè)邊剖面圖，其中利用公開于本發(fā)明且使用四層IC制造技術(shù)的技術(shù)，形成有三個電感電路，即，外電感電路310、和兩個內(nèi)電感電路360和380?？梢詫⑷鐖D3A-3C所示的外電感電路310和內(nèi)電感電路360及380用于包括形成電壓變壓器、在IC芯片上的天線、和不同的濾波器等等各種各樣的IC器件。
圖4A和4B示出了本發(fā)明的再一個優(yōu)選實施例，其中，利用多根穿過不同水平面間的材料的通路連線即440-1、440-2等，連接形成于IC芯片的不同水平面上的多個電感線圈即410、420和430，以構(gòu)成縱向電感線圈400，從而形成電感電路400。如圖4A和4B所示，在不同水平面上的每個電感線圈即410、420和430可以是不同形狀和構(gòu)造的線圈，以根據(jù)其應(yīng)用來產(chǎn)生大小不同的感應(yīng)磁場。根據(jù)應(yīng)用和要求該電路產(chǎn)生的電感量的大小，決定用或不用HMSM作電感鐵芯形成縱向電感線圈400。
因此，圖4A和4B示出了在半導(dǎo)體芯片上制造集成電路(IC)電感電路400的本發(fā)明的再一個優(yōu)選實施例。該IC電感電路400包括多個電感線圈，即線圈410、420和430，每一個皆形成于半導(dǎo)體芯片上分開的水平面上。電感電路400還包括多個通路連線，連線440-1和440-2，每一個皆穿過兩個平面之間，以連接兩個電感線圈，于是在半導(dǎo)體芯片上形成組合IC電感線圈。利用IC工藝，在半導(dǎo)體芯片中制造位于幾個水平面上的電感線圈410、420、430和多根通路連線440-1、440-2。如圖4A和4B所示的電感電路400是縱向電感線圈。同樣，如圖4C所示，也可以在水平方向形成電感電路，其中電感線圈即410’、420’、430’形成于幾個垂直面中。每個線圈皆是通過利用穿過這些垂直面的通路連線連接不同垂直面中的幾根導(dǎo)電線形成的。例如，用通路連線410-V-2連接水平導(dǎo)電線410-H-1與410-H-2，用通路連線410-V-1連接水平導(dǎo)電線410-H-2與410-H-3，用通路連線410-V-3連接水平導(dǎo)電線410-H-1與410-H-4，可形成垂直電感線圈410’。然后，利用水平導(dǎo)電線440-1’和440-2’，連接每根垂直電感線圈410’、420’和430’，來形成組合電感電路400’。與圖4B的縱向電感電路400不同的是，該組合水平電感電路400’可以在兩方向上較柔韌地延伸，而不受多層IC處理技術(shù)中經(jīng)常遇到的問題的限制。
因此，本發(fā)明提供一種在IC芯片上的電感電路結(jié)構(gòu)及其制造方法，能夠克服已有技術(shù)中的問題。具體地，提出了一種集成電感電路及其制造方法，由于現(xiàn)在可以把電感電路的尺寸減小到可與近1微米或以下的VLSI或ULSI線寬相比，所以，可以把電感電路集成為IC器件。因此，可以用IC制造工藝使電感電路最小化，并能進(jìn)行批量生產(chǎn)，因為利用了IC制造工藝，可以提高內(nèi)含電感電路的電子器件的生產(chǎn)質(zhì)量。而且，本發(fā)明還提供一種IC結(jié)構(gòu)及其制造方法，把電感電路作為IC器件的一部分集成于IC器件，從而，由于IC技術(shù)所提供的較好設(shè)計和較高生產(chǎn)質(zhì)量，可以提高內(nèi)含電感電路的電子器件的如速度、控制精度或其它工作特性等性能指標(biāo)。
盡管根據(jù)優(yōu)選實施例對本發(fā)明作了說明，但應(yīng)該明白，這些公開并不是用來限制本發(fā)明的。毫無疑問，在閱讀了上述公開后，本領(lǐng)域的技術(shù)人員可以作出各種替換和改型。因此，它們皆在本發(fā)明所附權(quán)利要求書所說明的精神實質(zhì)和范圍內(nèi)。
權(quán)利要求
1一種在半導(dǎo)體芯片上制造的集成電路(IC)電感電。電感線，利用在所述半導(dǎo)體芯片中穿過多層材料的多根通路連線，連接位于所述半導(dǎo)體芯片中所述多層上的多條導(dǎo)電線，形成該電感線，于是在所述半導(dǎo)體芯片中形成IC電感線圈；位于多層上的所述電感線和所述多根通路連線是用IC工藝制作在所述半導(dǎo)體芯片上的。
2如權(quán)利要求1所述的IC電感電路，還包括由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯；及所述IC電感線圈在所述電感鐵芯附近，以導(dǎo)通其中的電感電流，以便在所述電感鐵芯中產(chǎn)生感應(yīng)磁場。
3如權(quán)利要求2所述的集成電感電路，其特征在于由所述IC工藝制造的所述電感鐵芯和所述IC電感線圈的線寬均為約1微米或以下。
4如權(quán)利要求1所述的集成電感電路，其特征在于位于所述電感鐵芯附近的所述IC電感線圈是在所述電感鐵芯的內(nèi)部。
5如權(quán)利要求1所述的集成電感電路，其特征在于位于所述電感鐵芯附近的所述IC電感線圈是在所述電感鐵芯的外部。
6如權(quán)利要求4所述的集成電感電路，其特征在于位于所述電感鐵芯內(nèi)部的所述IC電感線圈包括位于所述電感鐵芯內(nèi)的中間層下表面上的多根下電感線，和位于所述中間層上表面上的多根上電感線；及所述多個通路連線還穿過所述中間層，以連接所述下電感線和所述上電感線，形成環(huán)繞所述中間層的電感線。
7如權(quán)利要求6所述的集成電感電路，其特征在于被所述電感線圍繞的所述電感鐵芯內(nèi)的所述中間層是HMSM層。
8如權(quán)利要求6所述的集成電感電路，其特征在于被所述IC電感線圈圍繞的所述電感鐵芯和所述中間層皆由非導(dǎo)電HMSM構(gòu)成。
9如權(quán)利要求7所述的集成電感電路，其特征在于被所述IC電感線圈圍繞的所述電感鐵芯和所述中間層皆由非導(dǎo)電HMSM構(gòu)成；及所述電感鐵芯和所述中間層皆與所述IC電感線圈絕緣。
10如權(quán)利要求5所述的集成電感電路，其特征在于位于所述電感鐵芯外部的所述IC電感線圈包括位于形成所述電感鐵芯的HMSM層的下表面上的多根下電感線，和位于所述HMSM層的上表面上的多根上電感線；及所述多根通路連線還穿過所述HMSM層，用以連接所述下電感線和所述上電感線，以形成所述IC電感線圈，它環(huán)繞形成所述電感鐵芯的所述HMSM層。
11如權(quán)利要求10所述的集成電感電路，其特征在于被所述IC電感線圈環(huán)繞的所述電感鐵芯由非導(dǎo)電HMSM構(gòu)成。
12如權(quán)利要求10所述的集成電感電路，其特征在于被所述IC電感線圈環(huán)繞的所述電感鐵芯由導(dǎo)電HMSM構(gòu)成；及所述電感鐵芯與所述IC電感線圈絕緣。
13如權(quán)利要求12所述的集成電感電路，其特征在于所述電感鐵芯還包括位于所述上和下表面上的絕緣層，用于使所述鐵芯與所述下電感線和上電感線絕緣。
14一種在半導(dǎo)體芯片上制造的集成電路(IC)電感電路，包括由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯；位于所述電感鐵芯內(nèi)的至少一個IC電感線圈，用于導(dǎo)通其中的電感電流，以在所述電感鐵芯內(nèi)產(chǎn)生感應(yīng)磁場；所述IC電感線圈還包括位于所述電感鐵芯內(nèi)的中間層的下表面上的多根下電感線，和位于所述中間層的上表面上的多根上電感線；所述IC電感線圈還包括多根通路連線，該連線穿過所述中間層用以連接所述下電感線和所述上電感線，形成環(huán)繞所述中間層的所述電感線；所述電感鐵芯、所述電感鐵芯內(nèi)的中間層被所述IC電感線圈環(huán)繞，這樣設(shè)置IC電感線圈是為了防止電流在所述電感鐵芯和所述中間層中傳輸；及由IC工藝在所述IC芯片上制作的所述電感鐵芯和所述IC電感線圈都有約1微米或以下的線寬。
15一種在半導(dǎo)體芯片上制造的集成電路(IC)電感電路，包括由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯；位于所述電感鐵芯外的至少一個IC電感線圈，用于導(dǎo)通其中的電感電流，以在所述電感鐵芯內(nèi)產(chǎn)生感應(yīng)磁場；所述IC電感線圈還包括位于形成所述電感鐵芯的HMSM層的下表面上的多根下電感線，和位于所述HMSM層的上表面上的多根上電感線；所述IC電感線圈還包括多根通路連線，該連線穿過HMSM層，用于連接所述下電感線和上電感線，形成所述IC電感線圈，使之環(huán)繞形成所述電感鐵芯的所述HMSM層；所述電感鐵芯被所述IC電感線圈環(huán)繞，這樣設(shè)置IC電感線圈是為了防止電流在所述電感鐵芯中傳輸；及由IC工藝在所述IC芯片上制作的所述電感鐵芯和所述IC電感線圈都有約1微米或以下的線寬。
16如權(quán)利要求15所述的集成電感電路，其特征在于所述電感鐵芯由導(dǎo)電HMSM構(gòu)成，且還包括位于所述上和下表面上的絕緣層，用于使所述鐵芯與所述下電感線和所述上電感線絕緣。
17如權(quán)利要求1所述的集成電感電路，其特征在于所述電感線圈還與內(nèi)部電路和位于所述半導(dǎo)體芯片上的鍵合焊盤連接，用以保護(hù)所述內(nèi)部電路不受靜電放電(ESD)或過電應(yīng)力(EOS)的損害。
18一種在半導(dǎo)體芯片上制造的集成電路(IC)電感電路，包括每個皆形成于所述半導(dǎo)體芯片中分開的水平面上的多個電感線圈；每根皆穿過所述水平面間的材料的多根通路連線，用于連接所述兩個電感線圈，于是在半導(dǎo)體芯片中形成組合IC電感線圈；及位于各水平面上的所述電感線圈和所述多根通孔連線皆是由IC工藝制作于所述半導(dǎo)體芯片中。
19一種用IC制造工藝在襯底上制造集成電感電路的方法，包括下列步驟(a)在所述襯底上形成三層結(jié)構(gòu)，并使該三層結(jié)構(gòu)構(gòu)圖，三層結(jié)構(gòu)包括多根下電感線、多根上電感線和由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯，所述電感鐵芯形成于所述上電感線和下電感線之間并與之絕緣；及(b)穿過所述電感鐵芯形成多個連接裝置，用以連接每根所述上電感線與相應(yīng)的下電感線，形成組合電感線圈，使之環(huán)繞電感鐵芯，以便導(dǎo)通其中的電感電流，從而在電感鐵芯中產(chǎn)生感應(yīng)磁場。
20如權(quán)利要求19所述的制造集成電感電路的方法，其特征在于形成三層結(jié)構(gòu)和使三層結(jié)構(gòu)構(gòu)圖的步驟(a)及形成連接裝置的步驟(b)，皆利用IC制造工藝，因而可以制造線寬接近一微米或以下的所述集成電感電路。
21一種用IC制造工藝在襯底上制造集成電感電路的方法，包括下列步驟(a)在所述襯底上形成五層結(jié)構(gòu)，并構(gòu)圖，該五層結(jié)構(gòu)包括(i)由高磁敏感材料(HMSM)構(gòu)成的下電感鐵芯層，(ii)所述下HMSM層上的多根下電感線，(iii)在所述下電感線之上的中間層，(iv)在所述介質(zhì)層上的多根上電感線，和(v)由高磁敏感材料(HMSM)構(gòu)成的電感鐵芯層，所述上和下電感鐵芯層和所述中間層與所述上電感線和下電感線絕緣；及(b)穿過所述中間層形成多個連接裝置，用以連接每根所述上電感線與相應(yīng)的下電感線，在包含于所述上和下電感鐵芯層的體積內(nèi)形成組合IC電感線圈，以導(dǎo)通其中的電感電流，從而在電感鐵芯層中產(chǎn)生感應(yīng)磁場。
22如權(quán)利要求21所述的制造集成電感電路的方法，其特征在于形成所述五層結(jié)構(gòu)和使五層結(jié)構(gòu)構(gòu)圖的步驟(a)及形成所述連接裝置的步驟(b)，皆利用IC制造工藝，因而可以制造線寬接近一微米或以下的所述集成電感電路。
23如權(quán)利要求20所述的制造集成電感電路的方法，其特征在于形成所述中間層的所述步驟(a)是利用高磁敏感材料(HMSM)形成所述中間層的步驟。
24如權(quán)利要求20所述的制造集成電感電路的方法，其特征在于形成所述上和下電感鐵芯層和所述中間層的步驟(a)是利用由非導(dǎo)電高磁敏感材料構(gòu)成的材料形成所述各層的步驟。
全文摘要
本發(fā)明公開了一種電感電路。該電感電路是在包括襯底層和介質(zhì)層的半導(dǎo)體芯片上制作的。該電感電路包括被介質(zhì)層包圍的、由高磁敏感的材料(HMSM)構(gòu)成的電感鐵芯。包圍電感鐵芯的介質(zhì)層又被導(dǎo)電線環(huán)繞,所說導(dǎo)電線包括下導(dǎo)電線、在穿過包圍介質(zhì)層的‘通路’中的導(dǎo)電線和上導(dǎo)電線。利用IC工藝使所說導(dǎo)電線構(gòu)圖。于是電感鐵芯、包圍電感鐵芯的介質(zhì)層、和環(huán)繞導(dǎo)電線構(gòu)成電感電路,電感電路形成于包括襯底層和介質(zhì)層的半導(dǎo)體芯片上。
文檔編號H01L27/22GK1182964SQ9612164
公開日1998年5月27日 申請日期1996年11月15日 優(yōu)先權(quán)日1996年11月15日
發(fā)明者凌沛清(音譯) 申請人:凌沛清(音譯)