專利名稱：靜電放電防護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于用于互補式金氧半晶片上的一種靜電放電防護電路，本發(fā)明的靜電放電防護電路包含有四個低電壓觸發(fā)硅控整流器，提供四個靜電放電的電流路徑來直接保護集成電路中的內(nèi)部電路，以避免各種模式的靜電放電現(xiàn)象。
在互補型金屬氧化物半導體CMOS集成電路中，隨著制程的演進，元件的尺寸已到了次微米階段。在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問題而發(fā)展出輕摻雜漏極(Light-Doped Drain)制程與結(jié)構(gòu)；為降低MOS元件Rs，Rd等串聯(lián)電阻而發(fā)展出硅化物Silicide制程。在現(xiàn)今0.8微米(含)以下的先進制程大都使用上述兩種重要的技術(shù)，以提高集成電路的運算速度及可靠性。
但是，次微米元件因為上述的先進技術(shù)以及縮得更小的元件尺寸，使得次微米CMOSIC對靜電放電(Electrostatic Discharge，ESD)的防護能力降低很多(請參考C.Duvv-rry and A.Amerasekera′″ESDA pervasive reliability concern for IC technologies，″Proc.of IEEE，vl.81，No.5，pp.690-702，May 1993)但外界的環(huán)境中所產(chǎn)生的靜電并未減少，故次微米CMOSIC因ESD而損傷的情形更為嚴重。許多制程發(fā)展上，都面臨到這個嚴重的問題。
靜電放電的防護電路，一般都設(shè)計在輸入或輸出裝置處，以保護內(nèi)部電路免遭靜電破壞。在CMOS制程中，用來做靜電放電元件的有二極管，金屬氧化物半導體MOS元件，片狀氧化層(Field-Oxide)元件，雙電極(Bipolar)以及可控硅元件SCR等；其中以可控硅元件的抗靜電放電防護能力最高(是已經(jīng)報導過的，在單位布局面積內(nèi)有最高的ESD耐壓能力。)但是純可控硅(p-n-p-n結(jié)構(gòu))在次微米CMOS制程下，其起始導通電壓高達30-50伏特，因此無法單獨用來保護只有150-180的薄氧化層(在輸入級的閘極上)。最近，有人提出低電壓觸發(fā)器可控硅(Low Voltage trigger SCR)的結(jié)構(gòu)來降低SCR元件的導通電壓(參見A.Chatterjee and T.Polgreen，″A lowvoltagetriggering SCR for on-chip ESD Protection at output and inputpads，″IEEEElectron Device Letters，Vol.12，No.1，pp.21-22，Jan.1991；以及A.Chatterjeeand T.Polgreen，″A low-voltage triggering SCR for on-chip ESD protection at out put and in put pads，″IEEE 1990 Symposiumon VLSI technology，pp.75-76.)但是，除了降低可控硅SCR的起始導通電壓之外，CMOS集成電路又面臨一些出人意料的靜電損傷(參見C.Duvvury，R.N.Rountree，and O.Adams，″Internalchip ESD phenomena beyond the protection circuit，″IEEEE Trans.Electron Devices，Vol.35，No.12，pp.2133-2139，Dec.1988；H.Terletzki，W.Nikutta，and W.Reczek，″Influence of theseries resistance of on-chip power supply buseson internal device failure after ESD stress，″IEEE Trans.Electron Devices，Vol.40，No.11，pp.2081-2083，Nov.1993；以及C.Johnson，T.J.Maloney，and S.Qawami，″Two unusual HBMESD failure mechanisms ona mature CMOS process，″1993 EOS/ESD Symposium proceedings，EOS-15，PP.225-231)，而這些ESD損傷是發(fā)生在有靜電放電保護電路的集成電路內(nèi)部電路中，而不是在靜電放電保護電路本身。靜電放電對任一支IC腳(pin)具有正或負的電壓極性，相對放電的腳可能是VDD或VSS腳，故靜電放電有四種模式(1)PS模式當VDD腳浮接，而相對正電壓的靜電放電ESD在某一輸入腳對VSS腳放電；(2)NS模式；當VDD腳浮接，而相對負電壓的ESD在某一輸入腳對VSS腳放電；(3)PD模式當VSS腳浮接，而相對正電壓的ESD在某一輸入腳對VDD腳放電；(4)ND模式當VSS腳浮接，而相對負電壓的ESD在某一輸入腳對VDD腳放電；所以，一個全方位防護ESD破壞的保護電路要能夠提供上述四種靜電放電的有效防護，才能避免集成電路在有靜電放電防護電路保護下的意外損傷。
本發(fā)明的目的在于提出一個全方位保護次微米集成電路免于靜電放電的防護電路。在本發(fā)明中，利用低電壓觸發(fā)的硅控元件來做靜電放電的防護元件。在本發(fā)明中，共有四個低電壓觸發(fā)硅控整流器來一對一地提供上述四種靜電放電模式的防護，能夠有效地提高次微米集成電路的靜電防護能力，而且其所占用的布局面積(相對于其ESD耐壓能力)比傳統(tǒng)靜電放電防護電路小。因此本發(fā)明的靜電放電防護電路非常適用于高密度、高腳數(shù)的超大型/極大型CMOS集成電路中。
本發(fā)明的靜電放電防護電路能有效克服傳統(tǒng)靜電放電防護電路中的非直接靜電放電路徑所引起的內(nèi)部電路損傷問題。本發(fā)明采用具有最高靜電放電防護能力的硅控整流器元件當做靜電放電元件來保護集成電路，提供次微米互補式金氧半技術(shù)的全方位靜電放電防護措施，而且只占用較小的布局面積。
本發(fā)明的靜電放電防護電路包括兩個PMOS觸發(fā)橫向硅控整流器元件PTLSCR(PMOS-Trigger Lateral SCR，)，以及兩個NMOS觸發(fā)橫向硅控整流器元件NTLSCR(NMOS-Trigger Lateral SCR，)。這些PTLSCR與NTLSCR元件被適當連接來一對一地防護四種模式的靜電放電對輸入級與內(nèi)部電路的破壞，并可以有效地防范集成電路中異常的靜電放電損傷。
這兩個PTLSCR元件(稱為PTLSCR1與PTLSCR2)被連接于VDD與輸入裝置之間來防范PD模式與ND模式的靜電放電；這兩個NTLSCR元件(稱為NTLSCR1與NTLSCR2)被連接于輸入裝置與VSS之間來防范PS模式與NS模式的靜電放電。
PTLSCR1與PTLSCR2元件分別地在橫向硅控整流器中加入短通道薄氧化層PMOS元件而組成。NTLSCR1與NTLSCR2元件分別地在橫向硅控整流器中加入短通道薄氧化層NMOS元件而組成。這些短通道薄氧化層的PMOS與NMOS元件是被安排用來觸發(fā)橫向硅控整流器(當靜電放電發(fā)生時)。因此，PTLSCR與NTLSCR元件的觸發(fā)電壓可被降低到低于次微米互補式金氧半集成電路輸入級中短通道薄氧化層PMOS元件與NMOS元件閘極薄氧化層(gate-oxide)的擊穿電壓。
本發(fā)明的互補式金氧半晶片上用四個低電壓觸發(fā)硅控整流器做成的靜電放電防護電路，可以被實現(xiàn)在任何互補式金氧半(CMOS)或雙載子互補式金氧半(BICMOS)技術(shù)中，包括N型井區(qū)/P型基底，P型井區(qū)/N型基底，或雙型井區(qū)的制程。本發(fā)明的靜電放電防護電路在制程上可完全相容于CMOS與BiCMOS制造技術(shù)。并且可以有效地提高次生米互補式金氧半集成電路的靜電放電防護能力，而且不需要傳統(tǒng)靜電放電防護電路中所加入的第二級防護元件。
本發(fā)明提供四個不同的靜電放電路徑來防護四種模式的靜電放電。本發(fā)明利用靜電放電防護能力最高的硅控整流器來當靜電放電旁通用元件，故本發(fā)明能在比傳統(tǒng)靜電放電防護電路更小的布局面積內(nèi)提供更強的靜電放電防護能力。
結(jié)合附圖及實施例對本發(fā)明的電路特點說明如下附圖簡單說明

圖1為本發(fā)明制作于N型井區(qū)/P型基底CMOS技術(shù)的電路連接示意圖，其中包括NTLSCR1、NTLSCR2、PTLSCR1及PTLSCR2元件；圖2為圖1的PTLSCR1與PTLSCR2元件制作于N型井區(qū)/P型基底CMOS技術(shù)的剖面圖；圖3為將圖2的PTLSCR1與PTLSCR2元件合并在一起的剖面圖；圖4為圖1的NTLSCR1與NTLSCR2元件制作于N型井區(qū)/P型基底CMOS技術(shù)的剖面圖；圖5為將圖4的NTLSCR1與NTLSCR2元件合并在一起的剖面圖；圖6為圖3中的PTLSCR1與PTLSCR2元件布局上視圖，其中A-A’切線即對應(yīng)圖3所示的剖面圖；圖7為圖5中的NTLSCR1與NTLSCR2元件布局的俯視圖，其中B-B’切線即對應(yīng)圖5所示的剖面圖；圖8為顯示本發(fā)明制作于P型井區(qū)/N型基底CMOS技術(shù)的電路連接示意圖，其中包括PTLSCR1’，PTLSCR2’，NTLSCR1’以及NTLSCR2’元件；圖9為圖8中的PTLSCR1’與PTLSCR2’元件制作于P型井區(qū)/N型基底CMOS技術(shù)剖面圖；圖10為將圖9的PTLSCR1’與PTLSCR2’元件合并在一起的剖面圖；圖11為圖8的NTLSCR1’與NTLSCR2’元件制作于P型井區(qū)/N型基底CMOS技術(shù)的剖面圖；圖12為將圖11的NTLSCR1’與NTLSCR2’元件合并在一起的剖面圖。
圖1即為應(yīng)用此發(fā)明的電路示意圖。在此圖中顯示了用四個低電壓觸發(fā)硅控整流器元件做靜電放電的防護電路500。此電路500與CMOS集成電路做在同一晶片上以保護該晶片的輸入級210。此靜電放電防護電路500連接于輸入級205與輸入級210之間。本發(fā)明包括有兩個PMOS觸發(fā)橫向硅控整流器PTLSCR1與PTLSCR2元件，以及兩個NMOS觸發(fā)橫向硅控整流器NTLSCR1與NTLSCR2元件。此PTLSCR1與PTLSCR2元件連接于VDD與輸入級205的端點420之間；此NTLSCR1與NTLSCR2元件連接于輸入級205的端點420與VSS之間。
一電阻211串聯(lián)于輸入級205的端點420與輸入級210的端點355之間。輸入信號自輸入級205經(jīng)此電阻211傳到輸入級210。此電阻采用多晶硅(Polysilicon)結(jié)構(gòu)。在靜電放電防護電路500開始導通之前，此電阻亦具有延遲作用來延綏靜電放電的電壓傳遞到輸入級210去。
此四個低電壓觸發(fā)硅控整流器元件PTLSCR1’PTLSCR2’NTLSCR1及NTLSCR2被設(shè)計用來旁通正的與負的靜電放電電壓或突發(fā)脈沖到VDD及VSS上去。
如圖1所示，PTLSCR1元件被安排來防護PD模式的靜電放電，PTLSCR2元件被安排來防護ND模式的靜電放電；NTLSCR1元件被安排來防護PS模式的靜電放電，NTLSCR2元件被安排來防護NS模式的靜電放電。因此在一輸入腳的靜電放電的四種模式被這四個低電壓觸發(fā)硅控整流器元件一對一地防護著，本發(fā)明提供了有效且直接的靜電放電的放電路徑來快速旁通靜電放電電流。因此本發(fā)明的靜電放電防護電路500能提供CMOS集成電路的輸入腳一個全方位的防護措施，以避免異常的靜電放電損傷CMOS集成電路的內(nèi)部電路。B.制作于N型井區(qū)/P型基底CMOS技術(shù)的元件結(jié)構(gòu)1. PTLSCR1元件如圖1所示，PTLSCR1元件連接于輸入級205與VDD電源線之間，其陽極510連接到輸入級205，其陰極連接到VDD520去。此PTLSCR1元件由兩個雙載子接面三極管(BJT)Q1a與Q1b組成一橫向硅控整流器，而PMOS元件Pa則用來降低此橫向硅控整流器的觸發(fā)電壓。
Q1a是一NPN雙載子晶體管，其射極552連接到輸入級205的端點420；其基極554連接到一電阻Rw1a，而Rw1a電阻的另一端則連接到輸入級205；其集電極556經(jīng)由一電阻Rsub1接地。
Q1b是一PNP雙載子晶體管，其射極558經(jīng)由一電阻Rw1b連接到VDD；其基極560連接到Q1a的集電極556，其集電極562則連接到Q1a的基極554。
Pa元件是一短通道薄氧化層PMOS元件，其漏極564連接到Q1b的基極560；其源極566連接到Q1a的射極552；其柵極568則連接到VDD；其基體(bulk)570則連接到Q1a的基極554。
2. PTLSCR1的元件構(gòu)造如圖2所示為PTLSCR1與PTLSCR2元件的結(jié)構(gòu)剖面圖600，此結(jié)構(gòu)是實現(xiàn)于N型井區(qū)/P型基底CMOS技術(shù)中。本節(jié)描述有關(guān)于PTLSCR1元件在圖1中的電路示意圖與圖2中的元件剖面圖。
PTLSCR1元件由一橫向硅控整流器(由Q1a與Q1b組成)加入一短通道薄氧化層PMOS元件Pa而成。
Q1a是一寄生垂直P-N-P雙載子接面晶體管。Q1a由一P型濃布植區(qū)552組成其射極552，一N型井區(qū)554作為其基極554，P型基底556作為其集電極556。
Q1b為一寄生橫向N-P-N雙載子接面晶體管。Q1b由一N型濃布植區(qū)610在一N型井區(qū)558組成其射極558，P型基底556作為基極560，另一N型井區(qū)554作為其集電極562。
薄氧化層PMOS元件Pa由P型濃布植區(qū)552在N型井區(qū)554中當其源極566，另一P型濃布植區(qū)564橫跨做在N型井區(qū)554與P型基底556的接面上當其漏極564，N型井區(qū)554當其基體570。Pa的柵極568連接到VDD，所以此PMOS元件Pa在CMOS集成電路正常工作情形時是保持在關(guān)閉(off)的狀態(tài)。
PTLSCR1元件的導通電壓已非原橫向硅控整流器的觸發(fā)電壓(約在30-50V)，而變成PMOS元件Pa的導通電壓。此電壓為VDD＋|Vthp|，其中Vthp是PMOS元件Pa的臨界電壓。因此，在PD模式的靜電放電時，PTLSCR1內(nèi)的橫向硅控整流器會被PMOS元件Pa所觸發(fā)，當此PD模式的靜電放電電壓超過VDD＋|Vthp|時。當PTLSCR1元件被導通時，其保持電壓(Holding Voltage)與原橫向硅控整流器的保持電壓相同(約1伏特)，其導通電阻很低(約2-5歐姆)，故可以很有效地旁通靜電放電電流。
Rw1a與Rw1b是寄生于N型井區(qū)554與558中的寄生電阻，Rsub1是P型基底556的寄生電阻，這些電阻亦描述在圖1與圖2中。
3. PTLSCR2元件如圖1所示，PTLSCR2元件連接于VDD與輸入級205之間，其陽極515連接到VDD，其陰極525連接到輸入級205。PTLSCR2元件由兩個雙載子接面晶體管Q2a與Q2b以及一短通道薄氧化層PMOS元件Pb所組成。Q2a與Q2b組成一橫向硅控整流器，而PMOS元件Pb則用來降低此橫向硅控整流器的觸發(fā)電壓。
Q2a是一PNP雙載子接面晶體管，其射極572連接到VDD；其基極574連接到一電阻Rw2a，此電阻Rw2a的另一端則接到VDD；其集電極576則經(jīng)由一電阻Rsub2接地。
Q2b是一NPN雙載子接面晶體管，其射極578經(jīng)由一電阻Rw2b連接到輸入級205的端點420；其基極580連接到Q2a的集電極576；其集電極582則連接到Q2a的基極574。
Rb是一短通道薄氧化層PMOS元件，其漏極584連接到Q2b的基極580；其源極586連接到Q2a的射極572；其柵極588連接到VDD；其基體(bulk)590連接到Q2a的基極574。
4. PTLSCR2的元件構(gòu)造本節(jié)部份描述有關(guān)PTLSCR2在圖1與圖2中的電路示意圖與元件剖面圖。如圖2所示，PTLSCR2元件是由一橫向硅控整流器(由Q2a與Q2b組成)并入一短通道薄氧化層PMOS元件Pb所組成。此Pb元件并入橫向硅控整流器的目的在于利用Pb元件的漏極在快反向擊穿(snapback breakdown)情形下來觸發(fā)橫向硅控整流器導通。
Q2a是一寄生垂直P-N-P雙載子接面晶體管，由一P型濃布植區(qū)572當作其射極572；一N型井區(qū)574當作其基極574；P型基底556當作其集電極576。
Q2b是一寄生橫向N-P-N雙載子接面晶體管，由一N型濃布植區(qū)615在一N型井區(qū)578中當作其射極578；P型基底556當作其基極580、另一N型井區(qū)574當作其集電極582。
PMOS元件Pb是由一P型濃布植區(qū)572在一N型井區(qū)574之中當作其源極586；另一P型濃布植區(qū)584橫跨做在N型井區(qū)574與P型基底556的接面上當作其漏極584；N型井區(qū)574當作其基體590。Pb元件的柵極588連接到VDD，因此此Pb元件在CMOS集成電路正常工情形下是保持在關(guān)閉的狀態(tài)。
PTLSCR2元件的導通電壓已非原橫向硅控整流器的觸發(fā)電壓(約-30～-50伏特)，而變成PMOS元件Pb的快反向擊穿(snapback breakdown)電壓，此電壓在0.8微米CMOS技術(shù)中大約在-13～-15伏特。因此，當ND模式的靜電放電發(fā)生時，PTLSCR2內(nèi)的橫向硅控整流器在-13～-15伏特的電壓時便會被導通來旁通靜電放電的電流以保護內(nèi)部電路。當PTLSCR2元件導通之后，其保持電壓與原橫向硅控整流器相同(約1伏特)，其導通電阻很低(約2-5歐姆)能有效地旁通靜電放電電流。
Pw2a與Rw2b是寄生于N型井區(qū)574與578的寄生電阻，Rsub2是P型基底556的寄生電阻。這些電阻亦被描述于圖1與圖2中。
在圖2中，有兩個分離的N型井區(qū)554與578同時連接到輸入級205，其中N型井區(qū)554是用于PTLSCR1元件中，而另一N型井區(qū)578是用于PTLSCR2元件之中。這兩個N型井區(qū)可以合并在一起以節(jié)省布局面積，合并后的元件結(jié)構(gòu)如圖3所示。圖3顯示的元件剖面圖700為PTLSCR1與PTLSCR2元件合并在一起的示意圖。5. NTLSCR1元件如圖1所示，NTLSCR1元件連接于輸入級205與VSS之間，其陽極530連到到輸入級205，其陰極連接到VSS。NTLSCR1元件由兩個雙載子接面晶體管Q3a與Q3b，以及一短通道薄氧化層NMOS元件Na所組成。Q3a與Q3b組成一橫向硅控整流器，而NMOS元件Na用來降低此橫向硅控整流器的觸發(fā)電壓。
如圖1所示，Q3a是一PNP雙載子接面晶體管，其射極722連接到輸入級205的端點420；其基極724連接到電阻Rw3a，此電阻的另一端連接到輸入級205的端點420；其集電極726經(jīng)由一電阻Rsub3連接到VSS。
Q3b是一NPN雙載子接面晶體管，其射極728經(jīng)由一電阻Rw3b連接到VSS；其基極730連接到Q3a的集電極726；其集電極732連接到Q3a的基極724。
Na是一短通道薄氧化層NMOS元件，其漏極734連接到Q3a的基極724；其源極736連接到Q3b的射極728；其柵極738則連接到VSS；其基體(bulk)740則連接到Q3b的基極730。
6. NTLSCR1的元件構(gòu)造圖4顯示一半導體結(jié)構(gòu)剖面圖800，是NTLSCR1與NTLSCR2元件的剖面圖，實現(xiàn)于N型井區(qū)/P型基底CMOS技術(shù)制程中。本節(jié)下述有關(guān)于NTLSCR1元件。
如圖4所示，NTLSCR1元件是由一橫向硅控整流器(由Q3a與Q3b所組成)并入一短通道薄氧化層NMOS元件Na所組成。此Na元件并入一橫向硅控整流器的目的，在于利用Na元件在快反向擊穿時，觸發(fā)此橫向硅控整流器，以旁通靜電放電的電流。
Q3a為一寄生垂直P-N-P雙載子接面晶體管。Q3b由一N型濃布植區(qū)736做在一N型井區(qū)728中，當其射極728；P型基底726當其基極730；另一N型井區(qū)724當其集電極732。
薄氧化層NMOS元件Na由一N型濃布植區(qū)736做在一N型井區(qū)728內(nèi)當其源極736；另一N型濃布區(qū)734橫跨做在N型井區(qū)724與P型基底726的接面上，當其漏極734；P型基底726當基體740。此Na元件做在兩個相臨的N型井區(qū)724與728之間。Na元件的柵極738連接到VSS，因此Na元件在CMO 集成電路正常工作情形下是被關(guān)閉的。
NTLSCR1元件的導通電壓不再是橫向硅控整流器的原觸發(fā)電壓(約30-50伏特)，而是等效于Na元件漏極的快反回擊穿電壓(約13-15伏特)。因此在PS模式靜電放電發(fā)生時，NTLSCR1元件能在較低的電壓即被導通來旁通靜電放電電流，以保護CMOS集成電路的內(nèi)部電路。
當NTLSCR1元件被導通之后，其保持電壓仍與原橫向硅控整流器的保持電壓相同(約1伏特)。NTLSCR1的導通電阻與原橫向硅控整流器一樣地低(約2-5歐姆)，所以NTLSCR1元件能夠有效且快速地旁通靜電放電電流。
Rw3a與Rw3b為寄生于N型井區(qū)724與728的寄生電阻。Rsub3寄生于P型基底726的寄生電阻。這些寄生電阻也顯示于NTLSCR1元件圖1與圖4所示。
7. NTLSCR2元件如圖1所示，NTLSCR2元件連接于輸入級205與VSS之間，其陽極535連接到VSS，其陰極連接到輸入級205。NTLSCR2元件由兩個雙載子接面晶體管Q4a與Q4b，以及一短通道薄氧化層NMOS元件Nb所組成。Q4a與Q4b組成一橫向硅控整流器，而NMOS元件Nb用來降低此橫向硅控整流器的觸發(fā)電壓。
Q4a是一PNP雙載子接面晶體管，其射極752連接到VSS；其基極754連接到一電阻Rw4a，此電阻的另一端連接到VSS；其集電極756經(jīng)由一電阻Rsub4連接到VSS。
Q4b是一NPN雙載子接面晶體管，其射極758經(jīng)由一電阻Rw4b連接到輸入級205的端點420；其基極760連接到Q4a的集電極756，其集電極762連接到Q4a的基極754。
Nb是一短通道薄氧化層NMOS元件，其漏極764連接到Q4a的基極754；其源極766連接到Q4b的射極758；其柵極768連接到VSS。Na元件的基體770連接到Q4b的基極760。
8. NTLSCR2的元件構(gòu)造本節(jié)下述為有關(guān)NTLSCR2元件構(gòu)造，請參見圖1的電路示意圖與圖4的剖面圖。
如圖4所示，NTLSCR2元件是由一橫向硅控整流器(由Q4a與Q4b所組成)并入一短通道薄氧化層Nb元件所組成。此Nb元件并入一橫向硅控整流器的目的，在于降低此橫向硅控整流器的導通電壓。
如圖4所示，Q4a為一寄生垂直P-N-P雙載子接面晶體管。Q4a由一P型濃布植區(qū)752在一N型井區(qū)754內(nèi)當作其射極752，此N型井區(qū)754當作其基極754，P型基底726當作其集電極756。
Q4b為一寄生橫向N-P-N雙載子接面晶體管。Q4b由一N型濃布植區(qū)766在一N型井區(qū)758內(nèi)當作其射極758，P型基底726當作其基極760，另一N型井區(qū)754當作其集電極762。
薄氧化層NMOS元件Nb由一N型濃布植區(qū)766當作其源極766；另一N型濃布植區(qū)764橫跨做在N型井區(qū)754與P型基底726接面上，當作其漏極；P型基底726當其基體770。此Nb元件做在兩個相臨的N型井區(qū)754與758之間。Nb元件的柵極768連接到VSS，因此Nb元件在CMOS集成電路正常工作情形下是被關(guān)閉的。
NTLSCR2元件的導通電壓不再是橫向硅控整流器的原觸發(fā)電壓(30-50伏特)，而是Nb元件的正常導通電壓。此正常導通電壓約為VSS-Vthn，此Vthn為薄氧化層NMOS元件Nb的臨界電壓。因此，NTLSCR2元件會因Nb元件導通而被觸發(fā)進入其導通狀態(tài)來旁路靜電放電電流。
當NTLSCR2元件被導通之后，其維持電壓仍與原橫向硅控整流器的維持電壓相同(約1伏特)。NTLSCR2的導通電阻與原橫向硅控整流器一樣低(約2-5歐姆)，所以NTLSCR2元件能夠有效且快速地旁路靜電放電電流。
Rw4a與Rw4b為寄生于N型井區(qū)754與758的寄生電阻。Rsub4為寄生于P型基底726的寄生電阻。這些寄生電阻也顯示于NTLSCR2元件在圖1與圖4之中。
在圖4中，有兩個分離的N型井區(qū)724與758同時連接到輸入級205。N型井區(qū)724用于NTLSCR1元件，而另一N型井區(qū)758用于NTLSCR2元件。這兩個N型井區(qū)可以合并在一起以節(jié)省布局面積，合并后的元件結(jié)構(gòu)如圖5所示。圖5顯示的元件剖面圖900為NTLSCR1與NTLSCR2元件合并在一起以進一步節(jié)省布局面積。
PTLSCR2元件(NTLSCR1元件)的導通電壓等效于短通道薄氧化層PMOS(NMOS)元件Pb(Na)的快反向擊穿電壓。而PMOS(NMOS)元件的電壓在0.8微米CMOS技術(shù)中約為-13～-15伏特(+13～+15伏特)。因此，PTLSCR2與NTLSCR1元件的導通電壓能夠被降低，而非原來橫向硅控整流器的30-50伏特高的觸發(fā)電壓。
另一方面，PTLSCR1元件(NTLSCR2元件)的導通電壓皆等效于短通道薄氧化層PMOS(NMOS)元件Pa(Nb)的正常導通電壓。此PMOS(NMOS)元件Pa(Nb)的正常通電壓在0.8微米CMOS技術(shù)中為VDD＋|Vthp|(VSS-Vthn)伏特，其中Vthp(Vthn)為Pa(Nb)的臨界電壓。因此PTLSCR1與NTLSCR2元件的導通電壓被降低許多，而非原橫向硅控整流器的高觸發(fā)電壓(約30-50伏特)。
短通道薄氧化層PMOS元件Pb與NMOS元件Na的快反向擊穿(snapback breakdown)電壓是依CMOS制程技術(shù)而變。一般而言，此電壓是會低于CMOS元件閘氧化層的擊穿電壓。因此，本發(fā)明用四個低電壓觸發(fā)硅控整流器做靜電放電防護電路，能夠有效地保護CMOS集成電路的輸入級及其內(nèi)部電路，以免于異常的靜電放電損傷。本發(fā)明能有效地保護輸入級而不需要加入傳統(tǒng)靜電放電防護電路中常見的第二級防護元件。
9.布局實例圖6與圖7為利用本發(fā)明在0.6微米雙型井區(qū)/P型基底CMOS技術(shù)中的布局實例。在圖6的布局910與圖7的布局920中，也各顯示了內(nèi)圈防護環(huán)930與外圈防護環(huán)935，這些內(nèi)外圈防護環(huán)是要防止VDD到VSS鎖住(latchup)效應(yīng)的發(fā)生。
圖6顯示的是PTLSCR1與PTLSCR2元件的布局俯視圖，其中A-A’切線是相對于圖3的剖面圖。圖7顯示的是NTLSCR1與NTLSCR2元件的布局俯視圖，其中B-B’切線是相對于圖5的剖面圖。
本發(fā)明的布局方式非僅限于圖6與圖7的實例，其他的布局方式亦可用來實現(xiàn)本發(fā)明。C.制作于P型井區(qū)/N型基底CMOS技術(shù)的元件結(jié)構(gòu)本發(fā)明亦可實現(xiàn)于P型井區(qū)/N型基底CMOS制程技術(shù)之中，其等效電路示意圖如圖8所示。圖8顯示本發(fā)明包括了PTLSCR1’、PTLSCR2’、NTLSCR1’及NTLSCR2’元件，其動作原理與元件組成類似圖1所述，只介制程技術(shù)由N型井區(qū)/P型基底改為P型井區(qū)/N型基底的CMOS技術(shù)而已，其動作原理相類似，在此不再重覆細述。
PTLSCR1’與PTLSCR2’元件的剖面圖顯示于圖9中，其工作原理類似圖2中的PTLSCR1與PTLSCR2元件，在此不再重覆細述。由圖9中的PTLSCR1’與PTLSCR2’元件可以再進一步合并以節(jié)省布局面積，合并之后的剖面圖顯示于圖10之中。
NTLSCR1’與LNTLCR2’元件的剖面圖顯示于圖11中。其工作原理類似圖4中的NTLSCR1與N’TLSCR2元件，在此不再重覆細述。圖11中的NTLSCR1’與NTLSCR2’元件可以再進一步合并以節(jié)省布局面積，合并之后的剖面圖顯示于圖12之中。
在圖8中，PTLSCR1’元件是用來防護PD模式的靜電放電，PTLSCR2’元件用來防護ND模式的靜電放電，NTLSCR1’元件用來防護PS模式的靜電放電，NTLSCR2’元件用來防護NS模式的靜電放電；因此，CMOS集成電路可被本發(fā)明的靜電放電防護電路全方位地保護。D.電路工作原理本節(jié)下述的內(nèi)容以圖1所示的電路來解說，圖1是本發(fā)明實現(xiàn)于N型井區(qū)/P型基底CMOS技術(shù)的電路示意圖。圖8的電路工作原理亦類似于圖1，將不再重覆細述，圖8是本發(fā)明實現(xiàn)于P型井區(qū)/N型基底CMOS技術(shù)中的電路示意圖。1.在CMOS集成電路正常工作情形下在CMOS電路正常工作情形下，VDD提供5伏特偏壓，VSS為接地端0伏特。圖1中的PMOS元件Pa與Pb的柵極568與588是連接到VDD，這兩個元件是被關(guān)閉的。因Pa與Pb元件是關(guān)閉的，所以在正常工作情形下，PTLSCR1與PTLSCR2元件也是在關(guān)閉(off)的狀態(tài)。另外，Na與Nb元件的柵極738與768接到VSS，這兩個元件是被關(guān)閉的。因Na與Nb元件是關(guān)閉的，所以在正常工作情形下，NTLSCR1與NTLSCR2元件也處在關(guān)閉的狀態(tài)。因此本發(fā)明中用四個低電壓觸發(fā)硅控整流器做靜電放電防護電路內(nèi)的四個低電壓觸發(fā)硅控整流器元件，在CMOS集成電路正常工作情形下，是處于關(guān)閉狀態(tài)，故不會影響正常的電路訊號操作。
本發(fā)明電路中，亦包含對輸入信號的電壓準位有一電壓準位箝制作用。在圖1中，Q2b與Q4b的基極到射極的接面即是一個二極管，此二極管的陽極接到VSS，其陰極接到輸入級205。因此，輸入信號的低電壓準位會被箝制在約VSS-0.6伏特。
在PTLSCR1元件內(nèi)的PMOS元件Pa會箝制輸入信號的高電壓準位。當輸入信號的電壓準位超過VDD＋|Vthp|時，Pa元件便會導通來箝制此高電壓。Vthp是PMOS元件Pa的臨界電壓。因此，在一般5伏特的CMOS集成電路中，本發(fā)明的靜電放電防護電路會箝制輸入信號的電壓準位約于6到0.6伏特之間。2.靜電放電情形在輸入級205發(fā)生的靜電放電有四種模式，分別為正或負的靜電電壓對VDD與VSS放電，共分為PD、ND、PS及NS模式。在本發(fā)明中，這四個靜電入電模式都被一對一地防護著PD模式-PTLSCR1(PTLSCR1’)ND模式-PTLSCR2(PTLSCR2’)PS模式-NTLSCR1(NTLSCR1’)NS模式-NTLSCR2(NTLSCR2’)
其中，PTLSCR1、PTLSCR2、NTLSCR1及NTLSCR2如圖1是本發(fā)明實現(xiàn)在N型井區(qū)/P型基底CMOS制程技術(shù)中；而PTLSCR1’、PTLSCR2’、NTLSCR1’及NTLSCR2’和圖8所顯示是本發(fā)明實現(xiàn)在P型井區(qū)/N型基底CMOS制程技術(shù)中。
本節(jié)將以圖1來說明本發(fā)明的電路動作原理。圖8的電路動作原理與圖1所示的相類似，因此不再重覆細述。
2. a.PS模式由NTLSCR1來防護如圖1所示，當PS模式靜電放電發(fā)生時，此正的靜電電壓會被傳導到NTLSCR1的陽極530，然后經(jīng)由正向?qū)ǖ腜型濃布植區(qū)722與N型井區(qū)724的接面?zhèn)鞯絅MOS元件Na的漏極734，此Na元件首先因此正的靜電電壓在其漏極734而發(fā)生快反向擊穿，此Na元件的快反向擊穿會初步箝制輸入級205上的正電壓準位在13-15伏特左右。
當Na元件的漏極734發(fā)生快反向擊穿，靜電放電電流被Na元件自N型井區(qū)724(Q3a的基極724)，經(jīng)由Na元件的漏極734，傳導到P型基底726(Q3b的基極730)。然后此靜電電流流入另一相鄰的N型井區(qū)728內(nèi)的N型濃布植區(qū)736，再經(jīng)VSS腳流出集成電路之外。
此靜電放電電流被傳導從N型井區(qū)724的P型基底726，會引發(fā)NTLSCR1元件內(nèi)的橫向硅控整流器的正回授鎖住效應(yīng)，因而使NTLSCR1進入導通狀態(tài)。一旦NTLSCR1導通了，自輸入墊205到VSS會有一電阻極低的導通路徑，靜電放電電流便可經(jīng)由此路徑快速地旁路掉。而且輸入級205上的電壓會被NTLSCR1元件的維持電壓所箝制住，約在1伏特左右。因此，連接到輸入級205的輸入級210能夠被有效且快速地保護。
由于，硅控整流器具有良好的電能(power)傳導特性，NTLSCR1元件能夠在較小的布局面積下承受高的靜電放電電流。
2. b.NS模式由NTLSCR2來防護當NS模式的靜電放電發(fā)生時，此負的靜電電壓先被傳導到NTLSCR2元件的陰極545，然后再傳到NMOS元件Nb的源極766。在此情形下，Nb元件會先正向?qū)ㄒ蚱銿gs電壓大于其Vthn臨界電壓。此導通的Nb元件會初步箝制在輸入級205上的負的靜電電壓。
導通的Nb元件會傳導靜電放電電流自N型井區(qū)754到P型基底726，因而觸發(fā)NTLSCR2元件內(nèi)橫向硅控整流器的下回授鎖住效應(yīng)。NTLSCR2元件會被導通并在VSS到輸入級205之間形成一電阻極低的導通路徑來旁路靜電放電電流。因此，靜電放電電流主要經(jīng)由NTLSCR2元件旁路到VSS去，在輸入級205上的負電壓會被NTLSCR2元件箝制在其維持電壓的準位，約在-1伏特左右。
2.c.P模式由PTLSCR1來防護當PD模式的靜電放電發(fā)生時，此正的靜電電壓先被傳導到PTLSCR1元件的陽極510，此時VDD腳是相對地接地而VSS腳是浮接的。此正的靜電電壓亦傳導到PMOS元件Pa的源極566與基體570去。Pa元件的漏極564與柵極568在此時是相對地接地，因此Pa元件會先正向?qū)?，因其Vgs電壓小于其臨界電壓Vthp，(Vthp是一負電壓)。導通的Pa元件會初步箝制輸入級205上的正的靜電電壓。
此導通的Pa元件亦會觸發(fā)PTLSCR1內(nèi)的硅控整流器導通來旁路靜電放電電流。當PTLSCR1元件導通之后，自輸入級205到VDD會有一電阻極低的導通路徑形成。因此，大部份的靜電放電電流由此路徑旁路到VDD腳再流出集成電路之外。
輸入級205上正的靜電電壓會被PTLSCR1元件箝制在其維持電壓，約1伏特左右，因此連接到此輸入級205的輸入級210可被有效且快速地防護著。
2.d.ND模式由PTLSCR2來防護當ND模式的靜電放電發(fā)生時，此負的靜電電壓先被傳導到PTLSCR2元件的陰極525，而此時VDD是相對地接地而VSS是浮接的。此負的靜電電壓會經(jīng)由正向?qū)ǖ腘型井區(qū)578與P型基底556的接面，傳到PMOS元件Pb的漏極584。
在PTLSCR2元件內(nèi)的Pb元件會先因負的靜電電壓在其漏極而發(fā)生快反向擊穿，此快反向擊穿的Pb元件能夠初步箝制輸入級205上的負的靜電壓在其電壓準位左右，此快反向擊穿電壓約在-13～-15伏特。
靜電放電電流會經(jīng)由的Pb元件自N型井區(qū)574傳導到P型基底556，因而觸發(fā)PTLSCR2元件內(nèi)的橫向硅控整流器導通。當PTLSCR2元件導通后，會自VDD到輸入級205產(chǎn)生一電阻極低的導通路徑，而大部份的靜電放電電流便由此路徑旁路到VDD腳，再流出集成電路之外。輸入級205上負的靜電電壓會被PTLSCR2元件箝制在其維持電壓約-1伏特左右。因此，連接到輸入級205的輸入級210可以被有效且快速地保護著。
本發(fā)明具有如下效果綜合前述所言，本發(fā)明利用四個低電壓觸發(fā)硅控整流器來做靜電放電防護電路，靜電放電在輸入腳的四種放電模式，都被四個低電壓觸發(fā)硅控整流器一對一地防護著。因硅控整流器有良好電能傳導特性，故本發(fā)明能夠在較小的布局面積內(nèi)(比起其他傳統(tǒng)的靜電放電防護電路)提供全方位且高耐壓能力的靜電放電防護。
舉例來說，本發(fā)明的電路可在88×177微米平方的布局面積下提供高達5000伏特左右的人體放電模式(Human-Body Mode)的靜電放電防護能力，而且此面積還包括防止VDD到VSS鎖住效應(yīng)的內(nèi)外圈防護環(huán)在內(nèi)。
另外，本發(fā)明除了提供靜電放電防護措施之外，當CMOS集成電路在正常工作情況下，亦提供輸入訊號電壓準位箝制作用，此箝制作用可以過濾外界過低或過高電壓對集成電路的騷擾，其雜訊免疫力會較好。
在本發(fā)明中，橫向硅控整流器是利用并入其中的短通道薄氧化層PMOS元件或NMOS元件來觸發(fā)而導通。而不是靠電容耦合作用來觸發(fā)導通，故本發(fā)明是利用元件直流特性來導通靜電放電防護電路，而非利用暫態(tài)的電容耦合效應(yīng)。因此，本發(fā)明能夠很容易且精準地用于各種不同的次微米制程技術(shù)中，這使得本發(fā)明更具廣泛應(yīng)用的價值。
在5伏特的CMOS集成電路中，本發(fā)明的電路亦可免于VDD到VSS鎖住效應(yīng)的發(fā)生。本發(fā)明能在較小的布局面積下提供較高的靜電放電防護能力，因此本發(fā)明非常適合各種先進的次微米互補式金氧半集成電路在高密度及高速度方面的應(yīng)用。另外，本發(fā)明可實現(xiàn)于任一互補式金氧半(CMOS)或雙載子互補式金氧半(BiCMOS)的制程技術(shù)中，包括N型井區(qū)/P型基底，P型井區(qū)/N型基底，或雙型井區(qū)的制程。
以上所揭露的為本發(fā)明的設(shè)計構(gòu)思及實施例，其并非用以限定本發(fā)明的范圍，任何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，作少許更動，仍應(yīng)屬本發(fā)明保護范圍。
權(quán)利要求
1.一種互補式金氧半靜電放電防護電路，其特征在于，包括一個第一低電壓觸發(fā)硅控整流器，連接于VDD與輸出/輸入級之間，用來防PD模式的靜電放電；一個第二低電壓觸發(fā)硅控整流器，連接于VDD與輸出/輸入級之間，用來防護ND模式的靜電放電；一個第三低電壓觸發(fā)硅控整流器，連接于輸出/輸入級與VSS之間，用來防護PS模式的靜電放電；一個第四低電壓觸發(fā)硅控整流器，連接于輸出/輸入級與VSS之間，用來防護NS模式的靜電放電。
2.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，其為一N型井區(qū)/P型基底結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，其為一P型井區(qū)/N型基底結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，所述第一低電壓觸發(fā)硅控整流器包括一個橫向硅控整流器，其陰極連接到VDD，其陰極連接到電路的輸出/輸入級；以及一個PMOS元件，在其正向?qū)〞r，觸發(fā)所述橫向硅控整流器導通。
5.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，所述第二低電壓觸發(fā)硅控整流器包括有一個橫向硅控整流器，其陽極連接到VDD，其陰極連接到電路的輸出/輸入級；以及一個PMOS元件，在快反向擊穿時，觸發(fā)所述橫向硅控整流器導通。
6.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，所述第三低電壓觸發(fā)硅控整流器包含一個橫向硅控整流器，其陽極連接到電路的輸出/輸入級，其陰極連接到VSS；以及一個NMOS元件，在其快反向擊穿時，觸發(fā)所述橫向硅控整流器導通。
7.根據(jù)權(quán)利要求1所述的靜電放電防護電路，其特征在于，所述第四低電壓觸發(fā)硅控整流器包括一個橫向硅控整流器，其陽極連接到VSS，其陰極連接到電路的輸出/輸入級；以及一個NMOS元件，在其正向?qū)〞r，觸發(fā)所述橫向硅控整流器導通。
8.一種靜電放電防護電路，包括一個第一橫向硅控整流器，其陰極連接到第一參考電壓源，其陽極連接到電路的輸入級，此第一橫向硅控整流器內(nèi)包含一個第一PMOS元件，此第一PMOS元件正向?qū)〞r，觸發(fā)所述第一橫向硅控整流器導通；一個第二橫向硅控整流器，其陽極連接到第一參考電壓源，其陰極連接到電路的輸入級，此第二橫向硅控整流器內(nèi)包括一個第二PMOS元件，此第二PMOS元件其快反向擊穿時，觸發(fā)所述第二橫向硅控整流器導通；一個第三橫向硅控整流器，其陽極連接到輸入級，其陰極連接到第二參考電壓源，此第三橫向硅控整流器內(nèi)包括一個第一NMOS元件，此第一NMOS元件當其快反向擊穿時，觸發(fā)所述第三橫向硅控整流器導通；以及一個第四橫向硅控整流器，其陰極連接到輸入端，其陽極連接到第二參考電壓源，此第四橫向硅控整流器內(nèi)包括一個第二NMOS元件，此第二NMOS元件正向?qū)〞r，觸發(fā)所述第四橫向硅控整流器導通。
9.一種用來提供互補式金氧半集成電路輸入級的靜電放電防護半導體元件，包含有一個第一低電壓觸發(fā)橫向硅控整流器，其做在一半導體基底上，其陰極連接到第一參考電壓源，其陽極連接到集成電路的輸入端，此第一低電壓觸發(fā)橫向硅控整流器內(nèi)包括一個第一PMOS元件，此第一PMOS元件正向?qū)〞r，觸發(fā)所述第一低電壓觸發(fā)橫向硅控整流器。
10.根據(jù)權(quán)利要求9所述的靜電放電防護半導體元件，其特征在于，包括一個第二低電壓觸發(fā)橫向硅控整流器與所述第一低電壓觸發(fā)橫向硅控整流器做在一起，其陽極連接到第一參考電壓源，其陰極連接到電路的輸入級，此第二低電壓觸發(fā)橫向硅控整流器內(nèi)包含一個第二PMOS元件，第二PMOS元件快反向擊穿時，觸發(fā)所述第二低電壓觸發(fā)橫向硅控整流器。
11.根據(jù)權(quán)利要求10所述的靜電放電防護半導體元件，其特征在于，包括一個第三低電壓觸發(fā)橫向硅控整流器與所述第一、第二低電壓觸發(fā)橫向硅控整流器做在一起，其陽極連接到電路的輸入級，其陰極連接到第二參考電壓源級，此第三低電壓觸發(fā)橫向硅控整流器內(nèi)包括一個第一NMOS元件，此第一NMOS元件速反向擊穿時，觸發(fā)所述第三低電壓觸發(fā)橫向硅控整流器。
12.根據(jù)權(quán)利要求11所述的靜電放電防護半導體元件，其特征在于，包含一個第四低電壓觸發(fā)橫向硅控整流器與所述第一、第二及第三低電壓觸發(fā)橫向硅控整流器做在一起，其陽極連接到第二參考電壓源，其陰極連接到電路的輸入級，此第四低電壓觸發(fā)橫向硅控整流器內(nèi)包括一個第二NMOS元件，此第二NMOS元件正向?qū)〞r，觸發(fā)所述第四低電壓觸發(fā)橫向硅控整流器導通。
13.根據(jù)權(quán)利要求12所述的靜電放電防護半導體元件，其特征在于，所述第一、第二、第三及第四低電壓觸發(fā)橫向硅控整流器的陰極，在N型井區(qū)/P型基底互補式金氧半制程中，其由一N型濃布植區(qū)跨在一N型井區(qū)上，在P型基底中形成。
14.根據(jù)權(quán)利要求12所述的靜電放電防護半導體元件，其特征在于，所述第一、第二、第三及第四低電壓觸發(fā)橫向硅控整流器的陽極，在P型井區(qū)/N型基底互補式金氧半制程中，其由一P型濃布植區(qū)跨在一P型井區(qū)上，在N型基底中形成。
全文摘要
一種用于次微米集成電路晶片上的靜電放電防護電路，包括四個低電壓觸發(fā)的硅控整流器，它們分別由一橫向硅控整流器加一短通道PMOS元件合并而成，其中，第一、第二低電壓觸發(fā)硅控整流器，連接在電路的VDD與輸出/輸入級之間，第三硅控整流器，連接在輸出/輸入級與VSS之間；第四硅控流器連接于輸出/輸入級與VSS之間；它們分別用以防護CMOS集成電路的PD、ND、PS及NS模式的靜電放電。
文檔編號H01L27/04GK1132936SQ9511827
公開日1996年10月9日 申請日期1995年11月10日 優(yōu)先權(quán)日1995年4月6日
發(fā)明者柯明道, 吳添祥 申請人:財團法人工業(yè)技術(shù)研究院