專利名稱：集成電路的靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于應(yīng)用在互補式金氧半的半導(dǎo)體集成電路的靜電放電防護(hù)電路，用來防止集成電路被靜電放電的電流所破壞。特別地，本發(fā)明的靜電放電防護(hù)電路可直接保護(hù)集成電路輸入級內(nèi)的NMOS與PMOS元件，免于遭受靜電放電所破壞。
互補式金氧半(CMOS)集成電路輸入級的柵極經(jīng)由輸入?yún)^(qū)連接到包裝上的接腳，外界的靜電放電發(fā)生在集成電路的接腳上時，經(jīng)常導(dǎo)致輸入級的柵極的薄氧化層被破壞。因此，一般在CMOS集成電路輸入?yún)^(qū)旁做有一靜電放電防護(hù)電路來防止輸入級的柵極的薄氧化層被靜電放電所損壞。
當(dāng)制程技術(shù)更先進(jìn)時，例如，次微米互補式金氧半技術(shù)，晶體管柵極的薄氧化層變得更薄。如此的晶體管柵極更易遭受靜電放電所損壞。因此，靜電放電的防護(hù)已經(jīng)成了次微米CMOS集成電路可靠度上的一重要課題。
在次微米互補式金氧半制造技術(shù)中，為了克服熱載子(Hot-carrier)衰退的問題，一種叫做輕摻雜漏極LDD(Lightly-Doped Drain)的元件結(jié)構(gòu)被采用。另外，為降低CMOS元件的寄生漏極與源極電阻，一種新的制程技術(shù)叫硅擴散(Silicide diffusion)技術(shù)當(dāng)CMOS元件的柵極薄氧化層更薄，且用到LDD及硅擴散技術(shù)，CMOS集成電路在靜電放電防護(hù)上的可靠度大大下降，相關(guān)文獻(xiàn)請參考(1)C.Duvvury，R.A.McPhee，D.A.Baglee，andR.N.Rountree，＂ESD Protecion Reliability in1-μm CMOS Technologies，＂1986 IRPS Proc.，PP.199-205.
(2)S.Daniel and G.Krieger，＂Process andDesign Optimization for advanced CMOS I/O ESDProtection Devices，＂1990 EOS/ESD Symp.Proc.，EOS-12，pp.206-213.
(3)Y.Wei，Y.Loh，C.Wang，and C.Hu，＂MOSFET Drain Drain Engineering for ESDPerformance，＂1992 EOS/ESD Symp.Proc.，EOS-14，pp.143-148.
為保護(hù)CMOS集成電路免于靜電放電所破壞，ESD防護(hù)電路要能夠有效地旁通ESD放電電流到VDD及VSS去，以避免輸入級的柵極被ESD所損壞。
一些有用的傳統(tǒng)ESD防護(hù)電路請參見X.Guggenmos and R.Holzner，＂A New ESDProtection COncept for VLSI CMOS Circuitsavoiding Circuit Stress，＂1991 EOS/ESD Symp.Proc.，EOS-13，pp.74-82；以及美國專利文獻(xiàn)第4692781、4605980、4745450、48007080、4819046、及5001529號專利。
如

圖1所示，其為一傳統(tǒng)ESD防護(hù)電路100，此ESD防護(hù)電路連接于輸入?yún)^(qū)(input pad)105與CMOS輸入級(input stage)110之間，以保護(hù)CMOS輸入級110的柵極。
如圖1所示，輸入級110包含有一薄氧化層PMOS元件P1與一薄氧化層NMOS元件N1。P1元件的源極115連接到VDD，其漏極125連接到NI元件的漏極130。N1元件的源極135連接到VSS。P1元件的柵極145與N1元件的柵極150連接在一起形成輸入級110的輸入端，此輸入端連到ESD防護(hù)電路100的端點155。輸入級110的輸出端160的輸出信號受輸入端155的輸入信號所控制。
ESD防護(hù)電路100連接于輸入?yún)^(qū)105與輸入級110的輸入端155之間，此ESD防護(hù)電路100包含有一電阻R及兩個N型元件。此兩個N型元件為一薄氧化層NMOS元件N2及一厚氧化層元件N3。電阻R連接于輸入?yún)^(qū)105的端點170與輸入級110的輸入端155之間。此電阻R可以是一擴散層(diffuson)電阻做在集成電路的基底上。厚氧化層元件N3的漏極184及其柵極186連接到輸入?yún)^(qū)105的端點170，N3的源極188連接到VSS。薄氧化層元件N2的漏極連接到端點155，其柵極192與源極194則連接到VSS。
此ESD防護(hù)電路100提供ESD放電路徑于輸入?yún)^(qū)105與VSS之間，但沒有直接的ESD放電路徑在輸入?yún)^(qū)與VDD之間。這種在輸入?yún)^(qū)105與VDD之間沒有直接ESD放電路徑的ESD防護(hù)電路，已經(jīng)被發(fā)現(xiàn)會造成一些異常的ESD損傷在集成電路的內(nèi)部電路中，而非在ESD防護(hù)電路上，相關(guān)的文獻(xiàn)請參考(1)C.Duvvury，R.N.Rountree，and O.Adams，＂Internal chip ESD Phenomena Beyond theProtection Circuit，＂IEEE Trans，on ElectronDevices，Vol.35，No.12，pp.2133-2139，Dec.1988；(2)H.Terletzki，W.Nikutta，and W.Reczek，＂Influence of the series resistance of on-chip power supply buses on internal devicefailure after ESD stress，＂IEEE Trans.onElectron Devices，Vol.40，No.11，pp.2081-2083，Nov.1993以及(3)C.Johnson，T.J.Maloney，and S.Qawami，＂Two unusual HBM ESD failuremechanisms on a mature CMOS process，＂1993EOS/ESD Symp Proc.，EOS-15，pp.225-231.
如圖2所示，其為另一在CMOS集成電路中常用的ESD防護(hù)電路200，此防護(hù)電路連接于輸入?yún)^(qū)105與輸入級110之間。如同圖1中防護(hù)電路100所示，在此防護(hù)電路200內(nèi)也包含有一電阻R，此電阻R可以是擴散(diffusion)電阻或是多晶硅(polysilicon)電阻。此電阻R連接于輸入?yún)^(qū)的端點170與輸入級的輸入端155之間。ESD防護(hù)電路200另包含有兩個二極管D1與D2。二極管D1的陽極215連接到VSS，其陰極220連接到端點155。二極管D2的陽極255連接到端點155，其陽極240連接到VDD。此ESD防護(hù)電路200，在上述參考文獻(xiàn)(X.Guggenmos and R.Holzner，＂A New ESD Protection Concept for VLSI CMOS Circuits Avoiding Circuits tress，＂，1991 EOS/ESD Symp.，EOS-13，pp.74-82)一文中，發(fā)現(xiàn)當(dāng)一正的400伏特人體放電模式(Human Body Mode)發(fā)生在輸入?yún)^(qū)105時，會導(dǎo)致異常的靜電放電損傷在輸入級的P1元件的漏極上。此異常的ESD損壞，據(jù)分析乃是因為ESD防護(hù)電路200無法提供有效且快速的ESD放電路徑來旁通ESD放電的瞬間大電流所致。
如圖3所示，其為另一在CMOS集成電路中常用的ESD防護(hù)電路400，此ESD防護(hù)電路400包含有一薄氧化層NMOS元件N2及一薄氧化層PMOS元件P2。此ESD防護(hù)電路400亦包括一電阻R連接于輸入?yún)^(qū)105的端點170與輸入級110的輸入端155之間，此電阻R在此ESD防護(hù)電路400中是用多晶硅Polysilicon來做。P2元件連接于端點170與VDD之間，P2元件的漏極420連接到輸入?yún)^(qū)105的端點170，其源極440與柵極430連接到VDD。N2元件連接于端點170與VDD之間，P2元件的漏極420連接到輸入?yún)^(qū)105的端點170，其源極440與柵極430連接到VDD。N2元件連接于端點170與VSS之間，N2元件的漏極190連接到輸入?yún)^(qū)105的端點170，其源極194與柵極192連接到VSS。然而，在ESD防護(hù)電路400中，同時用到薄氧化層元件P2與薄氧化層元件N2，從P2元件的源極(連接到VDD)到N2元件的源極(連接到VSS)之間會有一寄生的p-n-p-n結(jié)構(gòu)，此p-n-p-n結(jié)構(gòu)若被觸發(fā)導(dǎo)通，會引起VDD到VSS鎖住(latchup)效應(yīng)的發(fā)生。因此，在如圖3所示的ESD防護(hù)電路400，其P2元件與N2元件皆被要求加上兩層內(nèi)外圈的保護(hù)圈環(huán)以防止VDD到VSS鎖住效應(yīng)的發(fā)生。因而，其布局面積會增加。如圖4所示，其為一硅控整流器的等效電路500，此電路500由雙載子晶體管T1與T2所組成。此T1與T2晶體管即是寄生在p-n-p-n結(jié)構(gòu)下的等效晶體管，用來表示硅控整流器的等效電路。此p-n-p-n結(jié)構(gòu)寄生于任何CMOS元件之間。在圖3所示的ESD防護(hù)電路400中即存在有類似的p-n-p-n結(jié)構(gòu)。在正常情形下，此寄生的p-n-p-n結(jié)構(gòu)是關(guān)閉的。
在輸入級110中，亦有類似寄生的p-n-p-n結(jié)構(gòu)存在于P1元件與N1元件之間。故ESD防護(hù)電路與輸入級110之間也要有適當(dāng)?shù)谋Ｗo(hù)圈環(huán)，以避免CMOS集成電路在正常工作情形下，因輸入信號的過高(overshooting)或過低(undershootion)而導(dǎo)致有瞬態(tài)電流在基底或井區(qū)內(nèi)流動，因而可能觸發(fā)寄生在輸入級110內(nèi)的p-n-p-n結(jié)構(gòu)發(fā)生VDD到VSS的鎖住效應(yīng)。本發(fā)明的目的在于提供次微米互補式金氧半集成電路一個全方位的靜電放電防護(hù)電路，以避免異常的ESD損傷發(fā)生在集成電路的內(nèi)部電路中。
本發(fā)明的另一個目的，在于提供CMOS集成電路一個沒有鎖住效應(yīng)的ESD防護(hù)電路。
本發(fā)明的再一目的，在于節(jié)省ESD防護(hù)電路所需的布局面積，因而集成電路芯片的總面積可望減少，相對地減少集成電路的成本以及提高了集成電路封裝的密度。
本發(fā)明的ESD防護(hù)電路可有效地保護(hù)輸入級110.的柵極145與150，免于遭受ESD放電所破壞。本發(fā)明的ESD防護(hù)電路對輸入信號亦具有電壓箝制作用。
本發(fā)明的ESD防護(hù)電路包括有初級ESD防護(hù)電路與第二級ESD防護(hù)電路。初級ESD防護(hù)電路中包含有第一及第二厚氧化層(thick-oxide)元件。其中，第一厚氧化層元件的柵極連接到輸入?yún)^(qū)，并提供ESD放電路徑于輸入?yún)^(qū)與VSS之間。第二厚氧化層元件的柵極連接到輸入?yún)^(qū)，并提供ESD放電路徑于輸入?yún)^(qū)與VDD之間。
第二級ESD防護(hù)電路中包含有一電阻以及第一與第二薄氧化層(thin-oxide)元件。此電阻連接于輸入?yún)^(qū)與輸入級的輸入端之間。第一薄氧化層元件的柵極及源連接到輸入級的輸入端，而其漏極連接到VSS。第二薄氧化層元件的漏極連接到輸入級的輸入端，而其柵極與源極連到VDD。
本發(fā)明的ESD防護(hù)電路，能提供CMOS集成電路的輸入?yún)^(qū)四種不同的ESD放電路徑，來防范四種不同電壓極性模式的靜電放電對CMOS集成電路輸入級的破壞。本發(fā)明的ESD防護(hù)電路能夠在較小的布局面積下提供全方位的靜電放電防護(hù)措施。
另外，本發(fā)明的ESD防護(hù)電路對輸入信號亦具有電壓準(zhǔn)位箝制作用。本發(fā)明的ESD防護(hù)電路可將輸入信號的電壓準(zhǔn)位箝制在5.5到-1伏特之間(在VDD＝5伏特，VSS＝0伏特情形下)。本發(fā)明的ESD防護(hù)電路具有比正常輸入信號要高的導(dǎo)通電壓，故當(dāng)CMOS集成電路在正常工作情下，此ESD防護(hù)電路是關(guān)閉的，而不會影響集成電路的正常操作。
在本發(fā)明的ESD防護(hù)電路中所使用的元件都是同一型摻雜元件，故在本ESD防護(hù)電路中完全沒有VDD到VSS鎖住效應(yīng)的存在。因而在布局上，同型元件間可以互相合并而有效地減少布局面積。
結(jié)合附圖及實施例對本發(fā)明的靜電放電防護(hù)電路的特點說明如下附圖簡單說明圖1為一傳統(tǒng)的ESD防護(hù)電路，其中防護(hù)元件只安排在輸入?yún)^(qū)與VSS之間。
圖2為用兩個二極管所做的傳統(tǒng)ESD防護(hù)電路。
圖3為用薄氧化層PMOS元件與NMOS元件所做的傳統(tǒng)ESD防護(hù)電路。
圖4為VDD到VSS鎖住效應(yīng)的等效電路圖。
圖5為本發(fā)明所提出的ESD防護(hù)電路。
圖6為圖5的ESD防護(hù)電路的布局實例。
圖7為本發(fā)明ESD防護(hù)電路結(jié)構(gòu)的剖面圖，此剖面圖是相對于圖6中的A-A’切線。
A、電路結(jié)構(gòu)圖5為本發(fā)明的電路示意圖600。此ESD防護(hù)電路600與CMOS集成電路做在同一晶片上以保護(hù)CMOS集成電路免于ESD所破壞。此ESD防護(hù)電路600連接于輸入?yún)^(qū)105與輸入級110之間。此輸入級110與在圖1至圖3相同，由一薄氧化層PMOS元件P1與一薄氧化層NMOS元件N1所組成。
本ESD防護(hù)電路600包含有4個P型元件，其中有兩個薄氧化層PMOS元件P4與P5，有兩個厚氧化層PMOS元件P2與P3。厚氧化層元件P2的源極接到輸入?yún)^(qū)105，其漏極623連接到VSS。厚氧化層元件P3的漏極626連接到輸入?yún)^(qū)105，其源極630連接到VDD。P2元件的柵極633與P3元件的柵極636連接到輸入?yún)^(qū)105。此柵極633與636是用金屬層跨在厚氧化層上當(dāng)作其柵極。
薄氧化層元件P4的源極640連接到柵極643，此源極640與柵極643也連接到輸入級110的輸入端155，其漏極646連接到VSS。薄氧化層元件P5的漏極650連接到輸入級110的輸入端155，其柵極653與源極656連接到VDD。柵極643與653是多晶硅(Polysilicon)跨在薄氧化層上而形成。
此ESD防護(hù)電路600中，包括有一串聯(lián)電阻R，此電阻連接于輸入?yún)^(qū)105的端點170與輸入級110的輸入端155之間。此電阻可以用多晶硅或是用P型擴散層(diffusion)來做。在圖5中所示的電阻是用P型擴散層做在N型基底上而成的，此P型護(hù)散層在N型基底上也會造成一寄生的二極管D存在此ESD防護(hù)電路中。此二極管D的陽極連接到電阻R，其陰極連接到VDD。此擴散電阻R的P型擴散層與N型基底的接面上也會有一寄生的雜散電容存在(未顯示于圖5中)，此雜散電容加上電阻R會對ESD信號在時間上有些微延遲作用以防止輸入級110的柵極直接受到ESD的應(yīng)力。當(dāng)電阻用多晶硅來做時，寄生的二極管D亦存在于本發(fā)明的ESD防護(hù)電路中，因厚氧化層元件P2的源極與厚氧化層元件P3的漏極是一P型擴散層做在N型基底上，故有一寄生的二極管D3存在于輸入?yún)^(qū)與VDD之間。此電阻R約在200歐姆左右，較大的電阻值可提高ESD的防護(hù)能力，但亦會導(dǎo)致更長的時間延遲于輸入?yún)^(qū)105與輸入級110之間。太大的R值會影響正常信號的輸入速度。故此R值在實際次微米CMOS集成電路應(yīng)用上，約在200-500歐姆左右。
雖然先進(jìn)的制程技術(shù)也會降低厚氧化層元件的ESD防護(hù)能力，若在厚氧化層元件的漏極內(nèi)加入一深的井區(qū)結(jié)構(gòu)，則可適度地提高厚氧化層元件的ESD耐壓能力。相關(guān)文獻(xiàn)，請參考Y.S.Hu，H.R.Liauh，and M.C.Chang，＂High Density Input ProtectionCircuit Design in 1.2μm CMOS Technolygy，＂1987EOS/ESD Symp.Proc.，EOS-9，pp.179-185。本發(fā)明中，厚氧化層元件P2與P3的源極與漏極皆被加入類似的深井區(qū)結(jié)構(gòu)，以提高ESD耐壓能力。
厚氧化層元件P2與P3的導(dǎo)通電壓一般都遠(yuǎn)比5伏特的VDD電壓高。因此把其柵極連接到輸入?yún)^(qū)，不會導(dǎo)致P2或P3元件的導(dǎo)通。把金屬柵極633與636連接到輸入?yún)^(qū)105的目的，在于提高厚氧化層元件P2與P3在ESD發(fā)生時的導(dǎo)通速度，這可使得厚氧化層元件P2與P3能夠快速地導(dǎo)通來旁通ESD放電的電流。但在正常工作信號輸入情形下，此厚氧化層元件是不會被導(dǎo)通的。
B、電路工作原理在輸入級110內(nèi)的薄氧化層元件P1被薄氧化層元件P5，電阻R以及厚氧化層元件P3所保護(hù)以防護(hù)ESD破壞。在輸入級110內(nèi)的薄氧化層元件N1被薄氧化層元件P4，電阻R，厚氧化層元件P2所保護(hù)以防ESD破壞。本發(fā)明的ESD防護(hù)電路除了提供ESD防護(hù)功能之外，在正常工作情形下，本發(fā)明的ESD防護(hù)電路亦對輸入信號提供電壓準(zhǔn)位箝制的作用。
1、電壓準(zhǔn)位箝制作用。
在CMOS集成電路正常工作情形下，ESD防護(hù)電路中的P型元件P2、P3、P4以及P5都是關(guān)閉的。厚氧化層元件P2與P3的導(dǎo)通臨界電壓遠(yuǎn)高于VDD的5伏特電位，故P2與P3在(CMOS集成電路)正常工作情形下是關(guān)閉的。薄氧化層元件P4與P5的柵極連接到其源極去，故P4與P5元件是關(guān)閉的。
薄氧化層元件P4的柵極連接到端點155而不連接到VDD，這可使輸入信號的低電壓準(zhǔn)位有被箝制的作用。當(dāng)輸入信號因外界干擾而導(dǎo)致電壓準(zhǔn)位過低時(低于-1伏特)，薄氧化層元件P4便會導(dǎo)通(因此時，其源極640的電位低于其漏極646的電位)來箝制過低的輸入信號的電壓準(zhǔn)位。因薄氧化層PMOS元件的導(dǎo)通臨界電壓約在-0.8到-1伏特左右，故輸入信號的低電壓準(zhǔn)位會被P4元件箝制在-1伏特左右。
當(dāng)輸入信號的電壓準(zhǔn)位過高時，電阻R內(nèi)所寄生的二極管D會箝制此過高的電壓準(zhǔn)位。當(dāng)輸入信號因外界干擾而使其高電壓準(zhǔn)位超過VDD＋0.5伏特時，二極管D會被正向?qū)▉眢橹戚斎雲(yún)^(qū)105上的高電壓于5.5伏特左右(當(dāng)VDD＝5伏特)。
因此，在輸入?yún)^(qū)105上的輸入信號若有過高或過低的干擾電壓出現(xiàn)時，此輸入信號傳送到輸入級110的輸入端155之前，會被本發(fā)明的ESD防護(hù)電路箝制在5.5到-1伏特之間，因而可提高CMOS集成電路對雜訊干擾的免疫力。
2、ESD防護(hù)作用，因為ESD在集成電路的某一輸入腳可能具有正的或負(fù)的電壓極性對VDD或VSS腳來放電，因此對-CMOS集成電路的輸入腳而言，會有四種不同的放電情形(1)PS模式當(dāng)VDD腳浮接，而相對正電壓的ESD在某一輸入腳對VSS腳放電；(2)NS模式當(dāng)VDD腳浮接，而相對負(fù)電壓的ESD在某一輸入腳對VSS腳放電；(3)PD模式當(dāng)VSS腳浮接，而相對正電壓的ESD在某一輸入腳對VDD腳放電；(4)ND模式當(dāng)VSS腳浮接，而相對負(fù)電壓的ESD在某一輸入腳對VDD腳放電。
以上的四種ESD放電模式都會對CMOS集成電路的輸入級造成損傷。本發(fā)明的ESD防護(hù)電路能夠提供四個ESD放電路徑來全方位防護(hù)這四種模式的靜電放電。
當(dāng)PS模式的ESD發(fā)生時，正的ESD電壓會經(jīng)由電阻R傳導(dǎo)到薄氧化層元件P4的源極640，當(dāng)此正的ESD電壓超過P4元件的擊穿電壓(約13伏特左右)時，P4元件被強迫擊穿而導(dǎo)通，因而p初步箝制端點155上的電壓準(zhǔn)位約13伏特左右，以保護(hù)輸入級110的柵極145與150的薄氧化層。流過P4元件的擊穿電流亦會流經(jīng)電阻R，因而在厚氧化層元件P2的源極620導(dǎo)致一個電壓降Vs2，即Vs2＝|Vsb4|＋I(xiàn)4·R其中Vs2是厚氧化層元件P2的源極620上的電壓，Vsb4是薄氧化層元件P4的擊穿電壓，I4是流經(jīng)薄氧化層元件P4的擊穿電流，
R是擴散層電阻R的電阻值。
當(dāng)Vs2電壓超過厚氧化層元件P2的擊穿電壓時，P2元件便擊穿導(dǎo)通來旁通ESD放電電流。ESD的電流主要藉由P2元件擊穿導(dǎo)通后來旁通到VSS去。P4元件的作用在于初步箝制住輸入級110的輸入端155的電壓準(zhǔn)位，以保護(hù)輸入級110的柵極薄氧化層。電阻R的作用在于限制P4元件的擊穿電流，以免P4元件因突然擊穿而損壞，并提高P2元件源極上的電壓Vs2以使P2元件導(dǎo)通來旁通ESD電流。
薄氧化層元件P4是一短通道元件。P4元件的通道越短，其擊穿電壓|Vsb4|越小。因而輸入級110的輸入端的ESD電壓可被箝制在較低的電壓準(zhǔn)位。擊穿電流I4與P4元件的尺寸大小成正比，越大尺寸的P4元件能夠提供越大的擊穿電流I4。電阻R的電阻值大小可由電阻R的擴散層尺寸決定。適當(dāng)?shù)卦O(shè)計P4元件的尺寸及電阻R的大小，可以有效地防護(hù)輸入級110免于PS模式的靜電放電破壞。
當(dāng)ND模式的ESD發(fā)生時，因過低的ESD電壓經(jīng)電阻R傳導(dǎo)到P4元的源極640，此過低的負(fù)電壓導(dǎo)致P4元件被正向?qū)?。因此，?fù)的ESD電流經(jīng)由電阻R與P4元件而旁通到VSS去。短通道的薄氧化層元件P4在其正向?qū)ㄇ樾蜗?，可承受很高的ESD應(yīng)力。
當(dāng)PD模式的ESD發(fā)生時，電阻R內(nèi)的二極管D會被正向?qū)▉砼酝‥SD電流到VDD去。二極管D在正向?qū)ǖ那樾蜗乱嗄艹惺芎芨叩腅SD應(yīng)力。
當(dāng)ND模式的ESD發(fā)生時，此負(fù)的ESD電壓會經(jīng)由電阻R傳導(dǎo)到薄氧化層元件P5的漏極650，當(dāng)負(fù)的ESD電壓比P5元件的擊穿電壓(約-13伏特)來得更低時，會導(dǎo)致P5元件擊穿導(dǎo)通。此導(dǎo)通的P5元件會初步箝制輸入級110的輸入端155的電壓準(zhǔn)位不低于一13伏特左右，因而保護(hù)輸入級110的柵極145與150的薄氧化層免于被ESD擊穿或破壞。P5的擊穿電流流經(jīng)電阻R，會在厚氧化層元件P3的漏極626產(chǎn)生一電壓VD3，即VD3＝Vsb5-I5·R其中VD3是厚氧化層元件P3的漏極電壓，Vsb5是薄氧化層元件P5的擊穿電壓(是一個負(fù)值)，I5是元件P5的擊穿電流(I5自VDD流向P5元件)，R是擴散層電阻的電阻值。
此VD3是一個負(fù)值電壓，當(dāng)VD3比P3元件漏極的擊穿擊電壓更低時，P3元件便會被導(dǎo)通旁通ESD放電電流到VDD去。ESD放電電流主要是藉由厚氧化層元件P3來旁通到VDD。設(shè)薄氧化層元件P5的目的在于初步箝制輸入級110的輸入端155的電壓，以保護(hù)輸入級110的柵極145與150的薄氧化層。P5元件的通道越短，其擊穿電壓|Vsb5|越小，因而越早擊穿以箝制端點155上的電壓。電流I5是P5元件的擊穿電流，P5元件的尺寸越大，I5便越大。電阻R的作用在限制P5元件突然擊穿時太大的瞬間電流把P5元件燒毀，以保護(hù)P5元件。電阻R與I5亦提供一電位差于端點170與155之間，以使厚氧化層元件P3擊穿導(dǎo)通來旁通ESD電流。適當(dāng)?shù)卦O(shè)計R值與P5元件的尺寸，可使本發(fā)明的ESD防護(hù)電路能夠有效地防護(hù)ND模式的ESD破壞。
C、布局實例圖6為本發(fā)明的ESD防護(hù)電路600(如圖5所示)的布局實例。圖6為一個緊密的布局設(shè)計700，此布局700亦包含一個輸入?yún)^(qū)105以及VDD與VSS電源總線(bus)。端點170連接輸入?yún)^(qū)105到ESD防護(hù)電路600，端點155則連接ESD防護(hù)電路600到輸入級110。
P型擴散層(diffusion)做的電阻R加接于端點155與170之間。ESD防護(hù)電路600的最外圈包圍一P型擴散層的防護(hù)圈環(huán)710，在防護(hù)圈環(huán)710的內(nèi)側(cè)又有另一N型擴散層做的防護(hù)圈環(huán)720。此雙層防護(hù)圈環(huán)，用于防止因輸入信號過高或過低時，引起異常的暫態(tài)電流在基底流動，而導(dǎo)致VDD到VSS鎖住效應(yīng)發(fā)生于輸入級110內(nèi)。此雙層防護(hù)圈環(huán)可以吸走基底中異常的暫態(tài)電流，因此輸入信號因外界干擾而過高或過低時，不會引發(fā)CMOS保成電路內(nèi)部發(fā)生鎖住效應(yīng)。此雙層防護(hù)圈環(huán)710與720與ESD防護(hù)電路600可以緊密合并在一起以節(jié)省布局面積。
圖7顯示此布局700(在圖6中)沿著切線A-A’的元件剖面圖。在圖7中的兩邊顯示了710與720的防護(hù)圈環(huán)，P+防護(hù)圈環(huán)710連接到VSS，N+防護(hù)圈環(huán)720連接到VDD。如圖7所示，PMOS元件的源極與漏極皆是P型擴散層做在N型基底上。此外，在P型防護(hù)圈環(huán)710，厚氧化層元件P2的漏極623與源極620，厚氧化層元件P3的漏極626與源極630，以及薄氧化層元件P4的源極640(亦是薄氧化層元件P5的漏極650)中，在其P型擴散層內(nèi)各包含有一P型的深井區(qū)。此P型深井區(qū)并入在P型元件的P型擴散層內(nèi)，可以增加ESD電流流通的路徑，因而可以提高其ESD耐壓能力。如圖上所示，此P型井區(qū)約寬3-4微米。
厚氧化層元件P2與P3的通道810的長度約2μm。薄氧化層元件P4與P5的通道820的長度約1μm。各P型元件的漏極連接點(drain contact)到其柵極的邊緣的距離是一項重要的參數(shù)以提高元件的ESD耐壓能力，此距離在布局700中為5微米。
因在本發(fā)明的ESD防護(hù)電路中，所用的元件都是P型元件，因此在本發(fā)明的ESD防護(hù)電路內(nèi)沒有VDD到VSS鎖住效應(yīng)的路徑，故在布局與元件結(jié)構(gòu)上可以緊密靠在一起以降低布局面積。如圖6所示的布局700，在0.8微米雙型井區(qū)CMOS制程技術(shù)下，本發(fā)明的ESD防護(hù)電路600加上雙層防護(hù)圈環(huán)710與720在內(nèi)的布局面積僅有100×150平方微米。雖然只占用如此小的布局面積，本發(fā)明的ESD防護(hù)電路可承受超過4000伏特的人體放電模式(HBM)的ESD應(yīng)力。
由于厚氧化層元件P2與P3的源極與漏極元件結(jié)構(gòu)中皆有并入P型井區(qū)，此P型井區(qū)能夠使P2與P3元件旁通更高的ESD電流，因而能夠在較小的布局面積下承受較高的ESD應(yīng)力。
在本發(fā)明電路中，輸入級110的柵極145與150連接到端點155，而端點155的ESD電壓可被薄氧化層元件P4與P5的擊穿動作而箝制住。在一般制程下，薄氧化層元件的漏極或源極的擊穿電壓都比其柵極的薄氧化層擊穿電壓來得低，因此輸入級110的柵極的薄氧化層可被本發(fā)明的ESD防護(hù)電路充份保護(hù)。
把P型元件改換成N型元件，本發(fā)明的ESD防護(hù)電路亦可實現(xiàn)于N型井區(qū)/P型基底的CMOS制程技術(shù)。故本發(fā)明的ESD防護(hù)電路是具有制程上的兼容性，其可實現(xiàn)于任一CMOS或BICMOS制程技術(shù)中。
以上所揭露的技術(shù)為本發(fā)明的設(shè)計構(gòu)思及實施例，但其并非用以限定本發(fā)明，任何熟習(xí)此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，作些許更動與潤飾，也應(yīng)屬本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種CMOS集成電路的靜電放電防護(hù)電路，其特征在于，其包括一個輸入?yún)^(qū)；一個輸出端；一個第一厚氧化層元件，其柵極連接到輸入?yún)^(qū)，且其源極到漏極提供一個靜電放電路徑于所述輸入?yún)^(qū)與第一參考電壓之間；一個第二厚氧化層元件，其柵極連接到所述輸入?yún)^(qū)，且其漏極到源極提供一個靜電放電路徑于所述輸入?yún)^(qū)與第二參考電壓源之間，所述第一厚氧化層元件與第二層氧化層元件組成第一級靜電放電防護(hù)電路；一個電阻，連接于所述輸入?yún)^(qū)與所述輸出端；一個第一薄氧化層元件，其柵極與源極連接到所述輸出端，且其漏極連接到所述第一參考電壓源；以及一個第二薄氧層元件，其漏極連接到所述輸出端，且其柵極與源極連接到所述第二參考電壓源，所述電阻與第一薄氧化層元件及第二薄氧化層元件組合成第二級靜電放電防護(hù)電路。
2.根據(jù)權(quán)利要求1所述的靜電放電防護(hù)電路，其特征在于，所述電阻是一個擴散層電阻。
3.根據(jù)權(quán)利要求2所述的靜電放電防護(hù)電路，其特征在于，所述擴散層電阻、所述第一及第二厚氧化層元件以及所述第一與第二薄氧化層元件都是P型元件。
4.根據(jù)權(quán)利要求2所述的靜電放電防護(hù)電路，其特征在于，其還包括一寄生的二極管，此二極管寄生于P型擴散層與N型基底之間，連接于所述輸入?yún)^(qū)與第二參考電壓源之間。
5.一種CMOS集成電路的靜電放電防護(hù)電路，該電路具有一負(fù)電壓源VSS及一正電壓源VDD，其特征在于，其包括一個第一厚氧化層元件，連接于輸入級與負(fù)電壓源之間，用來旁通一種極性的ESD放電電流；一個第二厚氧化層元件，連接于正電壓源與輸入級之間，用來旁通另一種極性的ESD放電電流；一個第一薄氧化層元件，連接于負(fù)電壓源與輸入級之間，用來旁通一種極性的ESD放電電流，且箝制在輸入級上正的ESD電壓準(zhǔn)位到一個預(yù)定的正值；一個二極管，連接于輸入級與正電壓源之間，用來旁通ESD放電電流；一個第二薄氧化層元件，連接于輸入級與正電壓源之間，用來旁通另一種極性的ESD放電電流，且箝制在輸入級上負(fù)的ESD電壓準(zhǔn)位到一個預(yù)定的負(fù)值。
6.根據(jù)權(quán)利要求5所述的防護(hù)電路，其特征在于，其還包括有一電阻，此電阻連接于所述輸入?yún)^(qū)與所述輸入級之間。
7.一種CMOS集成電路的靜電防護(hù)電路，其特征在于，其包括一個第一種傳導(dǎo)材料的基底；多個第二種傳導(dǎo)材料的高濃度摻雜置區(qū)做在所述基底上，該高濃度摻雜區(qū)用來形成第一與第二厚氧化層元件的源極與漏極，以及形成第一與第二薄氧化層元件的源極與漏極；兩個厚氧化層?xùn)艠O做在所述基底上，此厚氧化層?xùn)艠O介于所述第一與第二厚氧化層元件的源極與漏極之間；兩個薄氧化層?xùn)艠O做在所述基底上，此薄氧化層?xùn)艠O介于所述第一與第二薄氧化層元件的源極與漏極之間；一井區(qū)具有第二種傳導(dǎo)材料，布置在該漏極區(qū)內(nèi)，做在同一基底上；雙層防護(hù)圈環(huán)做在同一基底上，包圍住所述集成電路；以及一擴散層電阻具有第二種傳導(dǎo)材料，做在同一基底上，此電阻介于所述兩個厚氧化層元件與所述兩個薄氧化層元件之間，此電阻是多晶硅電阻。
8.根據(jù)權(quán)利要求7所述的防護(hù)電路，其特征在于，所述防護(hù)圈環(huán)包括有內(nèi)圈環(huán)與外圈環(huán)，外圈防護(hù)圈環(huán)具有高濃度布置的第二種傳導(dǎo)材料，內(nèi)圈防護(hù)圈環(huán)具有高濃度布置的第一種傳導(dǎo)材料。
9.根據(jù)權(quán)利要求8所述的集成電路，其特征在于，其還包括有一第二種傳導(dǎo)材料的井區(qū)，此井區(qū)布置于所述圈防護(hù)圈環(huán)內(nèi)，做在同一基底上。
10.根據(jù)權(quán)利要求9所述的防護(hù)電路，其特征在于，其還包括有低濃度摻雜漏極，用來做在所述兩個薄氧化層?xùn)艠O的下方，在同一基底上。
11.一種MOS元件的靜電放電防護(hù)電路，其特征在于，其包括一個輸入?yún)^(qū)；一個輸出端；一個厚氧化層元件，其柵極與源極連接到所述輸入?yún)^(qū)，其漏極連接到所述負(fù)電壓源；一個電阻連接于所述輸入?yún)^(qū)與所述輸出端；以及一個薄氧化層元件，其柵極與源極連接到所述輸出端，其漏極連接到所述負(fù)電壓源；所述厚氧化層元件擊穿后旁通靜電放電電流自所述輸入?yún)^(qū)到所述負(fù)電壓源，以及所述薄氧化層元件箝制所述輸出端上的電壓準(zhǔn)位到一個正的預(yù)定值。
12.根據(jù)權(quán)利要求11所述的防護(hù)電路，其特征在于，所述負(fù)電壓源接地。
13.一種MOS元件的靜電防護(hù)電路其特征在于，其包括一個輸入?yún)^(qū)；一個輸出端；一個厚氧化層元件，其柵極與源極連接到所述輸入?yún)^(qū)，其漏極連接到所述接地點；一個電阻連接于所述輸入?yún)^(qū)與所述輸出端；以及一個薄氧化層元件，其柵極與源極連接到所述輸出端，其漏極連接到所述接地點；所述薄氧化層元件正向?qū)▉砼酝o電放電電流從所述輸入?yún)^(qū)到接地點去。
14.一種MOS元件的靜電放電防護(hù)電路，其特征在于，其包括一個輸入?yún)^(qū)；一個輸出端；一個厚氧化層元件，其柵極與漏極連接到所述輸入?yún)^(qū)，其源極連接到該正電壓源；一個電阻連接于所述輸入?yún)^(qū)與輸出端點之間；一個寄生的二極管連接于所述輸入?yún)^(qū)與所述正電壓源之間；以及一個薄氧化層元件，其柵極與源極連接到所述正電壓源，其漏極連接到所述輸出端；所述寄生二極管正向?qū)▉砼酝o電放電電流自輸入?yún)^(qū)到所述正電壓源。
15.一種MOS元件的靜電放電防護(hù)電路，其特征在于，其包括一個輸入?yún)^(qū)；一個輸出端；一個厚氧化層元件，其柵極與漏極連接到所述輸入?yún)^(qū)，其源極連接到正電壓源；一個電阻連接于所述輸入?yún)^(qū)與所述輸出端；以及一個薄氧化層元件，其柵極與源極連接到所述正電壓源，其漏極連接到所述輸出端；所述厚氧化層元件擊穿導(dǎo)通來旁通靜電放電電流自所述輸入?yún)^(qū)到正電壓源，以及所述薄氧化層元件箝制所述輸出端上的電壓準(zhǔn)位到一個負(fù)的預(yù)定值。
16.一種CMOS集成電路的靜電放電防護(hù)電路，防護(hù)四種放電模式的靜電放電，該四種放電模式是PS模式、NS模式、PD模式以及ND模式的靜電放電，該電路中具有一正電壓源VDD與一負(fù)電壓源VSS，其特征在于，其包括一個第一厚氧化層元件連接于所述輸入級與所述負(fù)電壓源之間，用來旁通PS模式的靜電放電電流；一個第二厚氧化層元件連接于所述輸入級與所述正電壓源之間，用來旁通ND模式的靜電放電電流；一個第一薄氧化層元件連接于所述輸入級與所述負(fù)電壓源之間，用來旁通NS模式的靜電放電電流；第一薄氧化層元件在PS模式靜電放電情形下，箝制所述輸入級的柵極上的電壓準(zhǔn)位于一個正的預(yù)定值；一個二極管連接于所述輸入級與正電壓源之間，用來旁通PD模式的靜電放電電流；以及一個第二薄氧化層元件連接于所述輸入級與正電壓源之間，在ND模式靜電放電情形下，用來箝制所述輸入級的柵極上的電壓準(zhǔn)位到一個負(fù)的預(yù)定值。
全文摘要
一種CMOS集成電路的靜電放電防護(hù)電路包括二級防護(hù)電路。第一級防護(hù)電路中設(shè)有二個厚氧化層元件，第二級防護(hù)電路中有一電阻及第一與第二薄氧化層MOS元件。電阻連接于二級防護(hù)電路之間。此靜電放電防護(hù)電路提供二種靜電放電路徑于輸入?yún)^(qū)與VDD端之間，亦提供另二種靜電放電路徑于輸入?yún)^(qū)與VSS端之間。發(fā)生在輸入?yún)^(qū)的四種可能極性的靜電放電皆被本靜電放電防護(hù)電路所防護(hù)。
文檔編號H01L29/66GK1132937SQ9511827
公開日1996年10月9日 申請日期1995年11月10日 優(yōu)先權(quán)日1995年4月6日
發(fā)明者柯明道, 吳添祥 申請人:財團(tuán)法人工業(yè)技術(shù)研究院