專利名稱：集成電路的制造方法和運用此方法獲得的集成電路的制作方法
技術領域：
本發(fā)明涉及含有在其表面具有帶絕緣柵電極的場效應晶體管和帶浮置柵的非易失性存儲器元件的半導體的集成電路的制造方法，浮置柵位于控制電極和溝道區(qū)之間，溝道區(qū)位于半導體內，并在半導體內在源區(qū)和漏區(qū)之間延伸，運用這種方法在半導體內分別為晶體管和存儲器元件限定鄰接表面的第一導電型的第一和第二活性區(qū)，而在表面上至少在第一和第二活性區(qū)區(qū)域處涂復有構成柵極介質的絕緣層，在這絕緣層上設有一層硅薄層，晶體管的柵電極和存儲器元件的至少浮置柵是由該硅薄層構成的。本發(fā)明也涉及運用這種方法制造的集成電路。
在集成電路方面日益發(fā)展的微型化使得在一塊單獨的硅晶片集合整個系統(tǒng)成為可能。在這種開發(fā)工作中，最好是能將存儲器和在例如CMOS技術中通常的邏輯線路組合在一起。這種存儲器在文獻中往往稱為“埋置式存儲器”。在這方面特別重要的一種類型的存儲器就是非易失性存儲器或EPROM(電氣可編程只讀存儲器)。該存儲器元件由具有浮置柵的晶體管所構成，其閾值電壓由在浮置柵上以電荷形式表示的寫入信息所決定?？刂茤乓环矫嬗糜跈z測在讀出時的閾值電壓，也就是寫入信息，而另一方面用于在寫入和/或抹去時影響浮置柵電位。
在開頭一段中所提及的這種方法尤其可從美國專利4719184中獲知。在這已知工藝中，此非易失存儲器元件是由例如為氧化物的介質相互隔開的二層多晶硅制造的，浮置柵由下多晶硅層構成，控制柵由上多晶硅層構成。通常的邏輯門電路的晶體管由與存儲器元件相同的多晶硅層(顯然沒有隔在中間的多晶硅介質層)和相同的工藝步驟制成的。對非易失性存儲器總的來說要求寫入和/或抹去可以合理的速度和在較低的電壓(例如，小于15V)下發(fā)生，這種低壓可在它自身電路容易地產生。假如這意味著必須滿足某些工藝條件，則為了保持該工藝盡可能簡單，通常修改正常的CMOS邏輯電路工藝去適應這一要求。這就可能引起一些問題。尤其對于溝道長度小于1μm的情況，適用存儲器的最恰當工藝的使用可能容易導致邏輯晶體管的損壞，因為載流子注入柵極介質層會使閾值電壓隨時間而漂移?？傊?，當邏輯電路的尺寸很小時，尤其在溝道長度小于1μm情況下，這種“埋置式”EPROM的最恰當工藝是難于實現(xiàn)的。
本發(fā)明的目的特別在于提出埋置式非易失性存儲器的一種制造方法，從而通過使用通常的邏輯工藝在附加工藝步驟數(shù)目最少，也不會降低電路邏輯部分質量的情況下來獲得存儲器的最恰當工藝。
依照本發(fā)明，在開頭一段中提及的這種方法其特征在于，在開始的若干工藝步驟中存儲器元件的浮置柵先是通過掩模蝕刻從硅薄層制得，而晶體管的活性區(qū)仍然由硅薄層復蓋，此后形成存儲器元件的第二種導電類型的源區(qū)和漏區(qū)，再借助于氧化工序使浮置柵至少在其邊緣形成氧化物層，這一氧化物層在下文稱為隔層;在接著的若干工藝步驟中，晶體管的絕緣柵電極通過掩模蝕刻從在另一活性區(qū)上面的硅薄層制得，借助摻雜工藝在半導體中形成晶體管的第二導電類型的源區(qū)和漏區(qū)。
本發(fā)明尤其基于這種認識，即浮置柵的四側被絕緣層包復的方式對非易失性存儲器有主要的影響。例如，該層決定電荷從浮置柵泄漏的速度，從而決定存儲器的保存時間，存儲器保存時間顯然應該盡可能地長。然而也發(fā)現(xiàn)浮置柵的隔層對熱電子效應有強烈影響，熱電子效應使得在低電壓下足夠快地編程存儲器成為可能。在這一方面實驗已表明在900℃氧化溫度下要比在800℃氧化溫度下獲得更好的編程速度效果。因為在依照本發(fā)明的方法中在邏輯部分沒有進行對于電路中EPROM部分的隔層氧化，就可能按存儲器中熱載流子效應來優(yōu)化工藝，而這些效應在電路的其余部分并沒有被加強。正如從


中將會清楚的，這個優(yōu)化工藝的附加工藝步驟數(shù)目很少，在而只需要不超過2或3個額外的掩模。
盡管在溝道長度，即源區(qū)和漏區(qū)之間距離稍大于1μm時也可以獲得上述優(yōu)點，當晶體管具有長度幾乎接近1μm的溝道時本發(fā)明有特別的重要性。具有這種小溝道長度的晶體管所具有的優(yōu)點在于在電路中可以獲得高存儲密度，但另一方面對由于特別由溝道中熱載流子引起小溝道效應造成的性能下降非常敏感。但這些小溝道效應至少部分被抑制的最佳實施例的特點在于，晶體管漏區(qū)在鄰近溝道處設置有輕度摻雜的第二種導電類型的漏區(qū)擴展部。注意借助于本發(fā)明這個漏區(qū)擴展部在原理上抵消熱電子的形成，僅存在于邏輯部分，而不存在于存儲器中。
依照本發(fā)明方法的另一實施的特點在于，通過在含有水蒸汽的氧化環(huán)境中的熱氧化，在浮置柵的邊緣形成隔層。這種氧化方法比無水蒸汽時不僅具有本已已知的更高氧化速率的優(yōu)點，而且還具有該氧化繼續(xù)至在浮置柵電極以下較遠處的優(yōu)點，該氧化至少要比無水蒸汽氧化時遠得多，這對熱載流子的形成起促進作用。此外，在浮置柵以下的氧化優(yōu)點還在于減小浮置柵和漏區(qū)(或源區(qū))之間的電容。當例如6V的電壓在EPROM單元編程期間加在漏區(qū)上，而控制柵上電壓例如是12V，則相同位線(bitline)上的非選擇單元的漏區(qū)也處于6V。由于在浮置柵和漏區(qū)之間耦合有電容，在非選擇單元中浮置柵的電位會上升。假如該電容太高，非選擇單元可能變成導通，以致強大的漏電流就會流入位線。以上描述的隔層氧化在漏區(qū)和浮置柵電極之間形成較厚的氧化層，使寄生電容得以減小。
最好，浮置柵邊緣的氧化是在至少800℃溫度下進行。在氧化溫度接近900℃時獲得好的結果。最好，在氧化處理期間只是浮置柵的橫向邊緣受氧化。
依照本發(fā)明方法的又一實施例的特點在于，在浮置柵電極邊緣被氧化期間平行于半導體表面延伸的硅層表面被抗氧化的含有氮化物的一薄層掩蓋。在氧化工序以后這層抗氧化掩模可被除去，而被多晶硅之間的介質所取代。然而在一可供選擇的實施例中，該抗氧化掩?？梢粤粼谠唬鴺嫵晌挥诟≈脰藕涂刂茤胖g的中間多晶硅介質。
依照本發(fā)明方法的另一實施例的特點在于，在浮置柵形成隔層之前，先形成存儲器元件的源區(qū)和漏區(qū)。該區(qū)的摻雜原子可以例如通過離子注入法提供。因為浮置柵邊緣還沒有被氧化層所復蓋，故有可能相對于浮置柵電極形成精確對準的源區(qū)和漏區(qū)。
在文獻中經常稱為“堆棧式EPROM”的存儲器，可以做成每個存儲器單元的表面面積特別小，因此它特別適用于非常大量單元情況，導致這種存儲器的一個實施例的特點在于，硅層由一層在另一層上面形成的二個子層構成，在形成第二子層之前在待形成存儲器元件的區(qū)域處的第一子層上先形成一絕緣層，而在待形成晶體管區(qū)域的第一子層上不形成絕緣層，此后再這樣形成第二子層，以使在待形成晶體管區(qū)域獲得一層單層的硅層，而在存儲器元件區(qū)域獲得兩層相互絕緣的子層的復合層，控制柵電極隨之從上子層形成，而浮置柵從下子層形成。在這種情況下不僅在浮置柵而且也在控制柵的邊緣形成隔層。
與標準CMOS工藝相比只需要二個額外掩模的另一可選實施例的特點在于，下文稱為第一子層的硅層至少在存儲器元件區(qū)域上被絕緣層所復蓋，而在晶體管區(qū)域的第一子層上沒有絕緣層復蓋;而且在浮置柵邊緣上形成隔層以后淀積第二導電層，第二導電層在存儲器元件區(qū)域構成與浮置柵相分開的一層，從這層形成控制柵，而在晶體管區(qū)域，所述這一層與第一子層一起形成一層單層的導電層，由此導電層形成晶體管的柵電極。在浮置柵上已形成隔層以后和在形成控制柵之前可以形成存儲器元件的源區(qū)和漏區(qū)。
依照本發(fā)明方法的另一實施例的特點在于，在浮置柵和控制柵之間的絕緣層構成含氮化物的一層。
以下結合附圖和幾個實施例更詳細地說明本發(fā)明，附圖中圖1a表示對于兩種不同氧化處理時非易失性存儲器單元閾值電壓和編程時間之間關系的曲線圖;
圖1b是這種非易失性存儲器單元的截面圖;
圖2是依照本發(fā)明組合有非易失性存儲器的集成電路一部分的平面圖;
圖3是圖2的器件沿線Ⅲ-Ⅲ所取的截面圖;
圖4-13表示依照本發(fā)明的圖3器件制造方法的一系列工序;和圖14-20表示依照本發(fā)明方法的另一可供選擇實施例的一系列工序;
圖21表示依照本發(fā)明方法的又一實施例的截面圖。
為了理解本發(fā)明所依據(jù)的效應，圖1a表示一些工藝參數(shù)，即氧化溫度對編程速度的影響。圖1b是本身已知結構的非易失性可編程存儲器單元的截面圖，該結構有P型半導體1，在P型半導體1內形成相互隔開一距離的n型源區(qū)2和n型漏區(qū)3。源區(qū)和漏區(qū)被小于1μm長度的溝道區(qū)所分隔。在溝道上面并通過插入的柵極氧化層4與溝道隔開的是信息可以電荷形式寫入的浮置柵5。在浮置柵5以上并通過介質層6與其分隔地設有控制柵7。柵極5和7由例如多晶硅制成。柵極結構5-7的橫向邊緣被通過對多晶硅層5、7的熱氧化所獲得的硅氧化物絕緣層8所復蓋。通過在浮置柵5注入熱電子進行編程。用低閾值電壓設置單元的初始狀態(tài)，在例如將12V電壓加在控制柵7時晶體管就進入導通，從而在柵極氧化層4以下構成反相層。例如6V電壓加在漏區(qū)3，就有電子流在源區(qū)2(處于OV)和漏區(qū)3之間流動，這些電子在溝道的漏區(qū)側受到加速，并獲得足夠的能量從而越過由氧化層4形成的勢壘和到達浮置柵5。浮置柵5由此而帶負電，因此晶體管的閾值電壓上升。對構成本發(fā)明基礎的研究已表明，閾值電壓變化強烈地取決于隔層8。在圖1a中垂直軸表示閾值電壓Vth，水平軸表示編程時間t。曲線A和B分別表示隔層8經由在800℃和900℃溫度的含水蒸汽氧化環(huán)境下熱處理而形成的存儲器單元的閾值電壓變化曲線。存儲器單元制造的所有其他環(huán)境至少大體上是相同的。正如從圖中可清楚看到，隔層氧化工藝對存儲器單元的編程特性有幾乎驚人的影響。尤其，在900℃下氧化導致好得多的結果，因為所研究實施例中要比在800℃下氧化編程的進行速度要快幾個數(shù)量級。還不清楚這種差別的確切原因是什么?？赡?，溫度對源區(qū)和漏區(qū)的擴散模式的影響發(fā)生作用，但是其他效應可能也或多或少地重要，因此本發(fā)明并不限于這方面。
含有埋置式EPROM的集成電路制造的最顯而易見的工藝是這樣一個工藝，在此工藝中上述的隔層氧化(使存儲器獲得令人滿意的效果)也在電路的邏輯部分進行，從而保持盡可能少的工藝步驟數(shù)目。在包括遠大于1μm的溝道長度工藝過程中，這顯然不會導致大問題。然而，電路的邏輯部分的溝道長度變得較小時，熱電子效應會在這部分起著愈來愈大的作用。例如，其中之一有害影響就是電子注入柵極氧化層，從而使閾值電壓發(fā)生逐漸漂移，最后甚至使電路不可能操作。正因為這些原因，在較小溝道長度情況下防止熱電子的形成具有極大重要性，并只有熱電子的生成對邏輯部分具有最小可能影響時才能使存儲器有最佳特性。
另一重要參數(shù)是存儲器單元的浮置柵和漏區(qū)之間的電容。在編程期間，例如6V的較高電壓加在漏區(qū)，而例如12V電壓加在控制柵7上。非選擇單元與其漏區(qū)也為6V的選擇單元共享一位線。由于浮置柵和漏區(qū)之間的電容，使非選擇單元的浮置柵電位會上升。當所述電容足夠大時，非選擇單元可能被驅動進入導通，這可能引起此位線中相當大的漏電流。借助于隔層氧化可以減小該寄生電容，從而使浮置柵和漏區(qū)之間氧化層變得較厚。然而，優(yōu)化EPROM的這一措施在邏輯部分不是必須要求的。
以下所述工藝基本上對應于標準CMOS工藝因此這工藝對邏輯部分是最恰當?shù)?，通過僅僅增加幾個不影響或幾乎不影響邏輯部分的附加工序就可獲得EPROM的優(yōu)化。圖2為此首先示出一部分埋置式EPROM的平面圖，而圖3和圖4b分別是沿線Ⅲ-Ⅲ和Ⅳ-Ⅳ所取的此部分截面圖。該器件具有通常厚度和組成的至少在圖示部分主要為P型的硅半導體。借助于橫倒的字母H形式的厚場氧化物的模式11在表面上限定存儲器矩陣的活性區(qū)。該場氧化物用虛線表示，它位于例如為多晶硅的導電層下面。導電軌12從左至右伸展，構成存儲器的字線。該字線在場氧化物中斷位置上方復蓋浮置柵13和在那里構成所述的控制柵，控制柵通過中間多晶硅介質層14與浮置柵極相隔開。沒有被場氧化物和多晶硅復蓋的那部分半導體10運用合適的摻雜劑被再次摻雜成n型，因此在半導體中形成帶形n型區(qū)15，n型區(qū)15平行于字線而伸展，并與n型區(qū)16相分隔。區(qū)15對一字構成一公共源。每個區(qū)16構成同一列的二個存儲器單元所共享的公共漏區(qū)。位于浮置柵電極13以下的那部分半導體構成存儲器單元的溝道區(qū)。整個組件被玻璃層17所復蓋，玻璃層在漏區(qū)16區(qū)域設有接觸口18。區(qū)16通過接觸口與通常的位線(圖中未示出)相連，位線以金屬軌形式沿橫切字線的方向伸展，與一列中的存儲器單元的漏區(qū)互連。柵電極12/13的各側被隔層氧化物19所復蓋，這將在工藝說明中更詳細討論。
圖4a是屬于邏輯部分的晶體管的截面圖。正如存儲器晶體管一樣，邏輯晶體管是n溝道型，并包括在P型區(qū)域10中形成的并相互間由介入的溝道區(qū)分隔的n型源區(qū)20和漏區(qū)21，柵電極22位于該溝道區(qū)之上，并通過柵極介質23與溝道隔開。漏區(qū)21在漏區(qū)和溝道之間設有由高歐姆，減場n型區(qū)構成的稱之為漏區(qū)擴展部24。正如眾所周知，這個區(qū)抵消會特別引起熱電子產生的有害的短溝道效應。在本例中，由于工藝技術方面的種種原因，源區(qū)20也設有這種擴展部24。柵電極22各側設有隔層25。
現(xiàn)結合圖5至13說明一系列工藝步驟，這些圖中由圖4類推，每次帶有字母a的左列中附圖皆關于依照圖4a的邏輯晶體管，而帶有字母b的右列中的附圖皆涉及圖4b的存儲器單元。
該工藝從在CMOS工藝中通常厚度和組成的硅基片開始，硅基片在其表面設有常規(guī)的P和/或n凹坑，因此運用適于形成n-溝道或p-溝道晶體管的摻雜濃度而獲得鄰近表面的P和n區(qū)。圖4中標為10的該區(qū)域因此可以由這種凹坑構成。在另一可選實施例中，區(qū)域10也可由原來的半導體表面區(qū)域所構成。還可假定，在圖5所示階段已經形成限定活性區(qū)的場氧化物。該表面涂敷有通過熱氧化形成的薄氧化層23，它構成待制造的晶體管的柵極介質。在此層上淀積第一多晶硅層26，并用例如As等的適當摻雜劑摻雜。多晶硅層26的厚度例如為150毫微米。在下一步中，形成光刻掩模27，復蓋在存儲器部分的導電軌，導電軌沿附圖平面伸展，具有與浮置柵13寬度相對應的寬度。這里寬度一詞應理解為指平行于該表面并與在源區(qū)和漏區(qū)之間在溝道中電流方向橫切的尺寸。在邏輯部分的光致抗蝕劑層27(圖5a)可以完全被除去，因此該多晶硅材料在接著的蝕刻工序中也可完全除去。然而，在本實施例中電路邏輯部分上面的多晶硅層是被掩蓋的，因此在蝕刻存儲器部分的多晶硅層期間邏輯部分上面的多晶硅層23不被除去，而柵極氧化物也在原位未被暴露在蝕刻處理下。
在蝕刻處理后，除去掩模27，此后暴露的多晶硅層又被介質28所復蓋，在此后階段，中間多晶硅介質層14就是從介質28形成的。介質層28可由各種材料制成，也可以本已皆知的各種方式形成。這樣層28可以通過多晶硅氧化而形成，在此時，層28由硅氧化物組成。在本例中層28是通過淀積一層厚度約為40毫微米的氮氧化物而形成的。接著，如圖6所示，掩模29被形成，復蓋住存儲器，而使邏輯部分未被復蓋。最好通過各向異性的蝕刻處理，將邏輯部分上的氮氧化合物蝕去，因此場氧化物露出的側面仍被氮氧化合物復蓋。隨后除去掩模29。然而，氮氧化合物或者可以在濕性蝕刻處理中被各向同性地除去。
此后，通過氣相淀積形成一層厚度例如為250毫微米的第二多晶硅層30(見圖7)。正如圖7a所示，層30在邏輯部分形成區(qū)域與多晶硅層26一起形成互相密合的多晶硅層，而絕緣層28已被除去。在此圖中，多晶硅層26和30之間的接合界面以虛線表示。相比之下，在存儲器部分硅層30構成與硅層26相絕緣的一層，在該工藝的后一階段中控制柵12從硅層30形成(見圖7b)。層30的多晶硅材料在淀積以后也被給予例如對P的n型摻雜。此后用抗氧化的掩蓋多晶硅層的層31復蓋此多晶硅材料。在本實施例中，為此也使用厚度約為40毫微米的一層氮氧化物，但顯而易見可選擇使用提供抗氧化掩模的各種材料，例如使用硅氮化物。
在圖8所示的下一步中，例如光抗蝕劑掩模32被這樣地形成，使得完全復蓋住邏輯部分，并復蓋存儲器部分待形成字線和控制柵12區(qū)域處的那部分第二多晶硅層。利用層32作為掩模，該層結構的處理，依次為局部除去氮氧化物層31、第二多晶硅層30、中間多晶硅介質層28和第一多晶硅層26。注意邏輯部分的層結構仍原封不動，因此以下處理步驟沒有或至少基本上不影響邏輯部分。
現(xiàn)在在存儲器部分已經形成多晶硅字線12和浮置柵電極13。在除去掩模32后，現(xiàn)在使用重度植入As以形成存儲器晶體管的源區(qū)16和漏區(qū)15此后再去除掩模32(見圖9b)。在植入As之前，必要時也可去除掩模32正如從圖9a顯而易見的，植入工序期間僅僅在存儲器部分形成源區(qū)和漏區(qū)，而在這工藝階段中邏輯部分仍完全被多晶硅層所掩蓋。接著，該器件經受氧化處理，以獲得氧化物隔層19(圖10b)。這氧化過程是以這樣一種方式進行的，以獲得上述的良好存儲特性。通過在含水蒸汽的氧化環(huán)境中在大約900℃溫度下氧化約7分鐘可獲得良好結果。隔層19的厚度約為30-80毫微米，不僅包覆了浮置柵13的各側面，而且也包覆控制柵12的各側。注意在本例中隔層19沒有復蓋浮置柵的所有側面，而僅復蓋鄰近源和漏區(qū)的側面，位于字線以下的浮置柵邊緣被薄得多的氮氧化物層所復蓋。氧化期間在源區(qū)15和漏區(qū)16上面也可以形成氧化層33。這氧化層可以伸展到浮置柵13的下面，這可有助于熱載流子的產生，并無論如何有助于減小浮置柵電極的寄生電容。
請見圖10a，在氧化工序期間邏輯部分的控制柵12和復合多晶硅層26、30的上側面被氮氧化合物層31所掩蓋而抵御氧化，因此此處沒有或至少基本上沒有形成氧化層。
至此為優(yōu)化存儲器而進行的附加工藝已在原則上完成，接著的工序是在標準CMOS工藝中常見的，因為在圖11-13所示階段的存儲器與在圖10b所示狀態(tài)實質上沒有什么不同，故在圖11-13中不再畫出存儲器。在下一工序中，柵電極22從復合多晶硅層26、30形成，在此期間存儲器部分被掩蓋，以抵御為此使用的蝕刻處理。顯然再次用必須的掩模，對電路的邏輯部分進行相對輕度的As植入34，從而獲得源區(qū)和漏區(qū)擴展部24。這一階段示于圖11a中。
在下一階段(圖12a)，晶體管的柵電極22被形成有隔層，為此目的先進行輕度氧化，通過此步，柵電極22的各側被薄氧化層35所復蓋。在此工序期間柵電極的上側由于有抗氧化的氮氧化合物層31的存在而沒有或基本上沒有被氧化。然后通過淀積形成例如約為250毫微米厚度的氧化層36，通過各向異性的深腐蝕，從氧化層36形成隔層37(見圖13a)。利用隔層35、37作為掩模，通過植入As或P，現(xiàn)形成源區(qū)20和漏區(qū)21。
該工藝可以按為制造P-溝道晶體管本身已公知的方式繼續(xù)。然后可用玻璃層17(圖4)復蓋此組件，玻璃層上以通常方式留有接觸窗口，此后可以淀積一層金屬層，由此以常規(guī)方式構成連接模式。
與通常的CMOS工藝相比，通過增加僅僅3個額外的掩模，所述工藝已以這樣一種方式被改變，以致獲得了優(yōu)化的存儲器特性，而邏輯部分沒有或基本上沒有受影響，從而保持了它的良好特性。
圖14-20表示上述工藝的改型，其中左列帶2的附圖再次表示邏輯晶體管，而右列的帶b附圖表示存儲器晶體管。已盡可能將與上例相應的零件標注以相同標號。
圖14表示半導體10在其表面形成柵極氧化物薄層23的階段，薄層23上復蓋有n型摻雜的第一多晶硅層26。在此層上有例如又為氮氧化合物層的抗氧化層40。然后形成光致抗蝕劑掩模41，掩模41限定存儲器浮置柵的界限，并全部復蓋邏輯部分。接著(圖15)，通過蝕刻從多晶硅層26形成浮置柵13，此后運用As離子注入法形成構成存儲器晶體管的源區(qū)和漏區(qū)的n型區(qū)15和16并在注入之前或之后，除去光致抗蝕劑掩模41。然后通過熱氧化形成氧化物隔層42。在這步期間，邏輯部分的多晶硅層26和浮置柵13的上側面被氮氧化物層40掩蓋而不受氧化。隔層42的厚度又為例如30-80毫微米，并與上實施例隔層19類似地這樣選擇，以獲得優(yōu)良的存儲器寫入特性。由于電路邏輯部分的表面被層23、26和40所鈍化，這氧化對邏輯部分沒有或至少基本沒有影響。這步工藝示于圖16中。
此后，在整個組件上形成例如氮氧化合物的一層新保護層43，該層最好但不必須在已存在的氮氧化物層40上。那未存儲器部分被例如光致抗蝕劑的掩模44所掩蓋，而至少邏輯部分不被掩蓋，如圖17所示。在除去邏輯區(qū)域上氮氧化物層43以后，又形成第二多晶硅層30和n型摻雜。在存儲器部分第二多晶硅層通過氮氧化物層43與浮置柵13相絕緣，而在待構成的邏輯部分多晶硅層26和30又組成一個連續(xù)的多晶硅層(圖18)。
在圖19所畫的依次階段中，運用光致抗蝕劑掩模45同時限定邏輯部分晶體管的柵電極和存儲器中控制柵和/或字線的界限。此后運用最好各向異性的蝕刻，形成存儲器單元的控制柵12和柵電極22(見圖20)。然后該工藝可以按前一實施例所描述的相同方式繼續(xù)(見圖11以后)。
在此描述的改型中具有重疊控制柵，在邏輯部分和存儲器的隔層氧化層之間的去耦，使有可能通過與標準CMOS工藝相比只增添二個掩模就獲得對存儲器的優(yōu)化，而基本不影響邏輯部分。
除了非易失性存儲器單元以外，也可以結合例如電容之類的其他電路元件。這種特定實施例涉及在其中鄰近邏輯部分處設有稱為開關電容的系統(tǒng)的集成電路，以便(例如)獲得選頻濾波器。如上所述可編程非易失性存儲器的結合給用戶提供附加的編程可能性。圖21示出了這種集成電路一個實施例的截面。圖21a畫出使用上述方法之一制造的構成電路邏輯部分的場效應晶體管。圖21b表示與圖20b單元對應的EEPROM單元，在此單元中在浮置柵13上如此形成控制柵以使其重疊覆蓋浮置柵。圖21c是與圖21b的EEPROM單元同時制造的電容截面圖。該電容在第一多晶硅層11上形成，它包括與浮置柵13同時從第一多晶硅層形成的較下電容板50。介質層43在電容板50上與EEPROM單元的中間多晶硅介質層43同時形成。在除去晶體管區(qū)域上介質層后，淀積第二多晶硅層，控制柵12和另一電容板51與晶體管柵極22從第二多晶硅層同時被限定界限。在除去未被板51復蓋的這些部分介質層和構成隔層25后，復蓋一層玻璃層。這玻璃層中以已知方式留有接觸窗18，通過接觸窗可以構成與例如板50和51的元件的接觸。
顯然，本發(fā)明并不局限于本文所列的實施例，而是對于本領域的技術人員，可能在本發(fā)明范圍內作出許多變化。因此，例如構成存儲器中控制柵和字線和邏輯部分中柵電極的第二多晶硅層可以被例如金屬或硅與金屬合金的各種導電良好的材料所代替。本發(fā)明還可以有利地應用于例如EPROM、EEPROM和所謂Flash-EPROM的本身已知的各種類型的可編程非易失性存儲器。
權利要求
1.一種包括在其表面設有帶絕緣柵電極的場效應晶體管和帶浮置柵的非易失性存儲器元件的半導體集成電路的制造方法，所述浮置柵位于控制電極和溝道區(qū)之間，該溝道區(qū)位于半導體內，并在半導體內在源區(qū)和漏區(qū)之間延伸，運用這種方法在分別作為晶體管和存儲器元件的半導體內限定鄰接表面的第一導電型的第一和第二活性區(qū)，而所述表面至少在第一和第二活性的區(qū)域處涂復有構成柵極介質的絕緣層，在這絕緣層上設有一層硅薄層，晶體管的柵電極和存儲器元件的至少浮置柵即由該硅薄層形成，該方法的特征在于在開始的若干工藝步驟中，存儲器元件的浮置柵先是通過掩模蝕刻從硅薄層制得，而晶體管的活性區(qū)仍然由硅薄層復蓋，此后形成存儲元件的第二種導電類型的源區(qū)和漏區(qū)，借助于氧化工序使浮置柵至少在其邊緣形成氧化物層，這一氧化物層在下文稱為隔層；在接著的若干工藝步驟中晶體管的絕緣柵電極通過掩模蝕刻從在另一活性區(qū)上的硅薄層制得，并借助摻雜工藝在半導體中形成晶體管的第二導電類型的源區(qū)和漏區(qū)。
2.如權利要求1所述的方法，其特征在于所述晶體管具有位于所述源區(qū)和漏區(qū)之間的溝道作為源區(qū)和漏區(qū)之間距離計量的該溝道長度最多約1μm。
3.如權利要求1或2中所述的方法，其特征在于至少晶體管的漏區(qū)在鄰近該溝道處設有輕度摻雜的第二導電類型的漏區(qū)擴展部。
4.如上述任一權利要求中所述的方法，其特征在于所述隔層是通過在含水蒸汽氧化環(huán)境中熱氧化在所述浮置柵的邊緣上形成的。
5.如權利要求4中所述的方法，其特征在于氧化工藝是在高于800℃，最好高于850℃的溫度中進行的。
6.如權利要求5所述的方法，其特征在于氧化工藝是在至少接近900℃溫度下進行的。
7.如上述任一權利要求所述的方法，其特征在于在氧化所述浮置柵電極邊緣期間平行于半導體表面延伸的硅層表面被一層抗氧化的含氮化物的薄層所掩蓋。
8.如上述任一權利要求所規(guī)定的方法，其特征在于在所述浮置柵形成隔層之前先形成存儲器元件的源區(qū)和漏區(qū)。
9.如上述任一權利要求中所規(guī)定的方法，其特征在于所述硅層由一層在另一層上面形成的兩個子層構成，在形成第二子層以前，待形成存儲器元件的區(qū)域處的第一子層上先形成一絕緣層，而在待形成晶體管區(qū)域的第一子層上不形成絕緣層，此后再如此形成第二子層，使得在待形成晶體管區(qū)域獲得單一的硅層，而在存儲器元件區(qū)域獲得兩層相互絕緣的子層的復合層，接著控制柵電極從上子層形成，而浮置柵從下子層形成。
10.如權利要求1-8中所規(guī)定的方法，其特征在于下文稱為第一子層的硅層至少在存儲器元件區(qū)域上被絕緣層所復蓋，而在晶體管區(qū)域的第一子層上沒有絕緣層復蓋;而且在浮置柵邊緣上形成隔層以后淀積第二導電層，該第二導電層在存儲器元件區(qū)域構成與浮置柵相分隔的一層，從這層形成控制柵，而所述這一層在晶體管區(qū)域與第一子層一起形成單一的導電層，由此導電層形成晶體管的柵電極。
11.如權利要求9或10所規(guī)定的方法，其特征在于在浮置柵和控制柵之間的絕緣層構成含氮化物的一薄層。
12.如上述任一權利要求所規(guī)定的方法，其特征在于所述電路中還包含具有第一板和在第一板之上的第二板的電容，這二電容板分別同時與存儲器元件的浮置柵和控制柵一起形成。
13.運用在上述任一權利要求規(guī)定方法所制造的集成電路。
全文摘要
若要改變制造含有埋置式EPROM的集成電路的工藝，使熱電子最佳地注入存儲器晶體管的溝道，尤其在溝道長度小于1μm時這可能導致晶體管邏輯的損壞。為此，依照本發(fā)明，在最初若干工序中，先限定浮置柵界限，再進行源/漏區(qū)注入和側壁氧化，以獲得浮置柵側面上的氧化隔層。在此期間，要形成邏輯部分的區(qū)域均勻地被與浮置柵所制材料相同的多晶硅層所保護而不受注入和氧化。然后，此后的工序則是進行通常的CMOS工藝，從而先形成晶體管的柵極，再進行必要的源/漏區(qū)注入。
文檔編號H01L27/105GK1086045SQ9311890
公開日1994年4月27日 申請日期1993年10月6日 優(yōu)先權日1992年10月7日
發(fā)明者A·J·沃克 申請人:菲利浦電子有限公司