專利名稱:半導體集成電路和為其設(shè)計電路圖形的方法
本發(fā)明涉及一種半導體集成電路，更確切地說，是涉及對根據(jù)被稱作標準單元法(standard cell methodology)的邏輯大規(guī)模集成電路的電路圖形設(shè)計所進行的改進。
近來，半導體電路的精細圖形技術(shù)使邏輯大規(guī)模集成電路(邏輯LSI)可以在每個芯片上制成幾個到幾萬個門電路。另一方面，對各種各樣為滿足客戶特殊要求而特別定做的邏輯LSI的需求也增加了。這些專門訂貨的邏輯LSI同一些通用LSI2如大規(guī)模存儲集成電路相比，生產(chǎn)的批量很小，但要求在很短的時間內(nèi)完成從設(shè)計到產(chǎn)品發(fā)貨的整個生產(chǎn)周期。
生產(chǎn)這種完全訂做的LSI必需從在芯片上設(shè)計和布置晶體管的位置開始，最優(yōu)化的設(shè)計決定于芯片面積利用率和電路特性的綜合效益。但是，這樣一種完全訂貨性設(shè)計是有缺點的，它一般需要長達半年以上的設(shè)計周期，對已經(jīng)最優(yōu)化了的芯片設(shè)計進行修改的靈活性低。因此，已經(jīng)提出了一些方法，如門陣列和標準單元方式，以便在較短的周期內(nèi)發(fā)展具有設(shè)計上靈活性的訂貨性LSI。
在門陣列方法中，只要在一塊庫存的已經(jīng)預(yù)先做好了晶體管的硅片上按電路網(wǎng)絡(luò)的要求進行布線即制成所訂做的邏輯LSI。這樣，制造客戶電路所必須的掩膜版大約只有制造整個LSI的掩膜版數(shù)量的三分之一。
標準單元的方法利用了預(yù)先限定的單位電路的圖形-單元，單元相當于邏輯門，如與非門，或非門，反相器，觸發(fā)器等。這些單元的圖形做為一個程序庫存儲在計算機系統(tǒng)里，采用計算機輔助設(shè)計(CAD)的方法根據(jù)單元的布置和單元之間的相互連接而實現(xiàn)LSI芯片的設(shè)計通路，同時制出了各種LSI用的整套掩膜版。
標準單元法有以下特點(a)象晶體管那樣的電路元件的電特性和圖形的信息已經(jīng)很好地編制在CAD系統(tǒng)的程序庫里，可以獲得對LSI芯片設(shè)計的有效控制;(b)做為結(jié)果，芯片設(shè)計中容易發(fā)生的錯誤減少了;(c)與門陣列方法相比，芯片面積的利用率更高。因此，標準單元法在芯片設(shè)計方面有相當大的自由，不需要電路元件的專門知識也可以進行設(shè)計，減小了LSI發(fā)展中所冒的風險。
圖1是按照標準單元方式進行的一個示例性布置和連線的示意圖。參看圖1，不同類型的單元1在半導體襯底2上按行排列。它們基本上是由一些同樣高度的矩形框所組成，但對不同種類，一般其寬度不相同。這些單元由導線3相互連接，這些導線形成并分布在相鄰兩行之間的區(qū)域內(nèi)(有時稱之為連線溝道)。每一個單元1都有一個預(yù)先限定好的電路元件的圖形，如晶體管和內(nèi)部導線層的圖形。圖2A框圖內(nèi)顯示一個示例性CMOS(互補型金屬一氧化物-半導體)2輸入端與非門邏輯的圖形，圖2B是它相應(yīng)的等效電路。參見圖2A，2輸入端與非門單元占據(jù)了由虛線100表示的基本為矩形的虛擬框所限定的一個區(qū)域。該框的尺寸約為幾十～一百微米的等級。電路元件如MOS晶體管P1P2、N1和N2都做在框內(nèi)，為外部連線所制成的節(jié)點則伸展到框100之外。斜線區(qū)域表示鋁(Al)導線層，如I1和I2表示接收輸入信號的節(jié)點，OT表示輸出節(jié)點，BVDD和BVSS是分別連接正負電壓源VDD和VSS的總線。
為了便于更好的理解，圖2C和2D對圖2A中的圖形的形狀做了進一步的說明。圖2C顯示了MOS晶體管P1、P2、N1和N2的塊圖形狀，圖2D顯示了連接晶體管的內(nèi)部導線層，包括總線BVDD和BVSS的圖形。參看圖2C，P型區(qū)101(被實線101′所包圍)和N型區(qū)102(被實線102′所包圍)在方框100中通過向該處選擇注入P型或N型雜質(zhì)的方法而形成。101和102之外的區(qū)域被一厚絕緣層覆蓋(未示出)，如一般被稱為“場氧化物層”的氧化層。一對由多晶硅構(gòu)成的柵電極103和104跨過P型區(qū)和N型區(qū)101和102而形成，在柵電極和P型區(qū)，N型區(qū)之間各有一層薄的絕緣層(未示出)，如被稱為“柵氧化層”的氧化層，在101和102區(qū)上形成。這樣，就制成了在P型區(qū)101的P溝道MOS晶體管P1和P2和在N型區(qū)的N河道MOS晶體管N1和N2。P型區(qū)101和N型區(qū)102中各形成有一附加區(qū)109和110，下文中稱之為總線接觸區(qū)，它們分別同以下將說明的在其中形成的總線BVDD和BVSS相連。
圖2D所示的105、106和107是一組導線圖形，如鋁條，它們是做在圖2C所示的塊圖上。導線圖形通過絕緣層(未示出)上形成的窗口108與塊圖相連接，窗口的位置如圖2A和2D所示。這樣P溝道晶體管P1和P2與N溝道晶體管N1和N2就互相連接起來了，組成了如圖2B所示的2輸入端與非門。在延伸部分105′和107′上，總線BVDD和BVSS的縱向下面的相應(yīng)的P型區(qū)和N型區(qū)(如前所說的總線接觸區(qū)109和110)配有接觸點，使該部分分別連接到正電位和接地電位上。由總線的延伸部分105′和107′和下面相應(yīng)的P型及N型部分所占據(jù)的區(qū)域叫總線接觸區(qū)。其它邏輯單元的構(gòu)形，包括3或4輸入端與非門，或非門，反相器等，它們基本上也和圖2C和2D中的解釋相似。
為形成最后的如圖2A所示邏輯電路單元的塊圖，需設(shè)計每一道工藝所用的掩膜圖形，如形成P型區(qū)和N型區(qū)的，柵電極的，連線等的掩膜圖形。每一種單元的全套掩膜圖形的信息都存儲在CAD系統(tǒng)的程序庫里。因此在進行LSI芯片設(shè)計時，當設(shè)計者利用所需單元的名稱進入程序庫時，這個單元的框圖就顯示在顯示裝置上;只要求設(shè)計者決定該單元框圖的位置和單元間的相互連接通道。排列在一個芯片上的所有單元的圖形信息被編輯和儲存在一個掩膜圖形數(shù)據(jù)存儲器中。這樣，用一個計算機系統(tǒng)就可以產(chǎn)生關(guān)于所有單元的各道工藝的全部掩膜版圖形。
圖3A是一個CMOS-LSI的部分塊圖，顯示了互相連接的一個3輸入端與非門(單元1)和一個4輸入端與非門(單元2)與其中形成的內(nèi)部導線層(斜線部分)一起，根據(jù)常規(guī)的標準單元布置原則進行布置。圖3B和3C分別是圖3A所示的3輸入端與非門和4輸入端與非門的相應(yīng)的等效電路。參見圖3A，虛線200和300各自所指示的虛擬線框限定了單元1和單元2。單元1包括P型區(qū)201，N型區(qū)202和三個柵電極203，它們組成了P溝道晶體管P1和P2和P3及N溝道晶體管N1、N2和N3。單元2包括了P型區(qū)301，N型區(qū)302和四個柵電極303，它們組成了P溝道晶體管P1、P2、P3和P4及N溝道晶體管N1、N2、N3和N4。單元1和2中的晶體管由內(nèi)部導線層分別連接起來，一組包括205，206和207，另一組包括305、306和307。這樣，就在區(qū)域200和300內(nèi)分別形成了3輸入端與非門和4輸入端與非門。導線層205和305分別通過從線框200和300中伸展出的節(jié)點連接起來，導線層207和307也分別通過從線框200與300中伸展出的節(jié)點連接起來。這樣，相應(yīng)的總線BVDD和BVSS可穿過該行中的各單元。
同樣，單元的圖形信息和置于同一芯片上的其它單元的圖形信息都是由CAD系統(tǒng)處理的，并且產(chǎn)生芯片上所有單元共用的每一道制造工藝所需的掩膜圖形。這些掩膜版包括限定以后是N型區(qū)或P型區(qū)的區(qū)域;為P型和N型雜質(zhì)分別進行選擇性擴散的區(qū)域提供掩蔽層;分別描繪出柵電極和導線層。
如上所述，在常規(guī)的標準單元方法中，相鄰單元的框圖靠在一起，但互相之間不重疊，通過完善單元的布置，以使用于上述導線溝道的區(qū)域達到最小來提高芯片有效利用面積，已經(jīng)受到了限制。即使導線溝道的面積已經(jīng)達到了最小值，一般來說，離充分利用完全定貨性芯片的有效面積還差得很遠。因此，任何對芯片面積利用率的提高都得將對標準單元法有重大的影響。
因此，本發(fā)明的一個目的是，提供一種在芯片面積利用率方面作出了改進的LSI。
本發(fā)明的另一個目的是提供一種方法，以改進具有標準單元構(gòu)形的LSI的芯片面積利用率。
參見圖3A，應(yīng)該注意，從功能上看，連接到BVDD的總線接觸區(qū)209和309與它們下面各自對應(yīng)的P型區(qū)201和301是不需要互相獨立的。對于連接到BVSS的總線接觸區(qū)210和310與它們下面各自對應(yīng)的N型區(qū)202和302也是同樣的。本發(fā)明者注意到了這一點，發(fā)明了一種方法，使得象單元1和2這樣一行中的兩個相鄰單元相互間部份重疊，使它們可以共用對每一總線BVDD和BVSS的接觸區(qū)。
在本發(fā)明中，總線接觸區(qū)的圖形已經(jīng)設(shè)計為標準化圖形，它對于每一種單元都相同指示標準化總線接觸區(qū)所占區(qū)域的信息附加到每一個單元的圖形信息上。在LSI芯片的設(shè)計階段，單元的排列是考慮到表明互相間可能重疊的區(qū)域的附加信息。因此，在一個采用本發(fā)明，根據(jù)標準單元法設(shè)計的邏輯LSI中，如果總線接觸區(qū)可以互相重疊，在一行中相鄰排列的每對所需要的線路單元都可有一對共用的用于總線BVDD和BVSS的總線接觸區(qū)。結(jié)果單元所占的芯片面積隨著這種重疊數(shù)的增加而按比例減小。
如圖2A和3A中的塊圖所示，一般來說，每一個電路單元只有一對總線接觸區(qū)可以臨近其一個垂直邊進行標準化。因此，兩個相鄰的相同單元不能有一對共用的總線接觸區(qū)。由于這種原因，一種單元的反轉(zhuǎn)圖形被引入，并安置在與未反轉(zhuǎn)的相應(yīng)圖形部分重疊的位置。這種反轉(zhuǎn)的定義和其細節(jié)將要在后面給出，同時還要給出配有這種成對的總線接觸區(qū)以便在一個單元的每一側(cè)都無需反轉(zhuǎn)工藝而允許兩個相臨單元相互重疊的缺點。
本發(fā)明進一步的目的，優(yōu)點和細節(jié)，通過參看附圖來閱讀最佳實施方案的詳細說明，將會有明確的理介。附圖中圖1是顯示單元的一個示例性布置和連線的示意圖;
圖2A是一個2輸入端CMOS與非門單元的示例性圖形;
圖2B是同2A中所示的2輸入端與非門的等效電路圖;
圖2C顯示了組成圖2A中所示的2輸入端與非門的MOS晶體管的塊圖;
圖2D顯示了在圖2C所示的塊圖上形成的內(nèi)部連線層的圖形;
圖3A顯示了一個CMOS-LSI的部份構(gòu)形，它包括一個3輸入端與非門單元1和4輸入端與非門單元2，它們是根據(jù)常規(guī)的標準單元法而相鄰布置的;
圖3B和3C顯示了圖3A中3輸入端與非門和4輸入端與非門的相應(yīng)等效電路;
圖4表示了一個CAD系統(tǒng)示意性構(gòu)成的框圖，其CAD系統(tǒng)采用了根據(jù)本發(fā)明的標準單元法;
圖5A說明了根據(jù)本發(fā)明的CAD系統(tǒng)的終端屏幕上所顯示的單元框圖;
圖5B和5C是兩個單元框圖的簡化說明，其中前一個是互相鄰接的兩個單元，后一個是互相重疊的兩個單元;
圖6顯示了一個根據(jù)本發(fā)明來布置單元的相關(guān)過程的流程圖;
圖7顯示了一個CMOS-LSI的部分構(gòu)形，包括根據(jù)本發(fā)明相互重疊布置的與非門單元;
圖8A和8B分別示出一個示例性CMOS反相器單元的塊圖和相應(yīng)的等效電路;
圖8C顯示了根據(jù)本發(fā)明而部份互相重疊布置的一對反相器單元;
圖9A顯示了一個邏輯LSI塊圖的一部份，它包括排在一行中依次排列的各種不同的CMOS門電路;和圖9B是一個2輸入端或非門的等效電路。
參看圖4，圖4是一個CAD系統(tǒng)的示意結(jié)構(gòu)框圖，該CAD系統(tǒng)用于根據(jù)本發(fā)明的標準單元法，各種標準單元的圖形信息，即與非門，或非門等的邏輯電路塊圖，都儲存在被稱為單元庫的單元程序庫里。當操作者通過輸入一個所需單元的名稱，要求中央處理器CPU訪問單元庫時，該單元的圖形信息就被裝入一個隨機存取存儲器，如磁盤存儲器DISK中，圖5A中所示的單元框架和一些選擇符號顯示在終端屏幕DISPLAY上。用同樣的方法，可以通過名稱使各種相同的或不同的單元調(diào)出到屏幕上。操作者可以任意選擇每一個單元在屏幕上的位置。
在圖5A中，大三角形11是用來在CAD系統(tǒng)定義的坐標平面上指出單元框10的位置，因此，它被稱為是“原點信息”，小矩形12和12′用于指出輸入節(jié)點的位置如圖2A和3A中I1、I2等。矩形13用于指出輸出節(jié)點的位置，如OT。蝶形符號14和15各自指出了在圖2A或3A中的總線BVDD和BVSS的節(jié)點位置。小三角形16是根據(jù)本發(fā)明在邏輯電路單元圖形信息上新增加的符號。
符號16被稱為是一個輔助原點信息，是用來指明允許與相鄰單元相重疊的區(qū)域。這就是，當兩個單元框圖20和30，象圖5B中所示的那樣相鄰排列在一起，而且對于單元的相互重疊沒有限制時，另一個和框圖20相對縱坐標軸成鏡象對稱的框圖被取出來代替框圖20，(這種框圖在下文中被稱為反轉(zhuǎn)框圖)。然后，框圖30和反轉(zhuǎn)框圖20′就被調(diào)整以為部分互相重疊的位置上，如圖5C所示。在圖5C中，原點信息11′和輔助原點信息16′是與框圖20′相聯(lián)系，而11和16的信息是與框圖30相聯(lián)系。如果操作者在取出圖形信息之前就預(yù)見到所需單元的重疊，他可以在參見象圖5B所解釋的相應(yīng)步驟同時獲得如20′那樣的反轉(zhuǎn)框圖。
在本發(fā)明中，每兩個相鄰單元之間都足以設(shè)計出這樣的重疊，因為如圖2A或3A所示，預(yù)先限定的每一單元圖形一般都有一對單獨的區(qū)域可以和別的單元共用。當然，有可能設(shè)計一個單元有兩對共用區(qū)，以便于在它兩邊中的任何一邊與其它單元重疊，為這樣的單元設(shè)計重疊區(qū)域也會引起單元寬度增加的缺點。所以，對這樣的單元不需要增加如圖5B所提到的輔助坐標原點信息。
圖6顯示了根據(jù)本發(fā)明所進行的單元布置的工藝流程圖。當根據(jù)名稱調(diào)入一個單元時，單元庫中相應(yīng)單元的信息就被取出來，并在屏幕顯示上產(chǎn)生該單元的框圖。在本發(fā)明中，為了決定該單元是否和已在屏幕上的另一個單元交疊，需要一個額外的步驟。如果決定該單元不與其它單元重疊布置，該單元的框圖布置方法就和常規(guī)的標準單元法一樣。如果決定使該單元與另一個省單元重疊，則使這些單元的框圖按5C所介釋的那樣放置，有一個共用區(qū)。這樣隨著單元被依次調(diào)入被和放置在顯示屏幕上，每一個單元都要經(jīng)過該決定步驟，直到芯片上所有的單元都排列完畢。在完成排列之后，進行如圖1所示的單元間的相互連接。
圖7顯示了一個CMOS-LSI的部分構(gòu)形，它包括根據(jù)本發(fā)明而部分重疊放置的單元，單元1是一個3輸入端與非門，單元2是4輸入端與非門。圖7中與非門單元的構(gòu)形幾乎與圖3A中的完全一樣，并且相同的參考符號代表相同的或相應(yīng)的部分。與圖3A相比圖7中3輸入端與非門單元1和4輸入端與非門單元2有共用的總線連接區(qū)21和22(斜線區(qū)域)，并且單元的面積減小了相當于重疊區(qū)域的面積。
如前所述，在本發(fā)明中，3輸入端與非門單元1和4輸入端與非門單元2的圖形信息已經(jīng)預(yù)先進行了修改并存儲起來，以便能夠進行總線接觸區(qū)的重疊。即同圖3A中的先有技術(shù)相反，圖3A中單元和2之間相應(yīng)的總線接觸區(qū)有各自的圖形，在本實施方案中，相應(yīng)的總線接觸區(qū)已經(jīng)標準化，以便具有一個存儲在單元庫里的共用的圖形。因此，不需要象先有技術(shù)那樣考慮每一個單元的圖形就可以進行單元的布置工作。
圖8A顯示了一個CMOS反相器單元塊圖的實施方案，圖8B是它它相應(yīng)的等效電路。在框400中，反相器單元包括一塊P型區(qū)401和一塊N型區(qū)402，在它們上面分別形成了P溝道MOS晶體管P1和N溝道MOS晶體管N1。晶體管P1和N1有一個共用的柵電極GA，如一層多晶硅層，通過如硅鋁的內(nèi)部導線層205，206和207相互連接。導線層205和207分別構(gòu)成總線BVDD和BVSS。
在先前的標準單元布置技術(shù)中，如圖8A所示，二個反相單元的框圖400和400′是相鄰放置的，其中框圖400和400′中的圖形基本上是一樣的。在另一方面，在根據(jù)本發(fā)明進行的布置中，反相器單元400″的反轉(zhuǎn)圖形被調(diào)入，和框圖400部分重疊地進行布置，如圖8C所示。這樣，反相器單元400和400″有一對共用的總線接觸區(qū)41和42。比較圖8C和8A就會清楚，通過單元面積的重疊可以達到減小芯片面積的目的。
圖9A顯示了一個邏輯LSI的部分塊圖，它是由依次排成一行的CMOS門組成的，其中包括一個反相器(單元3)，一個2輸入端與非門(單元4)，一個2輸入端或非門(單元5)和一個3輸入端與非門(單元6)，除了2輸入端或非門單元5之外，其它單元都有如以上實施方案所示的相應(yīng)的等效電路。反相器單元3和2輸入端與非門單元4的塊圖分別與圖8A和2A中顯示的相應(yīng)圖形相同，而單元6的圖形是圖3A中3輸入端與非門單元1的反轉(zhuǎn)塊圖。圖9B是一個2輸入端或非門的等效電路，對應(yīng)于9A中的單元5的塊圖。2輸入端或非門單元的結(jié)構(gòu)對于本技術(shù)領(lǐng)域：
的人員是很容易理解的。
如圖9A所示，單元3和4被布置為使其相應(yīng)的框圖500和600部分地相互重疊，這樣它們有共用的總線接觸區(qū)51和52(都打了斜線)。與此類似，單元5和6也被布置為使其相應(yīng)的框圖700和800部分地相互重疊，這樣它們有共用的總線接觸區(qū)71和72(都打了斜線)。單元4和5之間不能進行這種重疊，所以它們相應(yīng)的框圖，600和700就按照普通的標準單元布置而相鄰地放置。
這樣，在根據(jù)本發(fā)明所進行的單元布置中，即使兩個相鄰單元的功能不一樣，它們也可以實行這樣的重疊，當需要的時候，可以引入單元的反轉(zhuǎn)塊圖以便于進行這種疊。
在根據(jù)本發(fā)明而進行的實際芯片設(shè)計中，便于作這樣的假設(shè)，每個單元和它的反轉(zhuǎn)形式是做為不同類型的單元，盡管它們的原型來自存儲在單元庫中的同一圖形信息。這樣做的原因是為同樣的兩個單元相鄰時不能互相交疊，如前所述，為了交疊，其中一個必須反轉(zhuǎn)。
上面的實施方案描述了由CMOS晶體管所組成的邏輯單元的布置，然而，本發(fā)明也可根據(jù)標準單元法應(yīng)用于包含除CMOS外其它類型的各種晶體管的LSI設(shè)計，如果該單元有同樣的總線接觸區(qū)的話。
權(quán)利要求
1.一個半導體集成電路包括至少有兩種排列在一行中的電路單元；上述每種電路單元具有提供了預(yù)先確定的一套電路元件的一個塊圖；上述塊圖中包括一對區(qū)域，該區(qū)域在該行中電路單元的一邊，上述各對區(qū)域分別與導線相連，以提供正、負電壓；上述一個電路單元與上述相臨的不同類型的電路單元共用一對上述區(qū)域；和上述另一個電路單元具有自己獨用的一對上述區(qū)域。
2.一種制造半導體集成電路的方法包括，第一步，通過實際放置預(yù)先存儲起來的多種電路單元來提供所需的電路;第二步，在半導體芯片上產(chǎn)生上述電路的實際圖形;上述第一步中又包括以下步驟為上述每個電路單元提供一對具有與上述電路單元相同的圖形的區(qū)域，上述區(qū)域與導線相連以提供至正、負電壓;和當上述相鄰的兩個電路單元具有互相臨近的上述區(qū)域時，將上述相鄰的兩個電路單元的相應(yīng)區(qū)域圖形相互重疊;因此，上述相鄰電路單元的實際圖形具有一對上述電路單元共用的上述區(qū)域。
3.在權(quán)項2中的一種制造半導體集成電路的方法，所述第一步進一步包括以下步驟為所述電路單元提供指出所述區(qū)域的方式。
4.在權(quán)項2中的一種制造半導體集成電路的方法，所所述第一步進一步包括以下步驟將所述電路單元反轉(zhuǎn)，以提供所述電路單元的鏡象圖形。
專利摘要
通過部分重疊二個相鄰單元，使它們具有與導線連接以提供功率的共用端區(qū)，而增加根據(jù)標準單元法設(shè)計的LSI的封裝密度。為此，沿單元行方向的側(cè)面端區(qū)圖形，其形狀，尺寸和在每個單元中的位置都被標準化，并存貯在一個CAD系統(tǒng)的單元庫里，同時還存貯進一個新增加的符號，以便在用顯示屏幕進行芯片設(shè)計的過程中，用這個符號來指示重疊的區(qū)域。
文檔編號H01L27/10GK85104935SQ85104935
公開日1986年12月24日 申請日期1985年6月27日
發(fā)明者姐齒伸彥, 馬場重典 申請人:富士通株式會社導出引文BiBTeX, EndNote, RefMan