專利名稱:形成半導體元件的方法
技術領域：
本發(fā)明涉及一種微電子元件，特別是涉及一種具有多重閘極結構的半導體元件及其形成方法。
背景技術：
隨著半導體產業(yè)為追求較高的元件密度、較高效能與低成本而發(fā)展至納米(即奈米)技術節(jié)點(node)，制造與設計上的挑戰(zhàn)已導致新型的三維設計，例如鰭式場效晶體管(即電晶體，FinFET)。然而，此類元件(包括鰭式場效晶體管)的制造與設計有諸如與平面晶體管制造之間的相容性、載子移動率劣化以及可靠性問題。
由此可見，上述現有的形成半導體元件的方法在制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決形成半導體元件的方法存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般制造方法又沒有適切的制造方法能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的形成半導體元件的方法，便成了當前業(yè)界極需改進的目標。
有鑒于上述現有的形成半導體元件的方法存在的缺陷，本發(fā)明人基于從事此類產品設計制造多年豐富的實務經驗及專業(yè)知識，并配合學理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設一種新的形成半導體元件的方法，能夠改進一般現有的形成半導體元件的方法，使其更具有實用性。經過不斷的研究、設計，并經反復試作及改進后，終于創(chuàng)設出確具實用價值的本發(fā)明。
發(fā)明內容本發(fā)明的主要目的在于，克服現有的形成半導體元件的方法存在的缺陷，而提供一種新的半導體元件及其形成方法，所要解決的技術問題是使其具有多重閘極結構，從而更加適于實用。
本發(fā)明與現有技術相比具有明顯的優(yōu)點和有益效果。由以上技術方案可知，本發(fā)明的主要技術內容如下為了達到上述目的，本發(fā)明提供了一種形成半導體元件的方法，包括在一半導體基材上形成一硬遮罩層(hard mask layer)；圖案化該硬遮罩層而形成復數個開孔(opening)；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠(trench)，該些溝渠將復數個半導體臺面(mesa)隔開；以一介電材料部分填滿該些溝渠(trench)；移除該硬遮罩層；及形成復數個多重閘極特征(multiple-gate feature)，每一多重閘極特征是與至少一個半導體臺面的上表面以及側壁接觸。
該方法可另包括在該些半導體臺面進行一熱氧化制程而形成一半導體氧化物層；及在將該些多重閘極特征形成在該基材上之前，移除該半導體氧化物層而使該些半導體臺面變窄。每一該些半導體臺面可具有一上部分以及一下部分，該上部分的復數個側壁具有一第一斜率，該下部分的復數個側壁具有一第二斜率，其中每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有該第一斜率，該下溝渠部分的側壁具有該第二斜率。該第一斜率可在約90度與約85度之間。該第二斜率可在約60度與約85度之間。該部分填滿該些溝渠可包括實質上填滿該些下溝渠部分。此外，該部分填滿該些溝渠可包括實質上填滿該些上溝渠部分以及下溝渠部分而形成一第一組淺溝渠隔離(STI)特征以及一第二組淺溝渠隔離(STI)特征；形成一圖案化光阻層用以覆蓋該第一組淺溝渠隔離(STI)特征；以及將該第二組淺溝渠隔離(STI)特征凹進去使得該第二組淺溝渠隔離(STI)特征實質上是在該些下溝渠部分之內。該凹進可包括一反應離子蝕刻(RIE)制程。該部分填滿該些溝渠是包括利用一高密度電漿化學氣相沈積(HDP-CVD)制程。該介電材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介電常數材料及其組合所組成的族群中選出。該經由該硬遮罩層的該些開孔蝕刻該基材是包括利用多個制程。該多個制程是由干蝕刻、濕蝕刻及反應離子蝕刻(RIE)所組成的族群中選出。該形成一硬遮罩層是包括形成一氮氧化硅層。該方法可另包括，在形成該硬遮罩層之前，在該基材上形成一接墊層(pad layer)。該接墊層可包括以一熱氧化制程形成的氧化硅。
另外，為了達到上述目的，本發(fā)明另提供了一種形成半導體元件的方法，該方法包括在一半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠，該些溝渠將復數個半導體臺面隔開，每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有一第一斜率，該下溝渠部分的側壁具有一第二斜率；實質上填滿該些溝渠而在一第一區(qū)域形成淺溝渠隔離(STI)特征以及在一第二區(qū)域形成第二淺溝渠隔離(STI)特征；形成一圖案化光阻層用以覆蓋在該第一區(qū)域的該些第一淺溝渠隔離(STI)特征并且將在該第二區(qū)域的該些第二淺溝渠隔離(STI)特征保持未覆蓋；將該些第二淺溝渠隔離(STI)特征凹進去使得該些第二淺溝渠隔離(STI)特征實質上是在該些下溝渠部分之內；移除該圖案化硬遮罩層；及在該基材上形成復數個多重閘極特征(multiple-gate feature)。該凹進包括一反應離子蝕刻制程。該方法可另包括針對在該第二區(qū)域的該些上半導體臺面進行一熱氧化制程而形成一半導體氧化物層；及移除該半導體氧化物層。
再者，為了達到上述目的，本發(fā)明再提供了一種形成半導體元件的方法，該方法包括圖案化一基材而形成復數個溝渠；以一介電材料部分填滿該些溝渠，而產生復數個半導體臺面，該些半導體臺面之間插入至少一個溝渠；及在該基材上形成復數個閘電極，每一閘電極是與至少一個半導體臺面的上表面以及側壁接觸。該圖案化一基材是包括在該半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成該些溝渠，其中每一溝渠的上部分側壁具有一第一斜率，每一溝渠的下部分側壁具有一第二斜率。
此外，為了達到上述目的，本發(fā)明還提供了一種半導體元件，其在一基材上的第一區(qū)域具有復數個鰭式場效晶體管(FinFET)，該些FinFET之間設有第一深度的第一淺溝渠隔離(STI)特征；其在該基材上的第二區(qū)域具有復數個平面晶體管，該些平面晶體管之間設有第二深度的第二淺溝渠隔離(STI)特征。該第二深度是大于該第一深度。
該些FinFET可各包括一半導體臺面，其具有與一閘介電接觸的多重表面。該多重表面可具有一預先選定的晶體配向。該晶體配向可包括一晶體配向(1，0，0)。該半導體臺面可具有至少兩個預先選定晶體配向。該至少兩個預先選定晶體配向是由晶體配向(1，0，0)、(1，1，0)及(1，1，1)所組成的族群中選出。該半導體臺面的厚度可在約10納米與約100納米之間。該半導體臺面的寬度可在約5納米與約100納米之間。該些第一淺溝渠隔離(STI)特征各可包括一凹陷(recess)。該些第一淺溝渠隔離(STI)特征至少其之一的凹陷可包括一具有一圓角落的側壁。該半導體元件可另包括一介電層設于該些FinFET(在第一區(qū)域中)與該些平面晶體管之上(在第二區(qū)域中)。該介電層可另包括一接觸蝕刻終止層。該介電層的厚度可在約20納米與約200納米之間。該介電層的應力可在約200Mpa與約2000Mpa之間。該介電層可具有復數個伸展應力區(qū)域以及復數個壓縮應力區(qū)域。該些伸展應力區(qū)域可各包括一N型FinFET或一N型平面晶體管；該些壓縮應力區(qū)域可各包括一P型FinFET或一P型平面MOS晶體管。該介電層可設于該半導體臺面的多重表面。該些FinFET與該些平面晶體管可各具有形成在該基材上的一源極特征以及一汲極特征。該些源極特征以及汲極特征可包括一抬高的結構。該些FinFET與該些平面晶體管可各包括設于該閘極與該些源極特征以及汲極特征上的硅化物特征。
借由上述技術方案，本發(fā)明形成半導體元件的方法至少具有下列優(yōu)點本發(fā)明可克服現有的形成半導體元件的方法存在的缺陷，諸如與平面晶體管制造之間的相容性、載子移動率劣化以及可靠性等問題，并可使半導體元件具有多重閘極結構，故更加適于實用。綜上所述，本發(fā)明新穎的形成半導體元件的方法所制造的半導體元件具有多重閘極結構。本發(fā)明具有上述諸多優(yōu)點及實用價值，其不論在制造方法或功能上皆有較大的改進，在技術上有顯著的進步，并產生了好用及實用的效果，且較現有的形成半導體元件的方法具有增進的功效，從而更加適于實用，并具有產業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
圖1是一種用以形成一多重閘極元件的方法的一實施例的簡化流程圖。
圖2-圖10是利用圖1的方法所制造的元件的實施例的剖視圖。
圖11-圖13是該多重閘極元件制造時的一實施例的透視圖。
圖14是具有復數個多重閘極元件的集成電路的一實施例的剖視圖。
100 方法 210 基材212 上半導體臺面 214 下半導體臺面220 接墊層 222 接墊島230 硬遮罩層 232 硬遮罩島240 淺溝渠 240a 淺溝渠240b 淺溝渠 242 側壁244 側壁 250 淺溝渠隔離特征252 介電島 260 氧化物層262 閘極介電層 270 閘極層272 閘極 264 閘介電特征280 硬遮蔽層 285 光阻特征290 間隔特征300 集成電路(即積體電路) 310 MOS元件312 閘極 320 FinFET元件322 閘極 330 內連線334 金屬線路 332 接觸窗/介層窗340 介電層110 提供具有一硬遮罩層的基材120 圖案化該基板上的硬遮罩層130 蝕刻該基材而形成一溝渠結構
140 以一介電材料部分填滿該溝渠結構150 平坦化以及移除該硬遮罩層160 進行一熱氧化制程以及移除該氧化物而使鰭寬變窄170 形成閘極堆疊180 形成源極以及汲極190 形成硅化物以及間隔特征具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發(fā)明提出的形成半導體元件的方法其具體實施方式
、制造方法、步驟、特征及其功效，詳細說明如后。
本發(fā)明大致是有關于一種微電子元件，其特別有關于一種具有多重閘極結構的微電子元件以及其制造方法。
可以理解的是，下面所揭露的是提供各種用于實現本發(fā)明不同特征的不同實施例。下面所描述的特定組成與配置的范例是用以簡化本說明。當然，其僅是舉例而非用于限定。此外，本說明會在不同實施例中重復圖號及/或字母。此種重復目的為簡化與簡潔，其本身并未指定所討論的不同實施例及/或配置之間的關聯。此外，在說明中將一第一特征形成在一第二特征上，可能包括將該第一特征與第二特征形成為直接接觸的實施例，其亦可包括有額外特征介于該第一特征與第二特征之間使得該第一特征與第二特征并未直接接觸的實施例。
請參閱圖1所示，在一實施例中，方法100是用以形成一多重閘極元件，例如一鰭式場效晶體管(FinFET)。圖2-圖10是利用該方法100所制造的元件的一實施例的剖視圖，圖11-圖13是同一元件的透視圖。因此，元件制造方法與元件本身的實施例是描述于下。
請參閱圖1、圖2所示，該方法100是由提供具有一硬遮罩層230的基材210的步驟110開始。該基材210可包括一元素半導體例如硅、鍺與鉆石，或可包括一化合物半導體例如碳化硅、鎵砷(gallium arsenic)、砷化銦與磷化銦。該基材210可包括一合金半導體例如硅鍺、碳化硅鍺、磷化鎵砷以及磷化鎵銦。該半導體基材210可具有一單晶結構且該基材表面可具有一適當的配向(orientation)。例如，硅基材可具有配向為(1，0，0)、(1，1，0)或(1，1，1)的一上表面。該基材210可包括一磊晶層(epitaxial layer)。例如，該基材可具有一磊晶層設于塊半導體(bulksemiconductor)上。此外，該基材可施以應力以增進效能。例如，該磊晶層可包括與那些塊半導體不同的半導體材料例如一層硅鍺設于一塊硅(bulk silicon)上，或一層硅設于一塊硅鍺上，其是以一包括選擇性磊晶成長(SEG)的制程形成。此外，該基材210可包括一絕緣層上半導體(SOI)結構。例如，該基材可包括一以植入氧隔離(SIMOX)制程形成的埋藏氧化層(BOX)。該基材210可包括P型摻雜區(qū)域及/或N型摻雜區(qū)域。所有摻雜可以離子植入制程實施。
該基材210可包括隔離特征，用以將形成在該基材上的不同元件隔開。該隔離特征可包括各種不同結構，且可用各種不同的制程技術形成。例如，該隔離特征可包括硅的區(qū)域氧化(local oxidation of silicon，LOCOS)、淺溝渠隔離(sallow trench isolation，STI)、結隔離(junction isolation)、場隔離(field isolation)及/或其他適合的隔離結構。
該硬遮罩層230可包括氮化硅、氮氧化硅、碳化硅及/或其他適合的介電材料，其可利用化學氣相沈積、物理氣相沈積或原子層沈積法形成。該半導體元件200可另包括一位于該基材210與該硬遮罩層230之間的接墊層220(如圖2所示)。該接墊層220可包括氧化硅及/或其他適合的材料，其可以熱氧化法形成。
在步驟120中，另請參閱圖3所示，該硬遮罩層230與該接墊層220是被圖案化而形成復數個接墊島222以及硬遮罩島232。該圖案化可以利用適當的微影與蝕刻制程完成。該蝕刻制程是用以將光罩所界定的圖案轉移至該接墊層220與該硬遮罩層230。該微影制程可包括光阻涂布、光阻圖案化以及光阻剝除。該光阻圖案化可另包括軟烤、光罩對齊、曝光、曝光后烘烤、光阻顯影以及硬烤。該微影制程可以其他方法實施或取代，例如無光罩微影、電子束寫入、離子束寫入、光學寫入、以及分子拓印(molecularimprint)。該蝕刻制程可包括濕式蝕刻、干式蝕刻、反應離子蝕刻以及其他適合的制程。例如，氮化硅的硬遮罩層230可以利用磷酸移除而氧化硅的接墊層220可以利用氫氟酸或氫氟酸緩沖液(BHF)移除。在圖案化該硬遮罩層230與該接墊層220之后，可接著進行一清潔制程。
請參閱圖1及圖4所示，該方法100進行至步驟130蝕刻該基材210而形成復數個淺溝渠240以及復數個半導體臺面(mesa)。每一該些半導體臺面可包括一上半導體臺面212以及一下半導體臺面214。該上半導體臺面212的側壁242具有一第一斜率。該下半導體臺面214的側壁244具有一第二斜率。例如，該側壁242大致上為垂直而第一斜率約為90度。在另一實施例中，該第一斜率是在約90度與約85度之間。該第二斜率是在約60度與約85度之間。該下半導體臺面214的厚度是在約200納米與約1000納米之間。該上半導體臺面212的厚度是在約10納米與約100納米之間。該兩溝渠240在該臺面212表面由一側壁242至另一側壁242界定有一第一輪廓線。該上半導體臺面212的第一輪廓線的寬度是在約5納米與約100納米之間。在一實施例中，一例示性的上半導體臺面212的厚度為70納米，寬度為20納米。該上半導體臺面212的第二輪廓線可由源極往汲極界定且實質上垂直于該第一輪廓線。該上半導體臺面212的第二輪廓線實質上平行于該半導體元件200的通道方向。該些側壁242是與該上半導體臺面212的第二輪廓線結合。
如上所述，該基材210可具有一單晶結構，且基材表面可具有一晶體配向(orientation)，晶體配向例如(1，0，0)、(1，1，0)或(1，1，1)。該基材210可被配置成使得該上半導體臺面212的該些側壁具有一預先選定的晶體配向或具有至少兩個預先選定晶體配向。在一實施例中，該基材表面沿著該上半導體臺面212的表面可具有一晶體配向(1，0，0)。此外，該上半導體臺面212的該些側壁242以及與該第一輪廓線結合的側壁可各具有一晶體配向(1，0，0)。在另一實施例中，該基材表面沿著該上半導體臺面212的表面可具有一第一晶體配向。該上半導體臺面212的該些側壁242可具有一第二晶體配向。該上半導體臺面212與該第一輪廓線結合的側壁可各具有一第三晶體配向。
該些淺溝渠240、該些上半導體臺面212以及該些下半導體臺面214可借由適當的制程形成，例如在該圖案化硬遮罩層的下蝕刻該基材。該蝕刻制程可以是選擇性蝕刻使得只有該基材會被移除而留下該圖案化硬遮罩層。例如，假如該基材210包括硅而該硬遮罩層230包括氮化硅(以及該接墊層220包括氧化硅)，則蝕刻劑對硅可具有較高的蝕刻速率，而對該硬遮罩層(以及該接墊層)具有相對較低的蝕刻速率。該硬遮罩層的開孔是轉移至該半導體基材上用以形成該些淺溝渠240。適合的蝕刻制程包括濕式蝕刻、干式蝕刻、反應離子蝕刻及/或其組合。適合的蝕刻制程可包括各種次步驟用以形成該些雙斜率的淺溝渠240以及該些半導體臺面。例如，可施以一干式蝕刻制程并接著施以一濕式蝕刻制程用以形成一雙斜率溝渠結構。作為一硅基材蝕刻例，干式蝕刻可包括HBr、Cl2、SF6、O2、Ar及/或He；濕式蝕刻可包括氫氟酸-硝酸-水及/或氫氧化鉀。
請參閱圖1及圖5a所示，該方法100進行至步驟140，將該些淺溝渠240以一介電材料部分填滿。該介電材料可在該些淺溝渠240內形成淺溝渠隔離特征250以及可覆蓋在該些半導體島上而形成介電島252。該些介電島252可以形成為與該些硬遮罩島222直接接觸。在另一實施例中，該些硬遮罩島222及/或接墊島222可被移除，而將該些介電島252形成在該些半導體臺面212上。該些淺溝渠隔離(STI)特征250可實質上填滿該些淺溝渠的下部分(如側壁244所界定)。該介電材料可包括氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介電常數材料、上述的組合及/或其他適合的介電材料。該些淺溝渠隔離(STI)特征250可由下列制程形成，例如熱氧化、旋涂玻璃(SOG)、化學氣相沈積以及物理氣相沈積。一例示性方法可利用一高密度電漿化學氣相沈積(HDP-CVD)制程形成氧化硅。該些淺溝渠隔離(STI)特征250可具有一多層結構且可以多重步驟形成。
請參閱圖1及圖6a所示，該方法100進行至步驟150，將該些介電島252以一適當制程移除，例如一化學機械平坦化(化學機械研磨(CMP))制程。此制程是將該些介電島252移除但保持該些淺溝渠隔離(STI)特征250大致完整。
在另一實施例中，可利用下述方法(請參閱圖5b及圖6b所示)取代步驟140及150而實現一不同的淺溝渠隔離(STI)結構。在圖5b中的淺溝渠240a與240b是實質上被一介電材料填滿而形成復數個淺溝渠隔離(STI)特征。然后利用與步驟120所述微影制程類似的方法將該元件200以一光阻層(未繪示)覆蓋。將該光阻層圖案化用以覆蓋在一第一區(qū)域的第一組淺溝渠隔離(STI)特征(包括240a)并且將一第二區(qū)域的第二組淺溝渠隔離(STI)特征(包括240b)保持未覆蓋。利用一蝕刻方法蝕刻形成在第二區(qū)域的第二組淺溝渠隔離(STI)特征，使得在第二區(qū)域的該第二組淺溝渠隔離(STI)特征(例如240b)凹進去而部分裸露出在第二區(qū)域的該些的淺溝渠的側壁。例如，在第二區(qū)域的該些上半導體臺面具有實質上裸露的側壁，其類似于圖5a中的該些上半導體臺面212。而在第一區(qū)域的淺溝渠隔離(STI)特征(例如240a)是沒有被蝕刻而大致保持填滿。用于使第二組淺溝渠隔離(STI)特征凹進去的蝕刻制程可包括一適當的蝕刻制程例如一反應離子蝕刻制程。其他適合的蝕刻制程也可用于利用上述結構。
請參閱圖6b所示，該圖案化光阻層可以一適當的方法移除，例如濕式剝除與電漿灰化。該些介電島252可以一適當的方法移除，例如一化學機械平坦化(CMP)制程。在該些介電島252被移除時，形成該些淺溝渠隔離(STI)特征250的介電材料是大致保持完整。該硬遮罩層與氧化物接墊層可在移除該些介電島252時一起移除或分別移除。在第二區(qū)域的該些半導體臺面的側壁是部分裸露且可被用于形成三維結構(例如鰭式場效晶體管(FinFET))，而在第一區(qū)域的該些半導體臺面可被用于形成平面結構例如平面晶體管。在一實施例中，核心元件可形成為在第二區(qū)域的鰭式場效晶體管結構，而周邊元件可形成為在第一區(qū)域的平面結構。該介電材料可以是如步驟140所提及的氧化硅、氮化硅、氮氧化硅、氟硅玻璃、低介電常數材料、上述的組合及/或其他適合的介電材料。該些淺溝渠隔離(STI)特征250可由下列制程形成，例如熱氧化、旋涂玻璃(SOG)、化學氣相沈積以及物理氣相沈積。一例示性方法可利用一高密度電漿化學氣相沈積(HDP-CVD)制程形成氧化硅。該些淺溝渠隔離(STI)特征可具有一多層結構且可以多重步驟形成。
請參閱圖7所示，該些硬遮罩島232可以一適當制程移除，其包括蝕刻及/或化學機械平坦化。該些接墊島222也可在此步驟中移除。例如，化學機械平坦化處理可用于一起移除該些硬遮罩島232以及該些接墊島222，并且使該半導體元件200的表面平坦化。在另一實施例中，該些硬遮罩島232可以借由一化學機械平坦化處理移除，然后以蝕刻(例如濕式蝕刻)將該些接墊島222移除。在另一實施例中，該些硬遮罩島232以及該些接墊島222可以一起借由一連續(xù)的蝕刻制程移除，例如以磷酸移除該些硬遮罩島232以及以氫氟酸移除該些接墊島222。在又一實施例中，可將該些硬遮罩島232以一制程(例如化學機械研磨(CMP))移除，而使該些接墊島222大致保持完整。在另一實施例中，如前所述，該些硬遮罩島232可在一較早的步驟中移除(例如在步驟130與140之間)。
請參閱圖1、圖8、圖9所示，該方法100進行到步驟160，將該上半導體臺面212借由一熱氧化制程變窄。該上半導體臺面212(用以形成主動區(qū)(active region))可以在步驟130經由圖案化硬遮罩蝕刻形成之后將其窄化。該上半導體臺面212可經由一熱氧化制程(其利用在氧環(huán)境中的高溫)形成一如圖8所示的氧化物層260。該熱氧化制程可包括利用氧環(huán)境的干氧化制程及/或濕氧化制程。熱氧化硅臺面所用的溫度可以在約900℃與約1200℃之間。該氧化物層之后是以一蝕刻制程移除，如第9圖所示。例如，可以利用氫氟酸或氫氟酸緩沖液(BHF)蝕刻液將硅臺面移除而提供比利用微影圖案化技術所制得者寬度較小的上半導體臺面212。此外，該上半導體臺面212可在上述熱氧化與移除制程之間加以清洗。
請參閱圖1及圖10-圖12所示，該方法100進行到步驟170，將一多重閘極堆疊形成在該上半導體臺面212的周圍。一閘極介電層262形成在該上半導體臺面212的周圍。如圖10所示該閘極介電層262可設于該上半導體臺面212的上表面以及側壁242，并且覆蓋該介電材料250。該閘極介電層262可包括氧化硅、氮氧化硅、高介電常數(K)材料或上述的組合。高介電常數(K)材料可包括TaN、TiN、Ta2O5、HfO2、ZrO2、HfSiON、HfSix、HfSixNy、HfAlO2、NiSx及/或其他合適的材料。該閘極介電層262的厚度可在約20埃至約200埃之間。該閘極介電層可具有一多層結構，例如一層氧化硅以及一層高介電常數(K)材料。該閘極介電層可利用熱氧化、ALD、CVD、PVD及/或其他合適的方法形成。
一閘極層270形成于該閘極介電層262上而實質上填滿該些溝渠240并且可延伸至該上半導體臺面212之上(如第10圖所示)，使得該閘極層270位于上半導體臺面212上表面正上方的厚度可以大于該閘極加上制程限度(processing margin)的設計厚度。該閘極層270可包括多晶硅、金屬(例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷及/或其他合適的導電材料)。該閘極層270可利用CVD、PVD、電鍍、ALD及其他合適的制程形成。該閘極層270可具有一多層結構且可以利用多重步驟制程形成。
然后利用類似于步驟120與130所述的圖案化與蝕刻處理，將該閘極介電層262與閘極層270圖案化而形成復數個閘極堆疊。一例示性的用以將該閘極介電層262與閘極層270圖案化的方法是描述于下。請參閱圖11所示，將一硬遮蔽層280形成在該閘極層270上。該硬遮蔽層280的組成與結構可實質上類似于該硬遮蔽層230，但如有必要可使用其他適合的材料與形成方法。例如，該硬遮蔽層280可包括氮氧化硅且可以CVD制程形成。將一層光阻以一適當制程例如旋轉涂布法形成于該硬遮蔽層280上，然后以一類似于步驟120所使用的適當的圖案化方法將其圖案化而形成一圖案化光阻特征285。然后以復數個制程步驟，將光阻285的圖案轉移至該硬遮蔽層280以及其下的閘極介電層262與閘極層270，而形成如圖12所示的閘極272與閘介電特征264。將該光阻285剝除，然后移除該圖案化硬遮蔽層。在一實施例中，該硬遮蔽層280是以一蝕刻制程(例如干蝕刻)經由該圖案化光阻特征285加以蝕刻，然后將該光阻285剝除。再將該閘極介電層262與閘極層270經由該圖案化硬遮蔽層加以蝕刻而形成該些閘介電特征264與閘極272。之后，將該圖案化硬遮蔽層利用例如濕式蝕刻的方法移除。該閘介電特征264與該些閘極272有許多邊與該上半導體臺面212直接接觸，其包括直接接觸該上表面與該些側壁用以增進該半導體元件200的效能。
請參閱圖1與圖13所示，該方法可進行至用以形成源極與汲極(S/D)區(qū)域的步驟180，以及用以形成硅化物特征與間隔(spacer)的步驟190。源極與汲極(S/D)區(qū)域以及該硅化物特征與間隔可以結合在一套制程中形成。該源極與汲極區(qū)域可以形成在該上半導體臺面212之內，且其寬度可大于該上半導體臺面212的該第一輪廓線所界定的寬度。該源極與汲極可具有一抬高的結構形成在該上半導體臺面212之上且鄰近于該閘介電264與該閘極272。該源極與汲極區(qū)域可以設在該上半導體臺面212之內及/或之上，并且被該閘堆疊側向插入。
在一實施例中，該源極與汲極區(qū)域可包括一源極汲極延伸(SDE，輕摻雜汲極(LDD))結構以及一重摻雜源極與汲極特征。該源極與汲極區(qū)域可包括各式各樣的摻雜輪廓，且可以許多離子植入制程形成。第一離子植入制程可具有一較低的在約1013至約5×1014(ion/cm2)之間的摻雜濃度。該第一離子植入的范圍可以延伸至該閘極與閘介電的側壁且與其排成一行。第二離子植入制程可具有一較高的在約1015至約5×1015(ion/cm2)之間的摻雜濃度。該第二離子植入的范圍可與該閘極與閘介電的側壁相隔一閘間隔。該源極與汲極區(qū)域可包括一提供較高崩潰電壓的雙重擴散汲極(DDD)結構，其中該重摻雜區(qū)域是涵蓋該源極汲極延伸(SDE)區(qū)域。可以實施一額外的摻雜輪廓而形成一暈圈(halo)結構，該暈圈結構是鄰近于該基材的具有相同類型摻質的該源極汲極延伸(SDE)末端，其是以例如傾斜式(angled)離子植入的制程形成。
可將硅化物特征274形成在該閘極272上，且亦可形成在該源極與汲極區(qū)域(未示于圖中)。該硅化物特征可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉑、硅化鉺、硅化鈀及/或前述的組合。該金屬硅化物可借由CVD、PVD或ALD形成。在另一實施例中，該金屬硅化物可借由硅化制程形成，其被稱為自對準硅化物。該硅化制程可包括金屬沈積、回火以及移除未反應金屬制程。該硅化物特征可在形成該間隔特征之后形成。
該半導體元件200上可形成間隔特征。例如，可將間隔特征290形成在該閘極272的側壁并且延伸至該些淺溝渠隔離(STI)特征250與該半導體臺面212的表面。該些間隔特征290可包括一介電材料，例如氮化硅、氮氧化硅及/或氧化硅。該些間隔特征290可借由CVD、PVD、ALD及/或其他制程方法沈積該介電材料而形成，然后利用例如干式蝕刻的方法進行非等向性回蝕。該些間隔特征可具有一多層結構，例如一層氧化硅以及一層氮化硅。在一實施例中，該源極汲極延伸(SDE)區(qū)域可以在形成該些間隔特征之前形成，且將該重摻雜源極汲極借由該些間隔特征偏離該源極汲極延伸(SDE)區(qū)域。可形成其他的間隔特征，例如形成在該半導體臺面212側壁上且延伸至該些淺溝渠隔離(STI)特征250表面的間隔特征292。該半導體元件之內的摻雜通道、源極以及汲極可以用各種不同的摻雜制程(例如離子植入)形成，且其可包括P型摻質與N型摻質。N型摻質是用以形成用于一P型金氧半導體場效晶體管(PMOSFET，PMOS)的通道摻雜輪廓或用于一N型金氧半導體場效晶體管(NMOSFET，NMOS)的源極汲極摻雜輪廓。N型摻質包括磷、砷及/或其他材料。P型摻質是用以形成用于NMOS的通道摻雜輪廓或用于PMOS的源極汲極摻雜輪廓。P型摻質包括硼、氯化硼、銦及/或其他材料。后續(xù)的擴散、回火及/或電性活化制程可在雜質植入之后進行。
此外該源極/汲極區(qū)域可包括與半導體基材不同的材料。例如，該半導體臺面可包括硅，而該源極/汲極可包括硅鍺。此外，該半導體臺面可包括硅鍺，而該源極/汲極可包括硅。該源極/汲極區(qū)域可在一以例如選擇性磊晶成長制程(或其他適合的制程)形成的單晶結構之內。
請參閱圖14所示，其是根據本揭示所建構的集成電路300的一實施例的剖視圖。該集成電路300是圖13的半導體元件200可在其中實施的一種環(huán)境。例如，該集成電路300包括復數個平面的MOS元件310以及復數個FinFET元件320，該些元件320至少其中的一是類似于圖13的半導體元件200。
該集成電路300另包括內連線330，其穿越介電層340而延伸至該些平面的MOS元件310其中的一些與該些FinFET元件320。該些介電層340可包括氧化硅、氟硅玻璃(FSG)、低介電常數材料及/或其他材料，其可由下列制程形成，例如CVD、PVD、旋轉涂布及/或其他合適的方法。該些介電層340的厚度可各在約100納米與約1000納米之間，然而該些介電層340并不受限于在此所揭露的厚度。
該些內連線330可包括多層內連線，該多層內連線具有用于垂直連接的接觸窗(contact)特征與介層窗(via)特征332以及用于水平連接的金屬線路334。該接觸窗/介層窗332以及金屬線路334可用于連接該些平面的MOS元件310其中的一些與該些FinFET元件320，及/或用于將該些平面的MOS元件310其中的一些與該些FinFET元件320連接至另外的元件，此另外的元件可以是與該集成電路300一體的，亦可以是與該集成電路300分離的。該多層內連線可包括鋁基、鎢基、銅基材料或前述的組合。例如，銅基多層內連線可包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、金屬硅化物或組合。該銅基多層內連線可利用雙重金屬鑲嵌(dualdamascene)制程形成。
該集成電路300可另包括淺溝渠隔離(STI)特征，其是形成在該基材內該些平面元件310之間以及該些FinFET元件320之間。形成在該些平面元件310之間的淺溝渠隔離(STI)特征可具有復數個實質上填滿至一第一深度的溝渠。形成在該些FinFET元件320之間的淺溝渠隔離(STI)特征可各具有一實質上填滿至一第二深度的溝渠而產生一凹部以及一半導體臺面。該第二深度是小于該第一深度。設于淺溝渠之間的半導體臺面是下凹而提供一鰭狀(fin-like)特征用以形成一FinFET。該半導體臺面的厚度是在約10納米至約100納米之間，寬度是在約5納米至約100納米之間。此外，該集成電路300可包括具有多重深度的淺溝渠隔離(STI)特征用以容置各式各樣的元件。例如，一周邊電路可包括該些平面元件310與具有第一深度的淺溝渠隔離(STI)特征，而核心電路可包括該些FinFET與具有第二深度的淺溝渠隔離(STI)特征。此外，該淺溝渠的側壁可具有一圓角落。該淺溝渠可具有兩部分的側壁，上部的側壁具有一第一斜率，而其下部具有一第二斜率。例如，該淺溝渠的上部可以大致垂直，且該下部角度是在約60°與約85°之間。
該集成電路300包括一基材305。該基材305的組成可大致類似于該基材210。該基材305可具有一單晶結構且該基材表面可具有一適當的配向(orientation)包括(1，0，0)、(1，1，0)或(1，1，1)。該基材305可進一步被配置成使得該上半導體臺面的側壁具有一預先選定的晶體配向或具有至少兩個預先選定晶體配向。在一實施例中，該基材表面沿著該上半導體臺面212的表面可具有一晶體配向(1，0，0)。此外，該上半導體臺面212平行于源極至汲極通道的側壁以及垂直于通道的側壁可各具有一晶體配向(1，0，0)。在另一實施例中，該基材表面沿著該上半導體臺面212的表面可具有一第一晶體配向。該上半導體臺面212平行于源極至汲極通道的側壁可具有一第二晶體配向。該上半導體臺面212垂直于通道的側壁可具有一第三晶體配向。該集成電路300具有較高的效能，包括經由最適化晶體配向與結構的載子移動率。
該基材305可包括一元素半導體例如硅、鍺與鉆石。該基材305也可包括一化合物半導體例如碳化硅、鎵砷(gallium arsenic)、砷化銦與磷化銦。該基材可包括一合金半導體例如硅鍺、碳化硅鍺、磷化鎵砷以及磷化鎵銦。該基材可包括一磊晶層(epitaxial layer)。例如，該基材可具有一磊晶層設于塊半導體(bulk semiconductor)上。此外，該基材可施以應力以增進效能。例如，該磊晶層可包括與那些塊半導體不同的半導體材料例如一層硅鍺設于一塊硅(bulk silicon)上，或一層硅設于一以包括選擇性磊晶成長(SEG)的制程形成的塊硅鍺上。此外，該基材可包括一絕緣層上半導體(SOI)結構。例如，該基材可包括一埋藏氧化層。
該些平面元件310以及該些FinFET元件320可各包括一源極、一汲極、一閘極、一閘介電以及硅化物特征。該閘極介電可包括氧化硅、氮氧化硅、高介電常數(K)材料及/或上述的組合。該閘極介電可包括硅酸鹽例如HfSiSO4、HfSiON、HfSiN、ZrSiO4、ZrSiON以及ZrSiN。該閘極介電可包括金屬氧化物例如氧化鋁、氧化鋯、二氧化鉿、三氧化二釔、氧化鑭、二氧化鈦、五氧化二鉭、HY2fSiON、ZrSiO4、ZrSiON以及ZrSiN。該閘極介電可利用熱氧化、ALD、CVD、PVD及/或其他合適的方法形成。
請參閱圖14并同時參照圖12所示，該些平面元件310可各包括一閘極312，該些FinFET元件可包括一閘極322。該閘極可包括多晶硅、多晶硅鍺、金屬(例如銅、鎢、鈦、釕、鉭以及鉿)、金屬氮化物(例如氮化硅鉭、氮化鉭、氮化鈦、氮化鎢、氮化鉬以及氮化鉿)，金屬氧化物(例如氧化釕以及氧化銥)、前述的組合，及/或其他合適的導電材料。該閘極可利用CVD、PVD、電鍍、ALD及其他合適的制程形成。該些閘間隔可被形成，且可包括氮化硅、氧化硅、碳化硅、氮氧化硅或前述的組合。該些閘間隔可具有一多層結構，且可借由沈積一介電材料并且非等向性回蝕該材料而形成。
可形成一接觸窗(contact)層(例如一硅化物)用于減少接觸電阻并增進效能。該接觸窗層可包括一金屬硅化物例如硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉑、硅化鉺、硅化鈀，或前述的組合。在一實施例中，硅化物可借由硅化制程形成，其被稱為自對準硅化物。
該集成電路300可另包括一接觸蝕刻終止層(CESL或ESL)設于該些平面元件310與該些FinFET元件320上。該些接觸蝕刻終止層包括一對接觸窗蝕刻制程具有高耐受性的材料，借此在該接觸窗蝕刻制程中保護其下的硅化物。該接觸蝕刻終止層的材料選擇是基于在該接觸窗蝕刻制程中要被蝕刻的絕緣材料以及所使用的蝕刻劑。例如，該接觸蝕刻終止層可包括氮化硅、氮氧化硅、碳化硅、氧化硅或前述的組合。在某些實施例中，該接觸蝕刻終止層可具有一預先設計的應力，例如在約200Mpa至約2Gpa之間的應力。該接觸蝕刻終止層可具有一局部的應力圖案。例如，該接觸蝕刻終止層可在一區(qū)域(例如一N型MOS區(qū)域)具有一伸展應力，而在另一區(qū)域(例如一P型MOS區(qū)域)具有一壓縮應力。該接觸蝕刻終止層的應力可利用參數制程(包括溫度、組成以及雜質)微調。
該集成電路300可包括各式各樣的電性元件。這些電性元件包括，但不限于，被動元件例如電阻、電容與電感，主動元件例如金氧半導體場效晶體管(MOSFETs)、二極晶體管、高壓晶體管、高頻晶體管、記憶單元，或前述的組合。這些電性元件包括多閘極MOSFETs例如FinFETs，且可另包括如圖14所示及上述的平面的MOSFETs。
因此，在此是揭示一種用以形成一半導體元件的方法。該方法包括在一半導體基材上形成一硬遮罩層(hard mask layer)；圖案化該硬遮罩層而形成復數個開孔(opening)；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠(trench)，該些溝渠將復數個半導體臺面(mesa)隔開；以一介電材料部分填滿該些溝渠(trench)；移除該硬遮罩層；及形成復數個多重閘極特征(multiple-gate feature)，每一多重閘極特征是與至少一個半導體臺面的上表面以及側壁接觸。
該方法可另包括在該些半導體臺面進行一熱氧化制程而形成一半導體氧化物層；及在將該些多重閘極特征形成在該基材上之前，移除該半導體氧化物層而使該些半導體臺面變窄。每一該些半導體臺面可具有一上部分以及一下部分，該上部分的復數個側壁具有一第一斜率，該下部分的復數個側壁具有一第二斜率，其中每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有該第一斜率，該下溝渠部分的側壁具有該第二斜率。該第一斜率可在約90度與約85度之間。該第二斜率可在約60度與約85度之間。該部分填滿該些溝渠可包括實質上填滿該些下溝渠部分。此外，該部分填滿該些溝渠可包括實質上填滿該些上溝渠部分以及下溝渠部分而形成一第一組淺溝渠隔離(STI)特征以及一第二組淺溝渠隔離(STI)特征；形成一圖案化光阻層用以覆蓋該第一組淺溝渠隔離(STI)特征；以及將該第二組淺溝渠隔離(STI)特征凹進去使得該第二組淺溝渠隔離(STI)特征實質上是在該些下溝渠部分之內。該凹進可包括一反應離子蝕刻(RIE)制程。該部分填滿該些溝渠是包括利用一高密度電漿化學氣相沈積(HDP-CVD)制程。該介電材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介電常數材料及其組合所組成的族群中選出。該經由該硬遮罩層的該些開孔蝕刻該基材是包括利用多個制程。該多個制程是由干蝕刻、濕蝕刻及反應離子蝕刻(RIE)所組成的族群中選出。該形成一硬遮罩層是包括形成一氮氧化硅層。該方法可另包括，在形成該硬遮罩層之前，在該基材上形成一接墊層(pad layer)。該接墊層可包括以一熱氧化制程形成的氧化硅。
因此，本發(fā)明在此是揭示一種用以形成一半導體元件的方法。該方法包括在一半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠，該些溝渠將復數個半導體臺面隔開，每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有一第一斜率，該下溝渠部分的側壁具有一第二斜率；實質上填滿該些溝渠而在一第一區(qū)域形成淺溝渠隔離(STI)特征以及在一第二區(qū)域形成第二淺溝渠隔離(STI)特征；形成一圖案化光阻層用以覆蓋在該第一區(qū)域的該些第一淺溝渠隔離(STI)特征并且將在該第二區(qū)域的該些第二淺溝渠隔離(STI)特征保持未覆蓋；將該些第二淺溝渠隔離(STI)特征凹進去使得該些第二淺溝渠隔離(STI)特征實質上是在該些下溝渠部分之內；移除該圖案化硬遮罩層；及在該基材上形成復數個多重閘極特征(multiple-gate feature)。該凹進包括一反應離子蝕刻制程。該方法可另包括針對在該第二區(qū)域的該些上半導體臺面進行一熱氧化制程而形成一半導體氧化物層；及移除該半導體氧化物層。
本發(fā)明在此揭露一種用以形成一半導體元件的方法。該方法包括圖案化一基材而形成復數個溝渠；以一介電材料部分填滿該些溝渠，而產生復數個半導體臺面，該些半導體臺面之間插入至少一個溝渠；及在該基材上形成復數個閘電極，每一閘電極是與至少一個半導體臺面的上表面以及側壁接觸。該圖案化一基材是包括在該半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成該些溝渠，其中每一溝渠的上部分側壁具有一第一斜率，每一溝渠的下部分側壁具有一第二斜率。
在此亦揭示一種半導體元件，其在一基材上的第一區(qū)域具有復數個FinFET，該些FinFET之間設有第一深度的第一淺溝渠隔離(STI)特征其在該基材上的第二區(qū)域具有復數個平面晶體管，該些平面晶體管之間設有第二深度的第二淺溝渠隔離(STI)特征。該第二深度是大于該第一深度。
該些FinFET可各包括一半導體臺面，其具有與一閘介電接觸的多重表面。該多重表面可具有一預先選定的晶體配向。該晶體配向可包括一晶體配向(1，0，0)。該半導體臺面可具有至少兩個預先選定晶體配向。該至少兩個預先選定晶體配向是由晶體配向(1，0，0)、(1，1，0)及(1，1，1)所組成的族群中選出。該半導體臺面的厚度可在約10納米與約100納米之間。該半導體臺面的寬度可在約5納米與約100納米之間。該些第一淺溝渠隔離(STI)特征各可包括一凹陷(recess)。該些第一淺溝渠隔離(STI)特征至少其之一的凹陷可包括一具有一圓角落的側壁。該半導體元件可另包括一介電層設于該些FinFET(在第一區(qū)域中)與該些平面晶體管之上(在第二區(qū)域中)。該介電層可另包括一接觸蝕刻終止層。該介電層的厚度可在約20納米與約200納米之間。該介電層的應力可在約200Mpa與約2000Mpa之間。該介電層可具有復數個伸展應力區(qū)域以及復數個壓縮應力區(qū)域。該些伸展應力區(qū)域可各包括一N型FinFET或一N型平面晶體管；該些壓縮應力區(qū)域可各包括一P型FinFET或一P型平面MOS晶體管。該介電層可設于該半導體臺面的多重表面。該些FinFET與該些平面晶體管可各具有形成在該基材上的一源極特征以及一汲極特征。該些源極特征以及汲極特征可包括一抬高的結構。該些FinFET與該些平面晶體管可各包括設于該閘極與該些源極特征以及汲極特征上的硅化物特征。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。在申請專利范圍中，一些功能手段(Means-plus-function)的語法意欲含括本說明書所描述的結構，借以實現所述的功能，不僅僅是結構上的對等，也是等效的結構。
權利要求
1.一種形成半導體元件的方法，其特征在于其包括以下步驟在一半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠，該些溝渠將復數個半導體臺面隔開；以一介電材料部分填滿該些溝渠；移除該硬遮罩層；及形成復數個多重閘極特征，每一多重閘極特征是與至少一個半導體臺面的上表面以及側壁接觸。
2.根據權利要求
1所述的形成半導體元件的方法，其特征在于其還包括在該些半導體臺面進行一熱氧化制程而形成一半導體氧化物層；及在將該些多重閘極特征形成在該基材上之前，移除該半導體氧化物層而使該些半導體臺面變窄。
3.根據權利要求
1所述的形成半導體元件的方法，其特征在于其中所述的每一該些半導體臺面具有一上部分以及一下部分，該上部分的復數個側壁具有一第一斜率，該下部分的復數個側壁具有一第二斜率，其中每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有該第一斜率，該下溝渠部分的側壁具有該第二斜率。
4.根據權利要求
3所述的形成半導體元件的方法，其特征在于其中所述的第一斜率是在約90度與約85度之間。
5.根據權利要求
3所述的形成半導體元件的方法，其特征在于其中所述的第二斜率是在約60度與約85度之間。
6.根據權利要求
3所述的形成半導體元件的方法，其特征在于其中所述的部分填滿該些溝渠是包括實質上填滿該些下溝渠部分。
7.根據權利要求
3所述的形成半導體元件的方法，其特征在于其中所述的部分填滿該些溝渠是包括實質上填滿該些上溝渠部分以及下溝渠部分而形成一第一組淺溝渠隔離特征以及一第二組淺溝渠隔離特征；形成一圖案化光阻層用以覆蓋該第一組淺溝渠隔離特征；以及將該第二組淺溝渠隔離特征凹進去使得該第二組淺溝渠隔離特征實質上是在該些下溝渠部分之內。
8.根據權利要求
7所述的形成半導體元件的方法，其特征在于其中所述的凹進包括一反應離子蝕刻制程。
9.根據權利要求
1所述的形成半導體元件的方法，其特征在于其中所述的部分填滿該些溝渠是包括利用一高密度電漿化學氣相沈積制程。
10.根據權利要求
1所述的形成半導體元件的方法，其特征在于其中所述的介電材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃、低介電常數材料及其組合所組成的族群中選出。
11.根據權利要求
1所述的形成半導體元件的方法，其特征在于其中所述的經由該硬遮罩層的該些開孔蝕刻該基材是包括利用多個制程。
12.根據權利要求
11所述的形成半導體元件的方法，其特征在于其中所述的多個制程是由干蝕刻、濕蝕刻及反應離子蝕刻所組成的族群中選出。
13.根據權利要求
1所述的形成半導體元件的方法，其特征在于其中所述的形成一硬遮罩層是包括形成一氮氧化硅層。
14.根據權利要求
1所述的形成半導體元件的方法，其特征在于其另包括，在形成該硬遮罩層之前，在該基材上形成一接墊層。
15.根據權利要求
14所述的形成半導體元件的方法，其特征在于其中所述的接墊層包括以一熱氧化制程形成的氧化硅。
16.一種形成半導體元件的方法，其特征在于其包括以下步驟在一半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠，該些溝渠將復數個半導體臺面隔開，每一該些溝渠具有一上溝渠部分以及一下溝渠部分，該上溝渠部分的側壁具有一第一斜率，該下溝渠部分的側壁具有一第二斜率；實質上填滿該些溝渠而在一第一區(qū)域形成淺溝渠隔離特征以及在一第二區(qū)域形成第二淺溝渠隔離特征；形成一圖案化光阻層用以覆蓋在該第一區(qū)域的該些第一淺溝渠隔離特征并且將在該第二區(qū)域的該些第二淺溝渠隔離特征保持未覆蓋；將該些第二淺溝渠隔離特征凹進去使得該些第二淺溝渠隔離特征實質上是在該些下溝渠部分之內；移除該圖案化硬遮罩層；及在該基材上形成復數個多重閘極特征。
17.根據權利要求
16所述的形成半導體元件的方法，其特征在于其中所述的凹進包括一反應離子蝕刻制程。
18.根據權利要求
16所述的形成半導體元件的方法，其特征在于其另包括針對在該第二區(qū)域的該些半導體臺面上部分進行一熱氧化制程而形成一半導體氧化物層；及移除該半導體氧化物層。
19.一種形成半導體元件的方法，其特征在于其包括以下步驟圖案化一基材而形成復數個溝渠；以一介電材料部分填滿該些溝渠，而產生復數個半導體臺面，該些半導體臺面之間插入至少一個溝渠；及在該基材上形成復數個閘電極，每一閘電極是與至少一個半導體臺面的上表面以及側壁接觸。
20.根據權利要求
19所述的形成半導體元件的方法，其特征在于其中所述的圖案化一基材是包括在該半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成該些溝渠，其中每一溝渠的上部分側壁具有一第一斜率，每一溝渠的下部分側壁具有一第二斜率。
專利摘要
本發(fā)明是有關于一種半導體元件及其形成方法，在一實施例中，該方法包括在一半導體基材上形成一硬遮罩層；圖案化該硬遮罩層而形成復數個開孔；經由該硬遮罩層的該些開孔蝕刻該基材而形成復數個溝渠，該些溝渠將復數個半導體臺面隔開；以一介電材料部分填滿該些溝渠；移除該硬遮罩層并且形成復數個多重閘極特征，每一多重閘極特征是與至少一個半導體臺面的上表面以及側壁接觸。
文檔編號H01L21/8234GK1992206SQ200610103930
公開日2007年7月4日 申請日期2006年7月28日
發(fā)明者陳宏瑋, 鐘堂軒, 呂升達, 張長昀, 吳炳坤, 王昭雄, 楊富量 申請人:臺灣積體電路制造股份有限公司導出引文BiBTeX, EndNote, RefMan