專利名稱:制造閃存裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，尤其涉及一種制造閃存裝置的方法。
技術(shù)背景
閃存裝置是即使在電源切斷的情況下也不會損壞所存儲的數(shù)據(jù)的非易失性存儲 介質(zhì)。閃存裝置在諸如記錄、讀取和刪除等方面具有相對高的處理速度的優(yōu)勢。所以， 閃存裝置被廣泛地用于PC的主板、機(jī)頂盒、打印機(jī)以及網(wǎng)絡(luò)服務(wù)器等的數(shù)據(jù)存儲器中。 閃存裝置最近應(yīng)用于諸如數(shù)碼相機(jī)、手機(jī)等的裝置中。但是，隨著對高度集成裝置的需 求的增加，閃存裝置的單位晶格(unitcell)的尺寸減小了，并且形成單位晶格的柵極區(qū)域 之間的空間間隔也減小了，使得當(dāng)形成金屬線時產(chǎn)生空隙。
如圖1所示，90nm閃存單元(flash cell)的結(jié)構(gòu)可以具有共享公共源極線的位 線，該位線被配置為24位單元，使得單位晶格具有包括單元柵極的水平長度和包括位線 接觸的垂直長度。
如圖2 (a)和圖2 (b)的實(shí)例所示，90nm NOR閃存單元可以具有0.081 μ m2的單 元尺寸，比130nm的閃存單元減小了約49%。這種單元尺寸的減小會導(dǎo)致諸如在形成單 元的圖案化重要處理的過程中的困難以及在間隙填充時產(chǎn)生空隙。

發(fā)明內(nèi)容
實(shí)施例涉及制造閃存裝置的方法，其可以防止當(dāng)形成裝置絕緣膜時產(chǎn)生空隙以 及當(dāng)形成層間介電膜時產(chǎn)生空隙。
實(shí)施例涉及制造閃存裝置的方法，其可以包括以下步驟中的至少之一在半導(dǎo) 體襯底上和/或之上形成介電膜圖案；然后，使用介電膜圖案作為掩膜蝕刻半導(dǎo)體襯底 以形成溝槽；然后，在包括溝槽的半導(dǎo)體襯底上和/或之上形成第一介電膜；然后，對 形成有第一介電膜的半導(dǎo)體襯底執(zhí)行濕蝕刻處理；然后，在半導(dǎo)體襯底上和/或之上形 成第二介電膜；然后，對第一和第二介電膜執(zhí)行平面化處理；然后，去除介電膜圖案。
實(shí)施例涉及制造閃存裝置的方法，其可以包括以下步驟中的至少之一在半導(dǎo) 體襯底上和/或之上形成第一氧化膜圖案和第一多晶硅圖案；然后，在形成有第一氧化 膜圖案和第一多晶硅圖案的半導(dǎo)體襯底上和/或之上順序堆疊介電膜和第二多晶硅；然 后，在第二多晶硅上和/或之上形成第二氧化膜圖案；然后，使用第二氧化膜圖案作為 掩膜蝕刻半導(dǎo)體襯底以形成由第一氧化膜、第一多晶硅圖案、介電膜圖案以及第二多晶 硅圖案形成的柵極；然后，去除第二氧化膜圖案；然后，在柵極的側(cè)壁上和/或之上形 成隔離物(spacer)；然后，在形成有柵極和隔離物的半導(dǎo)體襯底上和/或之上形成層間介 電膜。


圖1示出了 90nm閃存單元的整個布置的結(jié)構(gòu)。
圖2 (a)和圖2 (b)示出了 130nm和90nm的處理中的單位晶格的布局。
圖3至圖21示出了根據(jù)實(shí)施例的制造閃存裝置的方法。
圖22至圖29示出了通過影響單元性能的處理實(shí)驗(yàn)繪制最佳單元性能的實(shí)驗(yàn)結(jié)果。
圖30至圖33示出了測試單元的可靠性的實(shí)驗(yàn)結(jié)果。 具體實(shí)施方式
以下將參考附圖描述根據(jù)實(shí)施例的制造閃存裝置的方法。
如圖3所示，可以在半導(dǎo)體襯底10上和/或之上形成第一柵極氧化膜12，以保 護(hù)形成在半導(dǎo)體襯底10上和/或之上的裝置。然后，可以在第一柵極氧化物12上和/ 或之上形成第一氮化膜14。第一氮化膜14可以由氮化硅膜或氧氮化合物膜。
如圖4所示，然后可以圖案化第一柵極氧化膜12和第一氮化膜14，暴露半導(dǎo)體 襯底10，同時形成第一柵極氧化膜圖案16和第一氮化膜圖案18?？梢酝ㄟ^曝光處理和 顯影(development)處理在第一氮化膜圖案14上和/或之上形成光刻膠圖案，然后通過在 其上執(zhí)行蝕刻處理形成第一柵極氧化膜圖案16和第一氮化膜圖案18，從而暴露裝置絕緣 區(qū)域中的半導(dǎo)體襯底10。
如圖5所示，然后使用第一柵極氧化膜圖案16和第一氮化膜圖案18作為掩膜在 半導(dǎo)體襯底10上執(zhí)行蝕刻處理，以形成溝槽20。
如圖6所示，然后在半導(dǎo)體襯底10上和/或之上形成并在溝槽20中掩埋第一介 電膜22。當(dāng)形成第一介電膜22時，可以在溝槽20的最上表面上和/或之上凸出(project) 第一介電膜22，生成突出物。第一介電膜22可以由具有在700人至2150 A之間范圍內(nèi) 的厚度的高密度等離子體非摻雜硅酸鹽玻璃(HDPUSG)組成。
如圖7所示，然后可以去除第一介電膜22的突出部分，以形成第一介電膜圖案 24?？梢酝ㄟ^使用稀釋的氟化氫(DHF)溶液的濕蝕刻去除第一介電膜22的突出部分， 使得第一介電膜24保留1350入和1840 A之間范圍內(nèi)的厚度。可以通過濕蝕刻去除溝槽 20的最上表面上和/或之上的突出部分，使得增加縱橫比成為可能。
如圖8所示，然后在溝槽20中掩埋絕緣材料并且形成有第一介電膜圖案24，以 形成裝置絕緣膜圖案26。可以通過在第一介電膜圖案24上和/或之上形成第二介電膜， 然后在其上執(zhí)行平面化處理來形成裝置絕緣圖案26。在半導(dǎo)體襯底10上和/或之上形成 第二介電膜，然后使用第一氮化膜圖案18作為終點(diǎn)(endpoint)執(zhí)行平面化處理。
如圖9所示，然后可以去除第一柵極氧化膜圖案16和第一氮化膜圖案18，完成 裝置絕緣膜28的形成。當(dāng)去除第一柵極氧化膜圖案16和第一氮化膜圖案18時，還可以 去除暴露的裝置絕緣膜圖案26的部分。在溝槽20上和/或之上形成第一介電膜22之 后，可以經(jīng)過濕蝕刻處理增加縱橫比，以在形成隨后的第二介電膜時間隙填充(gap fill) 溝槽20而不是空隙，使得完成裝置絕緣膜28的形成成為可能。
如圖10所示，可以在半導(dǎo)體襯底10上和/或之上順序形成第二柵極氧化膜和漂 移柵極層，然后將其圖案化以形成第二柵極氧化膜圖案40和漂移柵極圖案42。第二柵極氧化膜圖案40可以形成為85人和95 A之間范圍內(nèi)的厚度，優(yōu)選地為90 A的厚度。漂移 柵極圖案42可以由多晶硅組成。
如圖11所示，然后可以在形成有第二柵極氧化膜圖案40和漂移柵極圖案42的 半導(dǎo)體襯底10上和/或之上順序形成介電膜34、控制柵極36以及硬掩膜38。以及，在 硬掩膜38上和/或之上形成光刻膠圖案32之后，可以通過蝕刻硬掩膜38形成第一硬掩膜 圖案。然后，可以去除光刻膠圖案32?？刂茤艠O36可以由多晶硅制成。介電膜34可 以形成為氧氮氧結(jié)構(gòu)，以從控制柵極36作用于絕緣漂移柵極32。硬掩膜38可以由2000 A至2200入范圍內(nèi)的厚度的四乙氧基矽烷(TEOS)形成。
如圖12所示，然后可以使用第一硬掩膜圖案作為掩膜執(zhí)行蝕刻處理，從而在半 導(dǎo)體襯底10上和/或之上形成柵極50，并且包括第二柵極氧化膜圖案40、漂移柵極圖案 42、介電膜圖案44以及控制柵極圖案46。還可以蝕刻第一硬掩膜圖案的一部分，以在控 制柵極圖案46上和/或之上形成第二硬掩膜圖案48。在形成柵極的典型處理中，光刻膠 邊緣(margin)的厚度是不夠的，從而，在此的實(shí)施例使用第一硬掩膜圖案對柵極進(jìn)行圖 案化。漂移柵極42可以用于存儲數(shù)據(jù)，同時控制柵極46可以用于將偏置電壓激發(fā)電子 施加至形成在其下面的漂移柵極42以對其進(jìn)行充電或放電。
如圖13所示，然后可以通過使用氟化氫(HF)溶液執(zhí)行汽相清潔處理來去除第 二硬掩膜圖案48。如果當(dāng)去除第二硬掩膜圖案48時損壞了介電膜圖案44，則影響單元 性能。從而，可以執(zhí)行汽相清潔處理以去除第二硬掩膜圖案48而不損壞介電膜圖案44。 可以在39°C范圍內(nèi)的溫度下執(zhí)行汽相清潔處理10秒至20秒。
如圖14所示，然后可以在柵極50的側(cè)壁上形成包括第二氮化膜圖案54和第一 氧化膜圖案52的第一隔離物56。然后可以在半導(dǎo)體襯底10上執(zhí)行使用柵極50和第一 隔離物56作為離子注入掩膜的離子注入處理，以形成具有高濃度雜質(zhì)區(qū)的源/漏區(qū)57。 可以通過在形成有柵極50的半導(dǎo)體襯底10上和/或之上形成第二氮化膜和第一氧化膜然 后在其上執(zhí)行干蝕刻來形成第一隔離物56。第一氧化膜可以由具有150 A至250人之間 范圍內(nèi)的厚度的TEOS制成，并且第二氮化膜可以由具有770 A至1500人之間范圍內(nèi)厚 度的氮化硅(SiN)制成。
如圖15所示，然后去除第二氮化膜圖案54。當(dāng)去除第二氮化膜圖案54時，可 以在形成層間介電膜之前保留在單元區(qū)域上和/或之上形成的柵極50之間的足夠空間間 隔。從而，當(dāng)隨后形成層間介電膜時可以防止空隙生成。進(jìn)而，充分保留用于隨后形成 接觸的處理邊緣，并且根據(jù)所去除的第二氮化膜圖案54的厚度減小柵極50之間的空間間 隔。裝置的進(jìn)一步集成是結(jié)果?？梢酝ㄟ^繼續(xù)使用磷酸(H3PO4)執(zhí)行濕蝕刻來去除第二 氮化膜圖案54。
如圖16所示，然后在半導(dǎo)體襯底10上和/或之上形成第三氮化膜56。第三氮 化膜56可以由具有180人至220 A之間范圍內(nèi)厚度的氮化硅(SiN)制成。第三氮化膜56 可以用于防止通過自對準(zhǔn)多晶硅化物處理(salicide process)在保留在柵極50的側(cè)壁上的 第一氧化膜圖案52上和/或之上的自對準(zhǔn)多晶硅化物的隨后形成導(dǎo)致的異常裝置性能的 產(chǎn)生。由于在去除第二氮化膜圖案52期間控制將保留的預(yù)定量的氮化膜的過程中存在處 理限制，在隨后處理中執(zhí)行再沉積是更穩(wěn)定的方法。
如圖17所示，然后可以在第三氮化膜56上和/或之上形成第二氧化膜53。第二氮化膜53可以由具有300 A至500 A之間的厚度，優(yōu)選地為400 A厚度的TEOS制成。
如圖18所示，然后可以通過蝕刻處理去除第二氧化膜53，以在第一氧化膜52的 側(cè)壁上形成第三氮化膜圖案58。當(dāng)去除第二氧化膜53時，可以去除形成在控制柵極46 和半導(dǎo)體襯底10上和/或之上的第三氮化膜56的一部分，使得第三氮化膜圖案58僅保 留在第一氧化膜圖案52的側(cè)壁上和/或之上。從而，可以將由氧化膜圖案52和第三氮 化膜圖案58形成的第二隔離物62形成在柵極50的側(cè)壁上和/或之上。在隨后的自對準(zhǔn) 多晶硅化物處理期間，第一氧化膜圖案52也不形成在硅化物。
如圖19所示，然后可以在半導(dǎo)體襯底10上和/或之上沉積硅化物形成金屬64。 硅化物形成金屬57可以由鈷(Co)制成。
如圖20所示，然后可以在半導(dǎo)體襯底10上和/或之上執(zhí)行退火處理或熱處理， 以在硅和金屬57之間引起反應(yīng)，從而分別在柵極50和源極/漏極區(qū)57上和/或之上形成 金屬硅化物56。通過退火處理，僅在金屬接觸硅和多晶硅的區(qū)域上和/或之上形成金屬 硅化物。但是，由于金屬和硅之間的反應(yīng)被阻止，所以在其他區(qū)域上和/或之上不形成 金屬硅化物。同時在柵極50和源極/漏極區(qū)57上和/或之上形成金屬硅化物56之后， 沒有反應(yīng)的硅化物形成金屬64可以通過選擇性蝕刻去除。
如圖21所示，然后可以在半導(dǎo)體襯底10上和/或之上形成層間介電膜70。層 間介電膜70可以是金屬前絕緣(PMD)膜，由硅酸磷玻璃(PSG)、硼磷硅玻璃(BPSG) 或非摻雜硅酸鹽玻璃(USG)組成。根據(jù)實(shí)施例，可以通過去除第一隔離物56的第二氮 化膜圖案54保留柵極50之間的足夠空間，以防止當(dāng)形成層間介電膜70時生成空隙。在 通過選擇性地蝕刻層間介電膜70形成通孔之后，然后可以在通孔中掩埋諸如鎢(W)的金 屬，以形成接觸塞。接觸塞可以電連接至柵極50和/或源極/漏極區(qū)57。由于當(dāng)形成 層間介電膜70時不生成空隙，所以當(dāng)形成接觸塞時不生成由于空隙導(dǎo)致的擴(kuò)散現(xiàn)象，從 而使得閃存裝置可以執(zhí)行正常操作。而且，形成鎢接觸塞之后，可以防止由于空隙導(dǎo)致 的裝置之間的橋。如上所述，根據(jù)實(shí)施例的制造閃存裝置的方法保留了柵極之間的足夠 空間，使得當(dāng)形成層間介電膜時防止空隙的產(chǎn)生成為可能。
圖22至圖29是繪出通過影響單元性能的處理實(shí)驗(yàn)的最佳單元性能的實(shí)驗(yàn)結(jié)果。 如NOR閃存單元的基本操作，存在編程處理和擦除處理。編程操作(將在漏極周圍生 成的熱電子注入漂移柵極的操作)使用溝道熱電子注入方法。在將IOV施加至控制柵極 46，3.9V施加至漏極，以及OV被施加至源極和體襯底(bulk substrate)持續(xù)3 μ s的情況 下，可以進(jìn)行編程操作。一部分溝道熱電子可以通過柵極電場經(jīng)過穿隧氧化物40(即， 柵極氧化膜)被注入漂移柵極42。擦除操作通過源極和體襯底使用福勒諾德海姆(FN) 隧道效應(yīng)方法擦除數(shù)據(jù)。換句話說，漏極漂移，_9.1V可以被施加至控制柵極46，以及 7.7V可以被施加至源極和體持續(xù)IOOms的時間，以將累積在漂移柵極42上的電荷取出至 源極和體襯底。在這樣的電壓條件下，編程目標(biāo)閾值電壓為8V，擦除閾值電壓為1.5V。 繪制出了以下將解釋的實(shí)驗(yàn)結(jié)果，符合上述操作條件。以下將參考附圖描述實(shí)驗(yàn)結(jié)果。
如圖22所示，提供了關(guān)于隧道氧化膜40的擦除性能的實(shí)驗(yàn)結(jié)果。影響單元性 能的第一處理參數(shù)是隧道氧化膜40的厚度。隧道氧化膜40 (其為在漂移柵極42和單元 有源區(qū)之間形成的氧化膜)影響單元的擦除性能。當(dāng)非常高的電場被施加至隧道氧化膜 40時，在從電極的氧化膜上的導(dǎo)體上發(fā)生了隧道效應(yīng)，使得在FN電流的情況下，氧化膜的厚度變薄時，漂移柵極42中的電荷可以被容易地取出。如圖22所示，可以想到，當(dāng) 減小隧道氧化膜40的厚度時，擦除閾值電壓變得更低。從而，根據(jù)實(shí)施例，可以使用90 人的厚度，以設(shè)置1.5V的擦除閾值電壓持續(xù)100ms。通過這樣的選擇，擦除閾值電壓可 以被設(shè)定為約1.2V達(dá)100ms，如圖28和圖29所示。
如圖23所示，提供了關(guān)于根據(jù)側(cè)壁氧化物52的厚度的穿通性能的實(shí)驗(yàn)結(jié)果。圖 24是關(guān)于根據(jù)側(cè)壁氧化物52的厚度的編程性能的實(shí)驗(yàn)結(jié)果。如圖23所示，如果側(cè)壁氧 化膜52的厚度從60人減小到40人，則由于很短的溫度時間導(dǎo)致阻止了源極和漏極之間 的連接到結(jié)的擴(kuò)散，使得改善穿通性能成為可能。如圖24所示，可以想到，編程閾值電 壓增加約0.3V。
圖25示出了關(guān)于根據(jù)溝道摻雜的編程性能的實(shí)驗(yàn)結(jié)果。如圖25中所示，可以 想到，當(dāng)硼溝道摻雜更高時，單元的電流增加，以增加編程閾值電壓。作為實(shí)驗(yàn)結(jié)果， 選擇在3us具有8V閾值電壓的5.8E13劑量條件。從而，通過影響單元性能的處理實(shí)驗(yàn)， 可以選擇具有90入厚度的隧道氧化膜40、具有40人厚度的側(cè)壁氧化膜52、以及5.8E13 的單元閾值電壓離子注入劑量。
圖26示出了根據(jù)在3.9V的漏極電壓處的柵極電壓的編程速度性能。圖27示出 了根據(jù)在IOV的柵極電壓處的漏極電壓的編程速度性能。從兩個實(shí)驗(yàn)結(jié)果可以想到，當(dāng) 柵極電壓為IOV并且漏極電壓為3.9V時，閾值電壓增加至約8V持續(xù)3μιη編程時間。 而且，可以想到，根據(jù)柵極電壓改變的編程速度性能有規(guī)律地增加，如圖26所示。如圖 27所示，可以想到，當(dāng)漏極電壓變高時，編程閾值電壓一點(diǎn)一點(diǎn)地減小。從而，可以通 過增加?xùn)艠O電壓而非漏極電壓來改善編程閾值電壓。原因在于將與由于擴(kuò)展柵極電場的 耦合率導(dǎo)致的高電壓相同的柵極50的高電壓精確地施加至漂移柵極42，更多的熱電子可 以被取出至漂移柵極42。
圖28示出了根據(jù)柵極電壓的擦除速度性能，施加7.7V至源極和體襯底，并且圖 29示出了根據(jù)源極和體的電壓而改變的擦除速度性能，施加_9.1V至柵極?？梢韵氲?， 兩個條件示出了持續(xù)作為目標(biāo)擦除時間的IOOms的約1.2V的擦除閾值電壓，其中，擦除 速度相同。原因在于根據(jù)電場通過柵極、源極和體之間的電勢差進(jìn)行操作。
圖30至圖33示出了測試單元可靠性的實(shí)驗(yàn)結(jié)果。單元干擾是由于在連續(xù)編程 期間高電場影響連接在公共漏極和柵極上的未選擇單元而發(fā)生的現(xiàn)象。這種現(xiàn)象可以被 分為柵極干擾、漏極干擾、以及讀取干擾。
圖30示出了柵極干擾的性能。柵極干擾是在讀取操作期間當(dāng)高電壓被施加至連 接至公共柵極的其他刪除的單元的柵極時發(fā)生的干擾。這是被編程的單元的漂移柵極42 中的部分電子通過ONO絕緣體44被注入控制柵極46，且其他電子被注入襯底而導(dǎo)致的 干擾。如圖30所示，在IOOms的應(yīng)力時間(stress time)內(nèi)，在操作單元的IOV柵極電壓 處的閾值電壓沒有任何減小?？梢韵氲剑跂艠O電壓為12V的高電壓條件下，編程柵極 電壓減小約0.3V。而且，即使柵極電壓應(yīng)力被施加很長時間也不會突然減小閾值電壓的 原因在于漂移柵極42中的電子很難通過厚ONO絕緣體44注入控制柵極。
圖31示出了漏極干擾的性能。漏極干擾是在與將被編程的單元共享漏極的被編 程單元中發(fā)生的干擾。在共享漏極的未選擇的單元的漏極和柵極之間產(chǎn)生電場，該未選 擇的單元是將被編程的單元。這是由于電場導(dǎo)致的干擾，一些電荷從漂移柵極42被傳送至漏極，以變?yōu)槭归撝惦妷航档偷脑?，并且被編程的單元的漂移柵極42中的一些電子 丟失。如圖31所示，可以想到，持續(xù)IOOms時間操作單元在3.9V的漏極處減小約0.1 V。 考慮到邊緣(margin)，雖然施加漏極電壓4.2V，閾值電壓可以僅減小約0.2V。不同于柵 極干擾，漏極干擾具有隨著應(yīng)力時間變化的突然閾值減小性能。這是漂移柵極42中的電 子能夠容易地通過40至90人之間厚度的薄隧道氧化膜逃離至漏極的原因。
圖32示出了讀取干擾的性能。讀取干擾是在讀取操作期間注入低電流時丟失漂 移柵極中的電荷發(fā)生的干擾，由在讀取條件下電荷不能保持10年而導(dǎo)致的。如圖32所 示，可以保證處于IV的漏極電壓10年。而且，可以保證在0.9V的漏極電壓進(jìn)行讀取操 作超過100年的時間。
圖33示出了持久性能，并示出了當(dāng)編程操作和擦除操作執(zhí)行了超過100000次時 的閾值電壓的性能。在編程時，當(dāng)隧道電子從溝道部分流到漂移柵極42時，在隧道氧化 膜40中發(fā)生電子陷阱。由于電子陷阱而產(chǎn)生熱電流，并且其變?yōu)槎喾N干擾的原因，從而 影響了閃存的可靠性。換句話說，可以想到，由于氧化膜中的電子陷阱，F(xiàn)N電流很難流 動，從而編程/擦除循環(huán)的數(shù)量增加，使得閾值電壓的窗變得很窄。如圖33所示，當(dāng)編 程/擦除超過1000次時，閾值電壓的窗一點(diǎn)一點(diǎn)地變窄。但是，當(dāng)作為可靠性的估計(jì)標(biāo) 準(zhǔn)的循環(huán)結(jié)果為100000次循環(huán)時，可以想到約2V的窗減小在可靠性的估計(jì)標(biāo)準(zhǔn)內(nèi)。
根據(jù)實(shí)施例，作為單元性能的實(shí)驗(yàn)結(jié)果，通過隧道氧化膜40、側(cè)壁氧化膜52以 及單元溝道摻雜實(shí)驗(yàn)施加最佳處理?xiàng)l件，即，影響單元性能的處理。而且，在90nm閃 存裝置的處理?xiàng)l件下，確定了用于單元編程的邊緣、擦除速度性能、以及穿透性能。從 而，盡管比130nm的單元的尺寸減小了 49%，但是90nm的單元性能保留了 90nm閃存單 元的干擾的性能及其可靠性。從而，由于單元尺寸的減小，關(guān)于90nm閃存的技術(shù)增加了 芯片的大規(guī)模生產(chǎn)，使得增加其銷售成為可能。
根據(jù)實(shí)施例的制造閃存裝置的方法防止了當(dāng)形成裝置絕緣膜時的空隙的產(chǎn)生， 并且防止了當(dāng)形成層間介電膜時的空隙的產(chǎn)生。
雖然已經(jīng)參考多個示例性實(shí)施例描述了實(shí)施例，應(yīng)該理解，本領(lǐng)域技術(shù)人員可 以想到的多種其他修改和實(shí)施例都將落入所披露的原理的精神和范圍內(nèi)。尤其是，在披 露、附圖和所附權(quán)利要求
的范圍內(nèi)，主要組成配置的組成部分和/或配置可以有多種改 變和修改。除了組成部分和/或配置的改變和修改之外，本領(lǐng)域技術(shù)人員還可以想到選 擇使用O
權(quán)利要求
1.一種制造閃存裝置的方法，包括在半導(dǎo)體襯底上形成第一氧化膜圖案和第一多晶硅圖案；然后 在包括所述第一氧化膜圖案和所述第一多晶硅圖案的所述半導(dǎo)體襯底上順序形成介 電膜和第二多晶硅圖案；然后在所述第二多晶硅圖案上形成第二氧化膜圖案；然后通過使用所述第二氧化膜圖案 作為掩膜蝕刻所述半導(dǎo)體襯底形成柵極，所述柵極包括所述第一氧化膜、所述第一多晶 硅圖案、所述介電膜圖案、以及所述第二多晶硅圖案；然后 去除所述第二氧化膜圖案；然后 在所述柵極的側(cè)壁上形成隔離物；然后在包括所述柵極和所述隔離物的所述半導(dǎo)體襯底上形成層間介電膜。
2.根據(jù)權(quán)利要求
1所述的方法，其中，所述第二氧化膜圖案由TEOS制成。
3.根據(jù)權(quán)利要求
1所述的方法，其中，使用氟化氫(HF)溶液去除所述第二氧化膜。
4.根據(jù)權(quán)利要求
1所述的方法，其中，通過汽相清潔處理去除所述第二氧化膜。
5.根據(jù)權(quán)利要求
4所述的方法，其中，在39°C的溫度執(zhí)行所述汽相清潔處理。
6.根據(jù)權(quán)利要求
4所述的方法，其中，執(zhí)行所述汽相清潔處理10秒至20秒。
7.根據(jù)權(quán)利要求
1所述的方法，其中，將所述第二氧化膜形成為2000人至2200A之 間范圍內(nèi)的厚度。
8.根據(jù)權(quán)利要求
1所述的方法，其中，形成所述隔離物包括 在所述柵極的所述側(cè)壁上形成第三氧化膜和第一氮化膜；然后通過對所述第三氧化膜和所述第一氮化膜執(zhí)行蝕刻處理，在所述柵極的所述側(cè)壁上 形成第三氧化膜圖案和第一氮化膜圖案；然后 去除所述第一氮化膜圖案；然后在包括所述第三氧化膜圖案和所述柵極的所述半導(dǎo)體襯底上形成第二氮化膜；然后 對所述第二氮化膜執(zhí)行蝕刻處理。
9.根據(jù)權(quán)利要求
8所述的方法，其中，所述隔離物包括所述第三氧化膜圖案和所述第二氮化膜圖案。
10.根據(jù)權(quán)利要求
9所述的方法，其中，將所述第三氧化膜形成為150A至250A之間 范圍內(nèi)的厚度。
11.根據(jù)權(quán)利要求
9所述的方法，其中，將所述第一氮化膜形成為770A至1500A之 間范圍內(nèi)的厚度。
12.根據(jù)權(quán)利要求
9所述的方法，其中，將所述第二氮化膜形成為180A至220A之間 范圍內(nèi)的厚度。
13.根據(jù)權(quán)利要求
1所述的方法，還包括在形成所述層間介電膜之前和在形成所述 隔離物之后在包括所述柵極和所述隔離物的所述半導(dǎo)體襯底的整個表面之上沉積硅化物形成金 屬；然后通過對包括所述硅化物形成金屬的所述半導(dǎo)體襯底執(zhí)行退火處理，在所述柵極上形 成金屬硅化物層。
14.根據(jù)權(quán)利要求
13所述的方法，其中，所述硅化物形成金屬包括鈷。
專利摘要
一種制造閃存裝置的方法，可以包括在半導(dǎo)體襯底上形成介電膜圖案；使用介電膜圖案作為掩膜蝕刻半導(dǎo)體襯底以形成溝槽；在包括溝槽的半導(dǎo)體襯底上形成第一介電膜；對形成有第一介電膜的半導(dǎo)體襯底執(zhí)行濕蝕刻處理；在半導(dǎo)體襯底上形成第二介電膜；對第一和第二介電膜執(zhí)行平面化處理；以及去除介電膜圖案。從而，當(dāng)形成裝置絕緣膜時以及當(dāng)形成層間介電膜時，防止了空隙的產(chǎn)生。
文檔編號H01L21/8247GKCN101419932 B發(fā)布類型授權(quán) 專利申請?zhí)朇N 200810126237
公開日2011年4月13日 申請日期2008年6月26日
發(fā)明者金成珍 申請人:東部高科股份有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan專利引用 (2),