一種閃存器件測試結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件失效分析領(lǐng)域，尤其涉及一種閃存器件測試結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]存儲(chǔ)器用于存儲(chǔ)大量數(shù)字信息，據(jù)調(diào)查顯示，世界范圍內(nèi)，存儲(chǔ)器交易約占半導(dǎo)體交易的30%。多年來，工藝技術(shù)的進(jìn)步和市場需求的增加催生越來越多高密度的各種類型存儲(chǔ)器，如RAM(隨機(jī)存儲(chǔ)器)、DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)、R0M(只讀存儲(chǔ)器)、EPR0M(可擦除可編程只讀存儲(chǔ)器)、FLASH(閃存)和FRAM(鐵電存儲(chǔ)器)等。其中，閃存存儲(chǔ)器即FLASH已經(jīng)成為非易失性半導(dǎo)體存儲(chǔ)技術(shù)的主流。FLASH不但可以用電氣方法為數(shù)據(jù)編程、擦去和讀取數(shù)據(jù)，而且可以在電源中斷過程中保留數(shù)據(jù)，并兼具存取速度快，質(zhì)輕容量大及存取裝置體積小等優(yōu)點(diǎn)，被廣泛應(yīng)用在各類諸如智能卡、S頂卡(用戶身份識(shí)別卡)、微控制器和手機(jī)等電子廣品中。
[0003]FLASH器件基本分為兩種類型:疊柵器件和分柵器件。圖1是現(xiàn)有技術(shù)中一種分柵式FLASH器件的剖面結(jié)構(gòu)示意圖，該分柵式FLASH器件具體包括:導(dǎo)體襯底100，所述半導(dǎo)體襯底100中具有間隔設(shè)置的位線(BL)1l ;字線(WL) 104，設(shè)置于相鄰兩條位線101之間的半導(dǎo)體襯底10上，與半導(dǎo)體襯底100之間有柵氧層107 ;在字線101兩側(cè)的半導(dǎo)體襯底上分別設(shè)置兩個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)位單元包括位于所述半導(dǎo)體襯底100上的柵氧層107、位于所述柵氧層107上的浮柵(Floating Gate，F(xiàn)G) 102、位于所述浮柵102上的控制柵介質(zhì)層108以及位于所述控制柵介質(zhì)層108上的和控制柵(Control Gate，CG) 103，WL與CG之間有側(cè)墻隔離結(jié)構(gòu)105第二側(cè)墻結(jié)構(gòu)25，位于所述第二存儲(chǔ)位單元遠(yuǎn)離所述字線32 —側(cè)的半導(dǎo)體襯底10上；BL 101表面形成有第一金屬硅化層，使得間隔的BLlOl能夠通過導(dǎo)電插塞106互連。在分柵FLASH器件工作時(shí)，在WL 104、BL 101上施加相應(yīng)的高低電壓，WL104可以同時(shí)控制左右兩側(cè)的存儲(chǔ)單元，實(shí)現(xiàn)數(shù)據(jù)的讀寫、擦除等操作。
[0004]FLASH器件的漏電失效情況通常有三種:一是字線WL與控制柵CG之間的側(cè)墻隔離結(jié)構(gòu)105出現(xiàn)缺陷，產(chǎn)生橋連(Bridge)短路(記為WL TO CG)，字線WL與控制柵CG之間漏電失效；一是字線WL下方的柵氧層107出現(xiàn)缺陷，使得WL與下方的溝道區(qū)之間產(chǎn)生漏電，進(jìn)而使得WL與漏區(qū)之間產(chǎn)生導(dǎo)電橋連短路(記為WL TO BL)，造成字線WL與位線BL之間漏電失效；一是任何兩個(gè)相鄰的存儲(chǔ)單元的導(dǎo)電插塞106或者溝道區(qū)出現(xiàn)缺陷，造成相鄰的位線之間產(chǎn)生橋連短路(記為BL TO BL)，相鄰的位線BL與位線BL之間漏電失效。這些漏電失效情況會(huì)影響器件的性能和可靠性。
[0005]請(qǐng)參考圖2A至2C，現(xiàn)有技術(shù)中用于實(shí)現(xiàn)上述漏電失效情況的測試結(jié)構(gòu)包括在存儲(chǔ)單元陣列所在的核心區(qū)外圍以及上方依次形成的三層互連金屬層M1、M2、M3，且在存儲(chǔ)單元陣列的左右兩側(cè)的測試區(qū)中的三層金屬的布局結(jié)構(gòu)關(guān)于存儲(chǔ)單元陣列呈鏡面對(duì)稱，其中Ml (請(qǐng)參考圖2A)為測試結(jié)構(gòu)主體，包括三個(gè)結(jié)構(gòu):連接WL的測試結(jié)構(gòu)201、連接BL的測試結(jié)構(gòu)201以及連接CG的測試結(jié)構(gòu)203，閃存各個(gè)存儲(chǔ)單元的控制柵極一般是連接在一起的柵極線結(jié)構(gòu)；M2(請(qǐng)參考圖2B)和M3 (請(qǐng)參考圖2C)主要是為了將Ml連接存儲(chǔ)單元陣列區(qū)的控制柵CG以及位線BL的部分引出用于測試，M2與Ml通過導(dǎo)電通孔(Via)形成金屬互連，M2的一個(gè)測試結(jié)構(gòu)204用于電連接CG的底部，另一個(gè)測試結(jié)構(gòu)205用于電連接BL ；M3與M2通過導(dǎo)電通孔(Via)形成金屬互連，且M3電連接CG的頂部。在WL TO CG測試時(shí)，在Ml與M3上的測試焊盤上施加測試電壓，測試每個(gè)存儲(chǔ)位單元的CG與WL之間是否存在電流，當(dāng)未檢測到電流時(shí)，WL和CG之間無橋接；在WL TO BL測試和在BL TO BL測試時(shí)，需要在Ml和M2的測試焊盤之間施加測試電壓，測試每個(gè)存儲(chǔ)位單元處的BL與WL之間以及兩個(gè)相鄰的存儲(chǔ)單元BL與BL之間是否存在電流，當(dāng)未檢測到電流時(shí)，WL和BL之間無橋接、BL和BL之間無橋接。
[0006]由于現(xiàn)有技術(shù)的這種測試結(jié)構(gòu)，是將核心區(qū)的各個(gè)存儲(chǔ)位單元處的WL、BL以及CG依次通過M1、M2、M3由下往上引出，因此在完成WL TO CG, WL TO BL, BL TO BL的橋接漏電測試時(shí)，必須等待M2和M3的制程結(jié)束，然后才能開始。顯然主要由Ml、M2、M3組成的測試結(jié)構(gòu)，制程復(fù)雜，M2和M3的制程增加了失效分析所花費(fèi)的時(shí)間和工藝成本，進(jìn)而影響了閃存器件的出廠時(shí)間。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的一目的在于提供一種閃存器件測試結(jié)構(gòu)的制造方法，能夠簡化制程，將閃存器件的字線與控制柵、字線與位線、位線與位線之間的橋接漏電測試提前，降低失效分析所花費(fèi)的時(shí)間和工藝成本。
[0008]本發(fā)明的另一目的在于提供一種閃存器件測試結(jié)構(gòu)，結(jié)構(gòu)簡單，能夠降低成本，提前字線與控制柵、字線與位線、位線與位線之間的橋接漏電測試，并降低失效分析所花費(fèi)的時(shí)間和工藝成本。
[0009]為解決上述問題，本發(fā)明提出一種閃存器件測試結(jié)構(gòu)的制造方法，包括:
[0010]提供一定義有核心存儲(chǔ)區(qū)和外圍測試區(qū)的半導(dǎo)體襯底，所述核心存儲(chǔ)區(qū)包括多條縱向平行排列的有源區(qū)線以及形成在所述有源區(qū)線上的分柵式存儲(chǔ)單元陣列，所述分柵式存儲(chǔ)單元陣列包括多條橫向平行排列并與有源區(qū)線垂直相交的字線、多對(duì)沿所述有源區(qū)線長度方向排列并分居每條字線兩側(cè)的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元，第一存儲(chǔ)位單元和第二存儲(chǔ)位單元下方遠(yuǎn)離所述字線的有源區(qū)線中分別形成有漏區(qū)，外圍測試區(qū)中保留有形成分居每條字線兩側(cè)的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元的控制柵時(shí)的控制柵極層；在形成有分柵式存儲(chǔ)單元陣列的整個(gè)器件表面沉積第一中間介質(zhì)層，在所述第一中間介質(zhì)層中分別形成接觸所述漏區(qū)頂部的第一導(dǎo)電插塞、接觸所述字線頂部的第二導(dǎo)電插塞以及接觸所述控制柵極層的第三導(dǎo)電插塞，且第二導(dǎo)電插塞和第三導(dǎo)電插塞的位置分居核心存儲(chǔ)區(qū)的兩個(gè)相對(duì)側(cè)；
[0011]在所述第一中間介質(zhì)層以及所有導(dǎo)電插塞上方沉積第二中間介質(zhì)層，在所述第二中間介質(zhì)層中形成與第一、二、三導(dǎo)電插塞頂部電接觸的第一金屬互連層，所述第一金屬互連層的第一互連線分別將字線同側(cè)的相鄰有源區(qū)線的漏區(qū)兩兩一組連接，字線同側(cè)的每條位線不重復(fù)分組，同一條位線在字線兩側(cè)的分組相錯(cuò)，所述第一金屬互連層的第二互連線通過核心存儲(chǔ)區(qū)一側(cè)的第二導(dǎo)電插塞與字線連接，所述第一金屬互連層的第三互連線通過核心存儲(chǔ)區(qū)另一側(cè)的第三導(dǎo)電插塞與所述控制柵極層連接。
[0012]進(jìn)一步的，多對(duì)分居每條字線兩側(cè)的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元的控制柵是連續(xù)的，分別形成第一控制柵極線和第二控制柵極線。
[0013]進(jìn)一步的，在所述第二中間介質(zhì)層以及第一金屬互連層上方沉積第三中間介質(zhì)層，在所述第三中間介質(zhì)層中形成電接觸所述第一互連線頂部的第四導(dǎo)電插塞；
[0014]在所述第三中間介質(zhì)層以及第四導(dǎo)電插塞上方沉積第四中間介質(zhì)層，在所述第四中間介質(zhì)層中形成與第四導(dǎo)電插塞頂部電接觸的第二金屬互連層。
[0015]進(jìn)一步的，在所述第一中間介質(zhì)層中還形成分別與第一控制柵極線和第二控制柵極線在外圍測試區(qū)中的延伸末端頂部電接觸的第五導(dǎo)電插塞，所述第一金屬互連層的第四互連線電接觸第五導(dǎo)電插塞的頂部；在所述第三中間介質(zhì)層中還形成有電接觸第四互連線頂部的第六導(dǎo)電插塞，所述第二金屬互連層的控制柵互連線電接觸第六導(dǎo)電插塞的頂部。
[0016]進(jìn)一步的，在核心存儲(chǔ)區(qū)形成分柵式存儲(chǔ)單元陣列的步驟包括:
[0017]刻蝕核心存儲(chǔ)區(qū)的半導(dǎo)體襯底，形成縱向排列的多條有源區(qū)線；
[0018]在所述半導(dǎo)體襯底的整個(gè)表面上依次形成柵氧層、浮柵層、控制柵介質(zhì)層、控制柵層和硬掩膜層；
[0019]依次刻蝕核心存儲(chǔ)區(qū)的硬掩膜層、控制柵層、控制柵介質(zhì)層，形成內(nèi)側(cè)墻開口 ；
[0020]在所述內(nèi)側(cè)墻開口側(cè)壁形成內(nèi)側(cè)墻；
[0021]以硬掩膜層、控制柵層、控制柵介質(zhì)層以及內(nèi)側(cè)墻為掩膜，刻蝕所述浮柵層，形成字線槽；
[0022]在所述字線槽中形成所述字線，所述字線與下方的半