專利名稱:具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件及其制造方法，例如，適于高度集成化的非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。
背景技術(shù)：
我們將說明傳統(tǒng)非易失性半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)。圖38出傳統(tǒng)非易失性半導(dǎo)體存儲(chǔ)器件的示意頂視圖。圖38a示出分別為具有浮動(dòng)?xùn)诺腗OS晶體管的多個(gè)存儲(chǔ)單元以矩陣形式排列的區(qū)域。圖38b示出排列沒有浮動(dòng)?xùn)徘铱刂拼鎯?chǔ)單元的MOS晶體管的區(qū)域，以下稱作外圍區(qū)域。
通常，存儲(chǔ)單元區(qū)域以高密度形成，從而獲得高容量和集成度。因此，與存儲(chǔ)單元區(qū)域相比，圖38b所示的外圍區(qū)域以更低密度形成。
如圖38a所示，在存儲(chǔ)單元區(qū)域內(nèi)，形成存儲(chǔ)單元的元件區(qū)域161和相互隔離各元件區(qū)域161的元件隔離區(qū)域162以條紋狀排列。一個(gè)元件區(qū)域161在圖38a的水平方向上包括多個(gè)存儲(chǔ)單元。在與元件區(qū)域161垂直的方向上，相互連接各控制柵(未示出)的柵連接線163以條紋狀排列。
浮動(dòng)?xùn)?未示出)排列在柵連接線163與元件區(qū)域161之間的各交叉部分。各浮動(dòng)?xùn)畔路降陌雽?dǎo)體襯底用作溝道區(qū)域(未示出)。用作源或漏區(qū)域的擴(kuò)散層(未示出)排列在相鄰于溝道區(qū)域的半導(dǎo)體襯底中。各接觸層164電氣連接到擴(kuò)散層之一。
圖38b示出外圍區(qū)域。如圖38b所示，元件區(qū)域171和相互電氣隔離各元件區(qū)域171的元件隔離區(qū)域172以條紋狀排列。在與元件區(qū)域171垂直的方向上，相互連接各柵電極(未示出)的柵連接線173以條紋狀排列。
柵電極區(qū)域(未示出)排列在柵連接線173與元件區(qū)域171之間的各交叉部分。各柵電極區(qū)域下方的半導(dǎo)體襯底用作溝道區(qū)域(未示出)。用作源或漏區(qū)域的擴(kuò)散層(未示出)排列在相鄰于溝道區(qū)域的半導(dǎo)體襯底中。各接觸層174電氣連接到擴(kuò)散層之一。各接觸層175電氣連接到擴(kuò)散層之一。與圖38a所示的存儲(chǔ)單元區(qū)域相比，在圖38b所示的外圍區(qū)域內(nèi)，MOS晶體管以更低集成度排列。
下面將參照?qǐng)D39到圖42示意性地示出制造如非易失性存儲(chǔ)器件的步驟。圖39a到圖42a均示出與圖38a所示的A-Aa橫截面圖類似的橫截面圖。圖39b到圖42b均示出與圖38a所示的B-Ba橫截面圖類似的橫截面圖。圖39c到圖42c均示出與圖38b所示的C-Ca橫截面圖類似的橫截面圖。另外，在圖39到圖42中，相同的標(biāo)號(hào)將共同表示相同的部分。
如圖39所示，在半導(dǎo)體襯底101上形成柵絕緣膜102。在柵絕緣膜102上形成的多晶硅層103和在其上形成的多晶硅層107用作存儲(chǔ)單元區(qū)域內(nèi)的浮動(dòng)?xùn)?參見圖39a和39b)，并且用作外圍區(qū)域內(nèi)的柵電極的一部分(參見圖39c)。
圖39a和39b的標(biāo)號(hào)108示出例如由ONO(氧化物-氮化物-氧化物)層組成的第二柵絕緣膜。在第二柵絕緣膜上形成多晶硅層109和WSi(硅化鎢)層110。多晶硅層109用作柵連接線163。在WSi層110上形成二氧化硅層111和112。WSi層110也用作存儲(chǔ)單元區(qū)域內(nèi)的控制柵電極的一部分。
如圖39c所示，WSi層110用作外圍區(qū)域內(nèi)的柵電極的一部分。應(yīng)該注意，如圖39所示，在此階段，在存儲(chǔ)單元區(qū)域和外圍區(qū)域內(nèi)柵電極上表面的上方，以及在存儲(chǔ)單元區(qū)域和外圍區(qū)域內(nèi)柵電極的側(cè)表面上，形成二氧化硅層112。
如圖40所示，通過使用低壓化學(xué)汽相淀積(Chemical VaporDeposition，CVD)方法，在二氧化硅層112上形成厚度為40nm的氮化硅層113。通過使用常壓CVD方法，在氮化硅層113上形成厚度為400nm的BPSG(Boron Phosphor Silicate Glass，硼磷硅酸鹽玻璃)層114以填充柵電極之間的間隔。然后，通過以850攝氏度和氮環(huán)境加熱，使BPSG層114回流(reflow)。而且，在BPSG層114上形成厚度為300nm的BPSG層115。然后，通過以850攝氏度和氮環(huán)境加熱，使BPSG層115回流。同時(shí)，使擴(kuò)散層129中的摻雜質(zhì)擴(kuò)散。
如圖41所示，通過使用CMP(Chemcial Mechanical Polishing，化學(xué)機(jī)械拋光)方法，去除BPSG層114和115的一部分，從而露出氮化硅層113的上表面。通過使用等離子體CVD方法形成厚度為100nm的二氧化硅層116。然后，在二氧化硅層116上形成光致抗蝕層(photo resistlayer)(未示出)，并且通過使用光刻蝕技術(shù)(photolithography technique)加工成期望圖案。通過使用帶圖案抗蝕層作為掩膜和使用RIE(ReactiveIon Etching，活性離子蝕刻)方法，去除二氧化硅層116、BPSG層114和115的一部分，從而形成第一接觸孔117a。
去除帶圖案光致抗蝕層。然后，通過使用RIE(活性離子蝕刻)方法和使用帶圖案二氧化硅層116作為掩膜，去除位于接觸孔117a的底部表面下方的氮化硅層113和柵絕緣層102，從而露出半導(dǎo)體襯底101的上表面。去除通過RIE方法在接觸孔117a的側(cè)表面上形成的形成物。然后，通過使用CVD方法，形成厚度為400nm的鎢層117，從而覆蓋二氧化硅層116和填充接觸孔117a。
如圖42所示，通過使用CMP方法，去除鎢層117和二氧化硅層116的一部分，以露出氮化硅層113的上表面，從而平整和確定鎢層117和氮化硅層113的上表面高度。通過使用等離子體CVD方法在氮化硅層113和鎢層117上形成厚度為450nm的二氧化硅層118。然后，在二氧化硅層118上形成光致抗蝕層(未示出)，并且通過使用光刻蝕技術(shù)刻成預(yù)定圖案。通過使用RIE方法和使用帶圖案抗蝕層作為掩膜，形成第二接觸孔119a，從而到達(dá)在接觸孔117a中形成的鎢層117(圖42b)和將要用作柵電極的WSi層110(圖42c)的上表面。
去除帶圖案光致抗蝕層。然后，形成厚度為250nm的第二鎢層119，從而覆蓋二氧化硅層118的上表面并且填充第二接觸孔119a。后面將要完成的步驟略去不述。
如上所述，在存儲(chǔ)單元區(qū)域內(nèi)形成到達(dá)存儲(chǔ)單元的源或漏區(qū)域的接觸層(圖38a的接觸層164，或者圖42b的鎢層117和第二鎢層119)。另外，在外圍區(qū)域內(nèi)形成到達(dá)外圍MOS晶體管的源或漏區(qū)域(圖38b的接觸層174以及圖42c的鎢層117和第二鎢層119)和到達(dá)外圍MOS晶體管的柵電極(圖38b的接觸層175和圖42c的第二鎢層119)的接觸層。
如圖38和42所示，接觸層形成區(qū)域內(nèi)接觸層的圖案密度依賴于接觸層是否連接到源/漏區(qū)域或柵電極。另外，如上所述，形成接觸層如下完成形成至少兩個(gè)接觸孔，然后在該至少兩個(gè)接觸孔中各自填充如鎢層的導(dǎo)電層。
為形成第二接觸孔119a，不僅需要去除二氧化硅層118、112和111的一部分，還需要去除氮化硅層113的一部分。因此，在這種情況下，不希望通過以二氧化硅層與氮化硅之間的充分蝕刻比使用RIE方法來去除二氧化硅層和氮化硅層的一部分。如果在這種條件下去除二氧化硅層和氮化硅層，如圖43a所示，接觸孔119a內(nèi)的氮化硅層不能被完全去除，并且氮化硅層的一部分可能殘留在第二接觸孔119a內(nèi)。因此，可能發(fā)生第二鎢層119與WSi層110(柵電極)之間的連接缺陷。
如果不以二氧化硅層與氮化硅層之間的充分蝕刻比去除二氧化硅層和氮化硅層，則可以避免如上所述第二鎢層119與WSi層110之間的連接缺陷。然而，如圖43b所示，可能發(fā)生在高密度區(qū)域(例如，存儲(chǔ)單元區(qū)域)內(nèi)形成的第二接觸孔119a與接觸孔117a不相符。
在這種情況下，當(dāng)通過使用蝕刻技術(shù)形成接觸孔119a時(shí)，使接觸孔119a的底部表面位置停在鎢層117的上表面位置是困難的。因此，可能去除絕緣層114、二氧化硅層111、112和氮化硅層112的一部分，從而露出WSi層110的側(cè)表面，并且在接觸孔119a中露出的第二鎢層119與用作控制柵的WSi層110之間短路。
實(shí)際上，我們不能完美地避免接觸孔119a的底部表面與鎢層117的上表面之間的位置差。隨著存儲(chǔ)單元和外圍晶體管的集成度提高，具體地說，上述問題往往發(fā)生在以高集成度形成的存儲(chǔ)單元區(qū)域內(nèi)。

發(fā)明內(nèi)容
本發(fā)明的第一方面是提供一種具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元，配置為存儲(chǔ)數(shù)據(jù)，存儲(chǔ)單元在半導(dǎo)體襯底的存儲(chǔ)區(qū)域內(nèi)形成，并且具有第一柵電極、第一和第二擴(kuò)散層，第一柵電極具有第一上表面和第一側(cè)表面；外圍晶體管，在半導(dǎo)體襯底的外圍區(qū)域內(nèi)形成，具有第二柵電極、第三和第四擴(kuò)散層，第二柵電極具有第二上表面和第二側(cè)表面；第一接觸層，連接到外圍晶體管中第二柵電極的第二上表面；以及氮化硅層，在存儲(chǔ)單元中第一柵電極的第一側(cè)表面和外圍晶體管中第二柵電極的第二側(cè)表面的上方形成，氮化硅層不與第一接觸層接觸，在第一和第二柵電極的第一和第二側(cè)表面上方形成的氮化硅層的厚度大致相同。
本發(fā)明的第二方面是提供一種制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，包括在存儲(chǔ)區(qū)域形成存儲(chǔ)單元，并且在外圍區(qū)域形成外圍晶體管，存儲(chǔ)單元具有第一柵電極和第一擴(kuò)散層，外圍晶體管具有第二柵電極和第二擴(kuò)散層；在存儲(chǔ)單元的第一柵電極的上表面和側(cè)表面的上方以及外圍晶體管的第二柵電極的上表面和側(cè)表面的上方形成氮化硅層；去除在外圍晶體管的第二電極的上表面的上方形成的氮化硅層；在存儲(chǔ)單元和外圍晶體管的上方形成層間絕緣膜；通過去除層間絕緣膜的一部分，形成到達(dá)外圍晶體管的第二柵電極的上表面的第一接觸孔；以及在第一接觸孔中形成電氣連接到外圍晶體管的第二柵電極的導(dǎo)電層。



圖1示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟；圖2示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖1之后；圖3示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖2之后；圖4示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖3之后；圖5示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖4之后；圖6示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖5之后；圖7示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖6之后；圖8示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖7之后；圖9示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖8之后；圖10示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖9之后；圖11示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖10之后；圖12示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖11之后；圖13示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖12之后；圖14示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖13之后；圖15示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖14之后；
圖16示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖15之后；圖17示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖16之后；圖18示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖17之后；圖19示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖18之后；圖20示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖19之后；圖21示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖20之后；圖22示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖21之后；圖23示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖22之后；圖24示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖23之后；圖25示出與本發(fā)明的第一實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖24之后；圖26示出說明本發(fā)明第一實(shí)施例的效果的示意圖；圖27示出與本發(fā)明的第二實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟；圖28示出與本發(fā)明的第二實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖27之后；圖29示出與本發(fā)明的第三實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟；圖30示出與本發(fā)明的第四實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟；
圖31示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟；圖32示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖31之后；圖33示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖32之后；圖34示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖33之后；圖35示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖34之后；圖36示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖35之后；圖37示出與本發(fā)明的第五實(shí)施例相關(guān)聯(lián)的非易失性存儲(chǔ)器件的制造步驟，并且該制造步驟在圖36之后；圖38示出描述非易失性存儲(chǔ)器件頂視圖結(jié)構(gòu)例子的示意圖；圖39示意性地示出傳統(tǒng)非易失性存儲(chǔ)器件的制造步驟；圖40示意性地示出傳統(tǒng)非易失性存儲(chǔ)器件的制造步驟，并且在圖39之后；圖41示意性地示出傳統(tǒng)非易失性存儲(chǔ)器件的制造步驟，并且在圖40之后；圖42示意性地示出傳統(tǒng)非易失性存儲(chǔ)器件的制造步驟，并且在圖41之后；圖43示出說明傳統(tǒng)非易失性存儲(chǔ)器件問題的示意圖；圖44示出裝有半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)卡的圖；圖45示出裝有半導(dǎo)體存儲(chǔ)器件和控制器的存儲(chǔ)卡的圖；圖46示出插入存儲(chǔ)卡的持卡器的圖；圖47示出連接裝置、電路板和連接線的圖；圖48示出PC、連接裝置和連接線的圖；圖49示出包括半導(dǎo)體存儲(chǔ)器件的IC芯片和配置有IC芯片的IC卡的圖；圖50示出IC卡和IC芯片的示意圖。
具體實(shí)施方式
下面將參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行說明。圖1到25示出本發(fā)明第一實(shí)施例的非易失性存儲(chǔ)器件的制造步驟。圖1a到25a均與圖38a的A-Aa橫截面圖相同。圖1b到25b均與圖38a的B-Ba橫截面圖相同。圖1c到25c均與圖38b的C-Ca橫截面圖相同。在圖38中使用的相同標(biāo)號(hào)分配給圖1到25的相同部分。
(第一實(shí)施例)首先，如圖1所示，在半導(dǎo)體襯底1上形成厚度例如為9nm的第一柵絕緣膜2。然后，通過使用低壓CVD(化學(xué)汽相淀積)方法在第一柵絕緣膜2上形成厚度例如為60nm的多晶硅層3。如圖2所示，通過使用低壓CVD方法在多晶硅層3上形成厚度例如為70nm的氮化硅層4。然后，在氮化硅層4上形成厚度例如為230nm的二氧化硅層5。
如圖3所示，在二氧化硅層5上形成光致抗蝕層15，并且通過使用光刻蝕技術(shù)在B-Ba和C-Ca的方向上加工成條紋圖案。如圖4所示，通過使用RIE(活性離子蝕刻)方法和使用帶圖案光致抗蝕層作為掩膜，去除二氧化硅層5和氮化硅層4的一部分。在去除帶圖案光致抗蝕層之后，通過使用RIE方法和使用二氧化硅層5作為掩膜，去除多晶硅層3、第一柵絕緣膜2和半導(dǎo)體襯底1的一部分，以在半導(dǎo)體襯底1上形成凹槽。
如圖5所示，通過使用HDP方法在凹槽中和二氧化硅層5上形成厚度例如為540nm的二氧化硅層6。如圖6所示，通過使用CMP方法去除二氧化硅層6的一部分，并且使其平整，從而露出氮化硅層4的上表面。而且，如圖7所示，通過使用緩沖氟代酸(buffered fluoric acid)處理，對(duì)二氧化硅層6的上表面進(jìn)行一定程度的蝕刻。然后，通過使用亞磷酸處理去除氮化硅層4，從而露出多晶硅層3的上表面。通過上述步驟形成用作元件隔離區(qū)域的具有二氧化硅層6的STI(Shallow TrenchIsolation，淺溝槽隔離)結(jié)構(gòu)。
如圖8所示，通過使用低壓CVD方法在二氧化硅層6和多晶硅層3上形成厚度例如為100nm的多晶硅層7。通過使用光刻蝕方法對(duì)在多晶硅層7上形成的光致抗蝕層(未示出)刻成圖案，從而導(dǎo)致形成具有預(yù)定條紋圖案(B-Ba方向)的光致抗蝕層。
如圖9所示，通過使用RIE方法和形成具有預(yù)定條紋圖案的光致抗蝕層作為掩膜，去除多晶硅層7的一部分，從而露出二氧化硅層6的上表面。
在去除帶圖案光致抗蝕層之后，如圖10所示，通過使用低壓CVD方法，在多晶硅層7的預(yù)定區(qū)域(元件區(qū)域)上形成由厚度總共為例如17nm(氧化膜、SiN膜和氧化膜的厚度分別為5nm、7nm和5nm)的ONO(氧化物-SiN-氧化物)膜組成的第二柵絕緣膜8。
如圖11所示，通過使用低壓CVD方法在第二柵絕緣膜8上形成厚度例如為100nm的多晶硅層9。然后，通過使用PVD方法在多晶硅層9上形成厚度例如為100nm的硅化鎢層10(WSi)。
然后，如圖12所示，通過使用低壓CVD方法在硅化鎢層10上形成二氧化硅層11，它用作形成柵電極(控制柵電極)的掩膜層。例如，二氧化硅層11的厚度為230nm。
如圖13所示，通過使用RIE方法和使用帶圖案光致抗蝕層151作為掩膜，去除二氧化硅層11的一部分。然后，通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除帶圖案光致抗蝕層151。
如圖14所示，通過使用RIE方法和使用經(jīng)過處理的二氧化硅層11作為掩膜，去除硅化鎢層10、多晶硅層9、第二柵絕緣膜8、多晶硅層7和多晶硅層3的一部分，從而形成柵結(jié)構(gòu)。
如圖15所示，通過例如以800攝氏度和氮環(huán)境加熱120秒，然后例如以1000攝氏度和氧保護(hù)氣氛加熱，在柵結(jié)構(gòu)的上表面和側(cè)表面上形成二氧化硅層12。然后，通過使用離子植入方法，將雜質(zhì)注入半導(dǎo)體襯底1，從而形成源和漏區(qū)域29。順序地，通過使用低壓CVD方法在二氧化硅層12以及源和漏區(qū)域29上形成厚度例如為40nm的氮化硅層13。如圖15所示，氮化硅層13的厚度大致相同。因此，注意圖15所示的氮化硅層13應(yīng)從LDD(Lightly Doped Drain，輕攙雜漏)結(jié)構(gòu)的側(cè)壁絕緣膜上去除。
如圖16所示，通過使用CVD方法在氮化硅層13上形成厚度例如為400nm的第一絕緣層14a(BPSG層)。然后，通過以850攝氏度和氮環(huán)境加熱30分鐘，使第一絕緣層14a(BPSG層)回流。
如圖17所示，在第一絕緣層14a(BPSG層)上形成厚度例如為300nm的第二絕緣層14b(BPSG層)。然后，通過以850攝氏度和氮環(huán)境加熱30分鐘，使第二絕緣層14b(BPSG層)回流。另外，在加熱處理期間，擴(kuò)散注入半導(dǎo)體襯底1的雜質(zhì)。以下，第一絕緣層14a和第二絕緣層14b將稱作絕緣層14。
如圖18所示，通過使用CMP方法使絕緣層14(第一絕緣層14a和第二絕緣層14b)的一部分平整，從而露出在柵電極結(jié)構(gòu)上形成的氮化硅層13的上表面。
如圖19所示，然后，在氮化硅層13和絕緣層14上形成厚度例如為100nm的二氧化硅層16。在其上形成光致抗蝕層(未示出)，并且通過使用光刻蝕技術(shù)刻成預(yù)定圖案。通過使用CVD方法和使用帶圖案抗蝕層作為掩膜，去除二氧化硅層16和絕緣層14的預(yù)定部分，從而形成接觸孔。在形成接觸孔之后，通過使用O2等離子體處理和硫酸與過氧化氫混合溶液處理，去除光致抗蝕層。
然后，通過使用RIE方法和使用二氧化硅層16作為掩膜，去除在接觸孔的底部表面上形成的氮化硅層13和柵絕緣膜2，從而露出半導(dǎo)體襯底1。然后，通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除接觸孔側(cè)表面上的形成產(chǎn)物。而且，通過使用CVD方法形成厚度例如為400nm的鎢(W)層17以覆蓋二氧化硅層16，并且在接觸孔中形成鎢層17。在接觸孔中形成的鎢層17用作分別連接到源或漏區(qū)域29的觸點(diǎn)。
如圖20所示，通過使用CMP方法使鎢層17和二氧化硅層16平整，從而露出氮化硅層13的上表面。如圖21所示，通過使用例如溫度為160攝氏度且時(shí)間為7分鐘的亞磷酸處理，去除露出的氮化硅層13。注意去除露出氮化硅層13的步驟可以通過其他濕蝕刻處理來實(shí)現(xiàn)。
如圖22所示，通過等離子體CVD方法形成厚度例如為450nm的二氧化硅層18的一部分。然后形成光致抗蝕層(未示出)，并且通過使用光刻蝕技術(shù)刻成預(yù)定圖案。如圖23所示，通過使用RIE方法和使用帶預(yù)定圖案光致抗蝕層作為掩膜，去除二氧化硅層18的一部分，從而形成到達(dá)鎢層17和/或硅化鎢層10的上表面的第二接觸孔。通過去除二氧化硅層18的一部分，形成其中一些到達(dá)鎢層17的第二接觸孔。另外，通過去除二氧化硅層18、12和11的一部分，形成其他到達(dá)硅化鎢層10的第二接觸孔。在形成第二接觸孔之后，通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除光致抗蝕層。
如圖24所示，通過使用CVD方法形成厚度例如為250nm的鎢層19，從而覆蓋二氧化硅層18并且填充第二接觸孔。如圖25所示，使鎢層19和二氧化硅層18平整直到二氧化硅層11的厚度變得適當(dāng)。然后，形成連接到鎢層19上表面的金屬線。然而，金屬線的制造步驟將不示出。
如上所述，在本實(shí)施例中，當(dāng)形成第二接觸孔時(shí)，預(yù)先去除在柵電極的上表面上形成的氮化硅層13。因此，即使以高蝕刻速率對(duì)氮化硅層執(zhí)行蝕刻步驟，也沒有一些氮化硅層51殘留在第二接觸孔中(參見圖26a)。另外，不發(fā)生鎢層19沒有連接到硅化鎢層10這一問題。
另外，即使第一接觸孔的位置脫離第二接觸孔的位置，也可以防止鎢層19連接到用作控制柵電極的硅化鎢層10(參見圖26b)。由于二氧化硅層11和用作控制柵的硅化鎢層10的側(cè)表面覆蓋有氮化硅層13，因此以高蝕刻速率的條件對(duì)氮化硅層執(zhí)行形成第二接觸孔的蝕刻步驟。
(第二實(shí)施例)將參照?qǐng)D27和28對(duì)本發(fā)明的第二實(shí)施例進(jìn)行說明。圖27和28示出非易失性半導(dǎo)體存儲(chǔ)器件的制造步驟。在圖27和28中，相同的標(biāo)號(hào)將分配給圖27和28中前面說明過的部分。第二實(shí)施例不同于第一實(shí)施例之處在于去除在外圍電路區(qū)域的柵電極上形成的氮化硅層13(參見圖28c)，但是不去除在存儲(chǔ)單元區(qū)域的柵電極上形成的氮化硅層13(參見圖28b)。
類似于第一實(shí)施例，執(zhí)行圖1到20的制造步驟。然后，如圖27所示，在氮化硅層13和鎢層17上形成光致抗蝕層20，并且通過使用光刻蝕技術(shù)加工成預(yù)定圖案。如圖28所示，通過使用RIE方法和使用帶圖案光致抗蝕層20作為掩膜，去除氮化硅層13的一部分。然后，通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除帶圖案光致抗蝕層20。圖22到25所示的相同制造步驟可以應(yīng)用于下面步驟，但是將略去不述。
在本實(shí)施例中，當(dāng)形成第二接觸孔時(shí)，預(yù)先去除在柵電極的上表面上形成的氮化硅層13。因此，即使以高蝕刻速率對(duì)氮化硅層執(zhí)行蝕刻步驟，也沒有氮化硅層51殘留在第二接觸孔中(參見圖26a)。另外，不發(fā)生鎢層19沒有連接到硅化鎢層10這一問題。
另外，即使第一接觸孔的位置脫離第二接觸孔的位置，也可以防止鎢層19連接到用作控制柵電極的硅化鎢層10(參見圖26b)。由于二氧化硅層11和用作控制柵的硅化鎢層10的側(cè)表面覆蓋有氮化硅層13，因此以高蝕刻速率的條件對(duì)氮化硅層執(zhí)行形成第二接觸孔的蝕刻步驟。
(第三實(shí)施例)將參照?qǐng)D29對(duì)本發(fā)明的第三實(shí)施例進(jìn)行說明。圖29示出非易失性半導(dǎo)體存儲(chǔ)器件的制造步驟。在圖29中，相同的標(biāo)號(hào)將分配給圖29中前面說明過的部分。在第一實(shí)施例中，通過使用濕蝕刻方法去除在存儲(chǔ)單元區(qū)域和外圍電路區(qū)域上形成的二氧化硅層12。然而，在第三實(shí)施例中，通過使用RIE方法去除在存儲(chǔ)單元區(qū)域和外圍電路區(qū)域上形成的二氧化硅層12。
執(zhí)行圖1到20的制造步驟。然后，如圖29所示，通過使用RIE方法和使用絕緣層12作為掩膜，去除在二氧化硅層11上形成的氮化硅層13。圖22到25所示的相同制造步驟可以應(yīng)用于下面步驟，但是將略去不述。
在本實(shí)施例中，當(dāng)形成第二接觸孔時(shí)，預(yù)先去除在柵電極的上表面上形成的氮化硅層13。因此，即使以高蝕刻速率對(duì)氮化硅層執(zhí)行蝕刻步驟，也沒有氮化硅層51殘留在第二接觸孔中(參見圖26a)。另外，不發(fā)生鎢層19沒有連接到硅化鎢層10這一問題。
另外，即使第一接觸孔的位置脫離第二接觸孔的位置，也可以防止鎢層19連接到用作控制柵電極的硅化鎢層10(參見圖26b)。由于二氧化硅層11和用作控制柵的硅化鎢層10的側(cè)表面覆蓋有氮化硅層13，因此以高蝕刻速率的條件對(duì)氮化硅層執(zhí)行形成第二接觸孔的蝕刻步驟。
(第四實(shí)施例)將參照?qǐng)D30對(duì)本發(fā)明的第四實(shí)施例進(jìn)行說明。圖30示出非易失性半導(dǎo)體存儲(chǔ)器件的制造步驟。在圖30中，相同的標(biāo)號(hào)將分配給圖30中前面說明過的部分。在第一實(shí)施例中，通過使用濕蝕刻方法去除在存儲(chǔ)單元區(qū)域和外圍電路區(qū)域上形成的二氧化硅層12。然而，在第四實(shí)施例中，通過使用CMP方法去除在存儲(chǔ)單元區(qū)域和外圍電路區(qū)域上形成的二氧化硅層12。
執(zhí)行圖1到19的制造步驟。然后，如圖30所示，通過使用CMP方法去除鎢層17、二氧化硅層16、氮化硅層13、絕緣層14和二氧化硅層12的一部分，從而露出二氧化硅層11的上表面。圖22到25所示的相同制造步驟可以應(yīng)用于下面步驟，但是將略去不述。
在本實(shí)施例中，當(dāng)形成第二接觸孔時(shí)，預(yù)先去除在柵電極的上表面上形成的氮化硅層13。因此，即使以高蝕刻速率對(duì)氮化硅層執(zhí)行蝕刻步驟，也沒有氮化硅層51殘留在第二接觸孔中(參見圖26a)。另外，不發(fā)生鎢層19沒有連接到硅化鎢層10這一問題。
另外，即使第一接觸孔的位置脫離第二接觸孔的位置，也可以防止鎢層19連接到用作控制柵電極的硅化鎢層10(參見圖26b)。由于二氧化硅層11和用作控制柵的硅化鎢層10的側(cè)表面覆蓋有氮化硅層13，因此以高蝕刻速率的條件對(duì)氮化硅層執(zhí)行形成第二接觸孔的蝕刻步驟。
(第五實(shí)施例)將參照?qǐng)D31到37對(duì)本發(fā)明的第五實(shí)施例進(jìn)行說明。圖31到37示出非易失性半導(dǎo)體存儲(chǔ)器件的制造步驟。在圖31到37中，相同的標(biāo)號(hào)將分配給圖31到37中前面說明過的部分。第五實(shí)施例與第一實(shí)施例的不同之處在于去除氮化硅層13的制造步驟次序不同。
執(zhí)行圖1到17的制造步驟。然后，如圖31所示，通過使用CMP方法去除絕緣層14、氮化硅層13和二氧化硅層12的一部分，從而露出二氧化硅層11的上表面。也可以應(yīng)用不同于CMP方法的其他方法。第一，通過使用CMP方法去除絕緣層14，從而露出氮化硅層13的上表面。然后，通過使用濕蝕刻(例如，亞磷酸、160攝氏度和7分鐘)去除露出的氮化硅層13。第二，通過使用CMP方法去除絕緣層14，從而露出氮化硅層13的上表面。然后，在其上形成具有預(yù)定圖案的光致抗蝕層。通過使用RIE方法和使用具有預(yù)定圖案的光致抗蝕層作為掩膜，去除露出的氮化硅層13。然后通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除具有預(yù)定圖案的光致抗蝕層。第三，通過使用CMP方法去除絕緣層14，從而露出氮化硅層13的上表面。然后，通過使用RIE方法和使用絕緣層14作為掩膜，去除露出的氮化硅層13。
如圖32所示，在二氧化硅層11上形成厚度例如為100nm的二氧化硅層16。然后，在二氧化硅層16上形成具有預(yù)定圖案的光致抗蝕層(未示出)。通過使用RIE方法和使用具有預(yù)定圖案的光致抗蝕層作為掩膜，去除二氧化硅層16和絕緣層14，從而形成接觸孔。然后，通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除具有預(yù)定圖案的光致抗蝕層。
通過使用RIE方法和使用帶圖案二氧化硅層16作為掩膜，去除在接觸孔的底部形成的氮化硅層13和柵絕緣膜2的一部分，從而露出半導(dǎo)體襯底1的表面。通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除接觸孔側(cè)壁上的殘余物。通過使用CVD方法形成厚度例如為400nm的鎢層17，從而覆蓋二氧化硅層16和填充接觸孔。如圖32所示，在接觸孔中形成的鎢層17用作連接到MOS晶體管的源和漏電極(源和漏區(qū)域29)的觸點(diǎn)。
如圖33所示，通過使用CMP方法去除鎢層17的一部分，并且使其平整，從而露出二氧化硅層16的表面。如圖34所示，通過使用等離子體CVD方法在整個(gè)表面上形成厚度例如為450nm的二氧化硅層18。如圖35所示，通過使用光刻蝕技術(shù)，形成光致抗蝕層(未示出)，并且將其加工成預(yù)定圖案。通過使用RIE方法，形成到達(dá)存儲(chǔ)單元區(qū)域內(nèi)的鎢層17(參見圖35b)和外圍區(qū)域內(nèi)的硅化鎢層10(參見圖35c)的第二接觸孔。通過去除二氧化硅層18的一部分，形成到達(dá)鎢層17(參見圖35b)的第二接觸孔。通過去除二氧化硅層18、16和11的一部分，形成到達(dá)硅化鎢層10(參見圖35c)的第二接觸孔。在形成第二接觸孔之后，還通過使用O2等離子體處理以及硫酸與過氧化氫混合溶液處理，去除抗蝕層。
如圖36所示，通過使用CVD方法形成厚度例如為250nm的鎢層19，從而覆蓋二氧化硅層18和填充第二接觸孔。如圖37所示，還通過使用CMP方法去除鎢層19和二氧化硅層18和使其平整，從而使二氧化硅層18與其上表面之間的厚度變得適當(dāng)，例如395nm。雖然沒有示出下面制造步驟，但是可以形成連接到鎢層19的線圖案。
如前所述，在本實(shí)施例中，當(dāng)形成第二接觸孔時(shí)，預(yù)先去除在柵電極的上表面上形成的氮化硅層13。因此，即使以高蝕刻速率對(duì)氮化硅層執(zhí)行蝕刻步驟，也沒有氮化硅層51殘留在第二接觸孔中(參見圖26a)。另外，不發(fā)生鎢層19沒有連接到硅化鎢層10這一問題。
另外，即使第一接觸孔的位置脫離第二接觸孔的位置，也可以防止鎢層19連接到用作控制柵電極的硅化鎢層10(參見圖26b)。由于二氧化硅層11和用作控制柵的硅化鎢層10的側(cè)表面覆蓋有氮化硅層13，因此以高蝕刻速率的條件對(duì)氮化硅層執(zhí)行形成第二接觸孔的蝕刻步驟。
需要注意，在外圍區(qū)域(參見圖37c)內(nèi)，硅化鎢層10和鎢層19分別用作柵電極和導(dǎo)電觸點(diǎn)。另外，二氧化硅層11用作第一二氧化硅層區(qū)域。二氧化硅層16和18用作第二二氧化硅層區(qū)域。在圖37b中，硅化鎢層10用作控制柵。二氧化硅層11也用作第三二氧化硅層區(qū)域。鎢層17和19用作第二觸點(diǎn)。
在前述實(shí)施例中，在形成第一柵絕緣膜之后形成STI(淺溝槽隔離)。然而，它可以不限于這些制造步驟，也就是，第一柵絕緣膜可以在形成STI(淺溝槽隔離)之后形成。另外，在各實(shí)施例中，描述了包括浮動(dòng)?xùn)诺姆且资园雽?dǎo)體存儲(chǔ)器件。然而，其他類型的非易失性半導(dǎo)體存儲(chǔ)器件也可以應(yīng)用于本發(fā)明的各實(shí)施例。
下面將說明具有上述半導(dǎo)體存儲(chǔ)器件的應(yīng)用。圖44示出具有上述半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)卡。如圖44所示，半導(dǎo)體存儲(chǔ)器件從外部設(shè)備(未示出)接收預(yù)定信號(hào)和數(shù)據(jù)/輸出預(yù)定信號(hào)和數(shù)據(jù)到外部設(shè)備(未示出)。
信號(hào)線(DAT)、命令線啟用信號(hào)線(CLE)、地址線啟用信號(hào)線(ALE)和就緒/忙信號(hào)線(R/B)連接到具有上述半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)卡。信號(hào)線(DAT)傳輸數(shù)據(jù)、地址或命令信號(hào)。命令線啟用信號(hào)線(CLE)傳輸表示命令信號(hào)在信號(hào)線(DAT)上傳輸?shù)男盘?hào)。地址線啟用信號(hào)線(ALE)傳輸表示地址信號(hào)在信號(hào)線(DAT)上傳輸?shù)男盘?hào)。就緒/忙信號(hào)線(R/B)傳輸表示存儲(chǔ)器件是否就緒的信號(hào)。
圖45示出存儲(chǔ)卡的另一個(gè)例子。圖45所示的存儲(chǔ)卡與圖44所示的存儲(chǔ)卡的不同之處在于存儲(chǔ)卡包括控制半導(dǎo)體存儲(chǔ)器件和從外部設(shè)備(未示出)接收預(yù)定信號(hào)/傳輸預(yù)定信號(hào)到外部設(shè)備(未示出)的控制器。
控制器包括接口單元(I/F)、微處理器單元(MPU)、緩沖RAM和糾錯(cuò)碼單元(ECC)。接口單元(I/F)從外部設(shè)備(未示出)接收預(yù)定信號(hào)/輸出預(yù)定信號(hào)到外部設(shè)備(未示出)。微處理器單元將邏輯地址轉(zhuǎn)換為物理地址。緩沖RAM臨時(shí)存儲(chǔ)數(shù)據(jù)。糾錯(cuò)碼單元生成糾錯(cuò)碼。并且命令信號(hào)線(CMD)、時(shí)鐘信號(hào)線(CLK)和信號(hào)線(DAT)連接到存儲(chǔ)卡。
雖然如上所述對(duì)存儲(chǔ)卡進(jìn)行了說明，但是可以適當(dāng)?shù)匦薷目刂菩盘?hào)線的數(shù)目、信號(hào)線(DAT)的比特寬度和控制器的電路結(jié)構(gòu)。
圖46示出另一個(gè)應(yīng)用。圖46示出插入存儲(chǔ)卡的存儲(chǔ)卡持卡器。持卡器連接到電子設(shè)備(未示出)。持卡器可以具有控制器的部分功能。
圖47示出另一個(gè)應(yīng)用。如圖47所示，其中插入存儲(chǔ)卡的持卡器或存儲(chǔ)卡被插入一連接裝置。持卡器連接裝置通過連接線和接口電路連接到電路板。電路板包括CPU(Central Processing Unit，中央處理單元)和總線。
圖48示出另一個(gè)應(yīng)用。如圖48所示，存儲(chǔ)卡或插入存儲(chǔ)卡的持卡器插入到連接裝置。連接裝置通過連接線連接到PC(Personal Computer，個(gè)人計(jì)算機(jī))。
圖49和50示出另一個(gè)應(yīng)用。如圖49所示，包括上述半導(dǎo)體存儲(chǔ)器件的IC芯片位于由塑料等制成的IC卡上。圖50示出圖49所示的IC卡和IC芯片的詳細(xì)方框圖。IC芯片具有配置為連接到外部設(shè)備(未示出)的連接端以及包括上述半導(dǎo)體存儲(chǔ)器件、ROM、RAM和CPU的存儲(chǔ)器芯片。CPU包含計(jì)算部分和配置為連接到半導(dǎo)體存儲(chǔ)器件的控制部分。
另外的優(yōu)點(diǎn)和修改對(duì)于本領(lǐng)域的技術(shù)人員而言將是顯然的。因此，本發(fā)明在其更廣方面不限于在此所述的特定細(xì)節(jié)和代表性實(shí)施例。因此，在不脫離由所附權(quán)利要求
及其等價(jià)物限定的一般發(fā)明概念的精神和范圍的情況下，可以進(jìn)行各種修改。
權(quán)利要求
1.一種制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，包括在存儲(chǔ)區(qū)域形成存儲(chǔ)單元，并且在外圍區(qū)域形成外圍晶體管，存儲(chǔ)單元具有第一柵電極和第一擴(kuò)散層，外圍晶體管具有第二柵電極和第二擴(kuò)散層；在存儲(chǔ)單元的第一柵電極的第一上表面和第一側(cè)表面的上方以及外圍晶體管的第二柵電極的第二上表面和第二側(cè)表面的上方形成氮化硅層；在所述氮化硅層的上方形成第一絕緣膜，以便分別保護(hù)所述第一和第二上表面；穿過第一柵電極間的所述第一絕緣膜，在第一柵電極間形成第一接觸孔以使其與擴(kuò)散層電連接；通過CMP法平整第一絕緣膜以暴露所述第一和第二上表面；去除被暴露的第二上表面的氮化硅層；在所述第一和第二上表面、所述第一絕緣膜以及所述第一接觸孔的上方形成第二絕緣膜；以及穿過所述第二絕緣膜，在所述第一接觸孔以及所述第二柵電極的上方形成第二接觸孔，以使其與所述第一接觸孔以及所述第二柵電極分別電連接。
2.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中，采用濕蝕刻方法，執(zhí)行至少去除在外圍晶體管的第二柵電極的第二上表面的上方形成的氮化硅層這一步驟。
3.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中，通過將氮化硅層暴露于亞磷酸，執(zhí)行至少去除在外圍晶體管的第二柵電極的第二上表面的上方形成的氮化硅層這一步驟。
4.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中，采用化學(xué)機(jī)械拋光方法，執(zhí)行至少去除在外圍晶體管的第二柵電極的第二上表面的上方形成的氮化硅層這一步驟。
5.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中，采用活性離子蝕刻方法，執(zhí)行至少去除在外圍晶體管的第二柵電極的第二上表面的上方形成的氮化硅層這一步驟。
6.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，還包括穿過所述第一絕緣膜，鄰近所述第二柵電極形成第三接觸孔以使其與所述第二擴(kuò)散層電連接。
7.如權(quán)利要求
6所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中所述第三接觸孔的形成步驟與形成所述第一接觸孔的步驟同時(shí)進(jìn)行。
8.如權(quán)利要求
1所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，還包括去除所述第一柵電極的所述第一上表面的所述氮化硅層。
9.如權(quán)利要求
8所述的制造具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件的方法，其中去除所述第一上表面的所述氮化硅層的步驟與去除所述第二上表面的所述氮化硅層的步驟同時(shí)進(jìn)行。
專利摘要
一種具有存儲(chǔ)區(qū)域和外圍區(qū)域的半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元，配置為存儲(chǔ)數(shù)據(jù)，存儲(chǔ)單元在半導(dǎo)體襯底的存儲(chǔ)區(qū)域內(nèi)形成，并且具有第一柵電極、第一和第二擴(kuò)散層，第一柵電極具有第一上表面和第一側(cè)表面；外圍晶體管，在半導(dǎo)體襯底的外圍區(qū)域內(nèi)形成，具有第二柵電極、第三和第四擴(kuò)散層，第二柵電極具有第二上表面和第二側(cè)表面；第一接觸層，連接到外圍晶體管中第二柵電極的第二上表面；以及氮化硅層，在存儲(chǔ)單元中第一柵電極的第一側(cè)表面和外圍晶體管中第二柵電極的第二側(cè)表面的上方形成，氮化硅層不與第一接觸層接觸，在第一和第二柵電極的第一和第二側(cè)表面上方形成的氮化硅層的厚度大致相同。
文檔編號(hào)H01L27/105GKCN1310330SQ03145375
公開日2007年4月11日 申請(qǐng)日期2003年7月8日
發(fā)明者姬野嘉朗, 角田弘昭 申請(qǐng)人:株式會(huì)社東芝導(dǎo)出引文BiBTeX, EndNote, RefMan專利引用 (6),