相關(guān)申請

本申請享有以美國臨時專利申請62/304,601號(申請日：2016年3月7日)及美國專利申請15/265,067號(申請日：2016年9月14日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

本發(fā)明的實施方式涉及一種存儲裝置。

背景技術(shù)：

近幾年來，提出一種利用具有2個電阻狀態(tài)的材料的存儲裝置。在此種存儲裝置中作為使存儲單元集成的構(gòu)造，提出一種在字線與位線的交點配置存儲單元的三維交叉點構(gòu)造。三維交叉點構(gòu)造的存儲裝置有利于高集成化，但在動作的穩(wěn)定性上成為問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施方式提供一種動作穩(wěn)定的存儲裝置。

實施方式的存儲裝置具備：第1配線、第2配線、第1電阻變化構(gòu)件、第3配線、第2電阻變化構(gòu)件、第4配線、第5配線及第3電阻變化構(gòu)件。所述第1配線、所述第3配線及所述第4配線在第1方向上延伸。所述第2配線及所述第5配線在相對于所述第1方向交叉的第2方向上延伸。所述第1電阻變化構(gòu)件連接于所述第1配線與所述第2配線之間。所述第2電阻變化構(gòu)件連接于所述第2配線與所述第3配線之間。所述第3電阻變化構(gòu)件連接于所述第4配線與所述第5配線之間。所述第4配線與所述第3配線絕緣。

附圖說明

圖1是表示第1實施方式的存儲裝置的立體圖。

圖2是表示第1實施方式的存儲裝置的示意性剖視圖。

圖3是表示第1實施方式的存儲裝置的存儲單元的局部放大剖視圖。

圖4是表示第1實施方式的存儲裝置的配線引出部的剖視圖。

圖5a及圖5b是表示第1實施方式的存儲裝置的電路圖。

圖6是表示第1實施方式的存儲裝置的設(shè)置動作的電路圖。

圖7是表示第1實施方式的存儲裝置的復(fù)位動作的電路圖。

圖8是表示比較例的存儲裝置的立體圖。

圖9a及圖9b是表示比較例的存儲裝置的電路圖。

圖10a及圖10b是表示第2實施方式的存儲裝置的設(shè)置動作的電路圖。

圖11是表示第2實施方式的存儲裝置的復(fù)位動作的電路圖。

圖12是表示第2實施方式的存儲裝置的動作的時序流程圖。

圖13a、圖13b是表示第3實施方式的存儲裝置的制造方法的剖視圖。

圖14a、圖14b是表示第3實施方式的存儲裝置的制造方法的剖視圖。

圖15a、圖15b是表示第3實施方式的存儲裝置的制造方法的剖視圖。

圖16a、圖16b是表示第3實施方式的存儲裝置的制造方法的剖視圖。

圖17a、圖17b是表示第3實施方式的存儲裝置的制造方法的剖視圖。

具體實施方式

詳細說明

(第1實施方式)

首先，對第1實施方式進行說明。

圖1是表示本實施方式的存儲裝置的立體圖。

圖2是表示本實施方式的存儲裝置的示意性剖視圖。

本實施方式的存儲裝置是reram(resistancerandomaccessmemory：電阻隨機存取存儲器)，是例如cbram(conductivebridgingrandomaccessmemory：導(dǎo)電橋接隨機存取存儲器)。

如圖1及圖2所示，在本實施方式的存儲裝置1中，設(shè)置著硅襯底11，在硅襯底11的上層部分及上表面上，形成著存儲裝置1的驅(qū)動電路13。在硅襯底11上，以填埋驅(qū)動電路13的方式，設(shè)置包含例如硅氧化物的層間絕緣膜12，在層間絕緣膜12上設(shè)置存儲單元部14。

以下，在本說明書中，為了說明的方便起見，采用xyz正交坐標系。將連結(jié)硅襯底11與層間絕緣膜12的方向設(shè)為“z方向”，將相對于z方向正交，且相互正交的2個方向設(shè)為“x方向”及“y方向”。另外，在本說明書中，還將z方向上的從硅襯底11朝向?qū)娱g絕緣膜12的方向稱為“上”，將其相反方向稱為“下”，但該區(qū)分是為了方便起見，與重力方向無關(guān)。

存儲單元部14是在層間絕緣膜內(nèi)積層著多條位線bl及多條字線wl的積層體。以下，對存儲單元部14的構(gòu)成進行詳細說明。

在存儲單元部14中，沿著z方向，多段地積層著存儲單元構(gòu)造體mat。在存儲單元構(gòu)造體mat間介隔著層間絕緣膜。在本說明書中，為了說明的方便起見，存在對多個構(gòu)成要素，按照從下側(cè)，即從硅襯底11側(cè)數(shù)為的排列順序，來對符號標注細分編號的情況。例如，多個存儲單元構(gòu)造體mat存在從下朝上表述為存儲單元構(gòu)造體mat-1、mat-2……、mat-n。

在各存儲單元構(gòu)造體mat中，設(shè)置著1層位線配線層、及在z方向上夾住該位線配線層的2層字線配線層。層間絕緣膜12與最下段的存儲單元構(gòu)造體mat-1之間的構(gòu)造與此不同，設(shè)置著1層位線配線層bll-1及1層字線配線層wll-1。因此，在存儲單元部14中，從下朝上依次設(shè)置著位線配線層bll-1、字線配線層wll-1、字線配線層wll-2、位線配線層bll-2、字線配線層wll-3、字線配線層wll-4、位線配線層bll-3、字線配線層wll-5、字線配線層wll-6、位線配線層bll-4、字線配線層wll-7、……、字線配線層wll-2n、位線配線層bll-(n+1)、字線配線層wll-(2n+1)……。n是1以上的整數(shù)。

字線配線層wll-2、位線配線層bll-2及字線配線層wll-3形成存儲單元構(gòu)造體mat-1，且字線配線層wll-4、位線配線層bll-3及字線配線層wll-5形成存儲單元構(gòu)造體mat-2。如果一般地表現(xiàn)，則字線配線層wll-2n、位線配線層bll-(n+1)及字線配線層wll-(2n+1)形成1個存儲單元構(gòu)造體mat-n。

在各位線配線層bll中，設(shè)置著多條位線bl。各位線bl在x方向上延伸。在各位線配線層bll中，多條位線bl沿著y方向相互隔開地排列。

在各字線配線層wll中，設(shè)置有多條字線wl。各字線wl在y方向上延伸。在各字線配線層wll中，多條字線wl沿著x方向相互隔開間隔地排列。

存儲單元構(gòu)造體mat彼此在空間上相互隔開地配置。某存儲單元構(gòu)造體mat-k最上層的字線wl、與同1段上的存儲單元構(gòu)造體mat-(k+1)最下層的字線wl相互絕緣。但是，如后述般，字線wl在存儲單元部14的端部，按照特定的規(guī)則捆扎。

在各存儲單元構(gòu)造體mat內(nèi)，在各位線bl與各字線wl之間，連接著電阻變化構(gòu)件rc。例如，在存儲單元構(gòu)造體mat-1中，在字線配線層wll-2與位線配線層bll-2之間，配置著包含沿著x方向及y方向矩陣狀排列的多個電阻變化構(gòu)件rc的電阻變化構(gòu)件層rcl2。在位線配線層bll-2與字線配線層wll-3之間，配置著包含多個電阻變化構(gòu)件rc的電阻變化構(gòu)件層rcl-3。

一般來說，當n為1以上時，在存儲單元構(gòu)造體mat-n中，在字線配線層wll-2n與位線配線層bll-(n+1)之間，配置著電阻變化構(gòu)件層rcl-2n。在位線配線層bll-(n+1)與字線配線層wll-(2n+1)之間，配置著電阻變化構(gòu)件層rcl-(2n+1)。在位線配線層bll-1與字線配線層wll-1之間，配置著電阻變化構(gòu)件層rcl-1。

各電阻變化構(gòu)件rc的形狀大致是在上下方向上延伸的四角柱。連接于1條位線bl與1條字線wl間的1個電阻變化構(gòu)件rc構(gòu)成1個存儲單元。因此，由位線配線層bll-1、電阻變化構(gòu)件層rcl-1及字線配線層wll-1構(gòu)成將存儲單元排列成平面矩陣狀的存儲單元層ml-1。一般來說，在存儲單元構(gòu)造體mat-n中，由字線配線層wll-2n、電阻變化構(gòu)件層rcl-2n及位線配線層bll-(n+1)構(gòu)成存儲單元層ml-2n，由位線配線層bll-(n+1)、電阻變化構(gòu)件層rcl-(2n+1)、及字線配線層wll-(2n+1)構(gòu)成存儲單元層ml-(2n+1)。存儲單元層ml-2n與存儲單元層ml-(2n+1)共用位線配線層bll-(n+1)。

接下來，說明電阻變化構(gòu)件rc的構(gòu)成。

圖3是表示本實施方式的存儲裝置的存儲單元部的局部放大剖視圖。

如圖3所示，在電阻變化構(gòu)件rc中，從字線wl側(cè)朝向位線bl側(cè)，依次積層著勢壘金屬層21、高電阻層22、離子移動層23、金屬層24、及勢壘金屬層25。因此，在下端與字線wl連接、上端與位線bl連接的電阻變化構(gòu)件rc和下端與位線bl連接、上端與字線wl連接的電阻變化構(gòu)件rc之間，z方向上的排列順序相反。

金屬層24是包含通過離子化而能夠在離子移動層23內(nèi)移動的金屬的層，包含從包含例如金(au)、銀(ag)、銅(cu)、鉑(pt)、鈀(pd)、鈦(ti)、鐵(fe)、鉻(cr)、鈷(co)、鎳(ni)、鋁(al)、銦(in)、碲(te)、鈉(na)、及鈣(ca)的群中選擇的1種以上的金屬。

離子移動層23是能夠供包含在金屬層24的金屬離子移動的層，包含從包含例如硅(si)、氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、硫化硅(sis)、氯化硅(sicl)、氧化鉿(hfo)、氮化鉿(hfn)、硅酸鉿化合物(hfsi)、氧化鋯(zro)、氮化鋯(zrn)、硅酸鋯化合物(zrsi)、氧化鋁(alo)、氮化鋁(aln)、硅酸鋁化合物(alsi)、氧化鈦(tio)、氮化鈦(tin)、及硅酸鈦化合物(tisi)的群中選擇的1種以上的材料。未形成長絲的狀態(tài)的離子移動層23的電阻率高于金屬層24的電阻率。

高電阻層22是用以限制在電阻變化構(gòu)件rc中流通的電流的層，且相對于離子移動層23及金屬層24串聯(lián)地連接。高電阻層22的電阻率高于字線wl的電阻率及位線bl的電阻率。高電阻層22由氮化鈦硅(tisin)或氮化鉭硅(tasin)形成。

勢壘金屬層21抑制形成字線wl的材料在電阻變化構(gòu)件rc內(nèi)擴散。勢壘金屬層25抑制形成位線bl的材料在電阻變化構(gòu)件rc內(nèi)擴散。勢壘金屬層21及25由例如鈦或氮化鈦形成。

字線wl及位線bl分別由包含例如鎢(w)的主體部26、與形成于主體部26的上下表面上且包含例如氮化鎢(wn)、氮化鈦或鈦的勢壘金屬層27形成。

在存儲單元部14中，在字線wl、位線bl及電阻變化構(gòu)件的相互間，設(shè)置著包含例如氧化硅的層間絕緣膜29。

接下來，對配線引出部進行說明。

配線引出部配置于存儲單元部14的x方向兩側(cè)及y方向兩側(cè)。以下，對配置于存儲單元部14的y方向兩側(cè)的字線wl的引出部進行說明。

圖4是表示本實施方式的存儲裝置的配線引出部的剖視圖。

如圖4所示，字線引出部15a及15b是從存儲單元部14的y方向兩側(cè)的端部14a及14b拉出字線wl的部分。端部14a及14b的形狀是階梯狀。在端部14a及14b中，每2層字線配線層wll形成1段的階層。但是，上下方向的階層位置在端部14a與端部14b中，錯開每1層字線配線層wll。

即，在端部14a中，由字線配線層wll-1及wll-2形成1個階層，由字線配線層wll-3及wll-4形成1個階層。另一方面，在端部14b中，由字線配線層wll-2及wll-3形成1個階層，由字線配線層wll-4及wll-5形成1個階層。

如果更一般地表現(xiàn)，則在端部14a中，由字線配線層wll-n及wll-(n+1)形成1個階層，在端部14b中，由字線配線層wll-(n+1)及wll-(n+2)形成1個階層。

在各階層中，由絕緣性的側(cè)壁31覆蓋字線wl的端面。側(cè)壁31由例如氧化硅形成。另外，以覆蓋端部14a及側(cè)壁31、端部14b及側(cè)壁31的方式，設(shè)置包含例如氮化硅的襯膜32。在襯膜32上，以覆蓋端部14a及14b的方式，設(shè)置層間絕緣膜33。層間絕緣膜33由例如氧化硅形成。

在層間絕緣膜33內(nèi)，在端部14a的正上方區(qū)域，設(shè)置觸點34a及上層配線35a。觸點34a的下端部貫通襯膜32，且與構(gòu)成端部14a的各階層的字線wl連接。即，觸點34a與屬于從硅襯底11側(cè)數(shù)為第偶數(shù)層字線配線層的字線wl連接。而且，觸點34a的上端與共同的上層配線35a連接。其結(jié)果，沿著z方向排列成一列的第偶數(shù)條字線wl共同連接于1條上層配線35a。

在層間絕緣膜33內(nèi)，在端部14b的正上方區(qū)域，設(shè)置觸點34b及上層配線35b。觸點34b的下端部貫通襯膜32，且與構(gòu)成端部14a的各階層的字線wl連接。即，觸點34b與屬于從硅襯底11側(cè)數(shù)為第奇數(shù)層字線配線層的字線wl連接。而且，觸點34b的上端與共同的上層配線35b連接。其結(jié)果，沿著z方向排列成一列的第奇數(shù)條字線wl共同連接于1條上層配線35b。

圖5a及圖5b是表示本實施方式的存儲裝置的電路圖。

如圖5a所示，在存儲單元部14中，在1條位線bl、與配置于其上下的2條字線wl之間，分別連接著電阻變化構(gòu)件rc，該電阻變化構(gòu)件rc具有在從位線bl朝向字線wl的方向流通電流且在其相反方向不流通電流的整流性。而且，屬于從下數(shù)為第奇數(shù)層字線配線層的字線wl(以下，也稱為“字線wla”)彼此相互連接，屬于第偶數(shù)層字線配線層的字線wl(以下，也稱為“字線wlb”)彼此也相互連接。

另外，如圖5b所示，各存儲單元構(gòu)造體mat包含在z方向上鄰接的2層字線配線層wll與配置于其間的1層位線配線層bll。各存儲單元構(gòu)造體mat包含2層存儲單元層ml，各存儲單元層ml由各1層字線配線層wll、電阻變化構(gòu)件層rcl、位線配線層bll構(gòu)成。因此，這些2層存儲單元層ml共用1層位線配線層bll。

接下來，對各電阻變化構(gòu)件rc的動作進行說明。

如圖1所示，在存儲裝置1中，驅(qū)動電路13經(jīng)由字線wl及位線bl向電阻變化構(gòu)件rc施加電壓，由此選擇電阻變化構(gòu)件rc的電阻狀態(tài)、或識別電阻變化構(gòu)件rc的電阻狀態(tài)。

首先，對寫入動作進行說明。

對使電阻變化構(gòu)件rc從高電阻狀態(tài)移行到低電阻狀態(tài)的設(shè)置動作進行說明。如果驅(qū)動電路13向處于高電阻狀態(tài)的電阻變化構(gòu)件rc，施加如位線bl為正極、字線wl為負極的設(shè)置電壓，則如圖3所示，包含在金屬層24的金屬原子為正離子，且朝向為負極的字線wl移動。然后，在離子移動層23內(nèi)，與從字線wl供給的電子耦合而析出，在離子移動層23內(nèi)形成長絲。該長絲成為電流路徑，電阻變化構(gòu)件rc成為低電阻狀態(tài)。

對使電阻變化構(gòu)件rc從低電阻狀態(tài)移行到高電阻狀態(tài)的復(fù)位動作進行說明。如果驅(qū)動電路13(參照圖1)向處于低電阻狀態(tài)的電阻變化構(gòu)件rc，施加如位線bl為負極、字線wl為正極的復(fù)位電壓，則形成長絲的金屬原子為正離子，且朝向為負極的位線bl移動。然后，在金屬層24內(nèi)，與從位線bl供給的電子耦合而析出。由此，形成于離子移動層23內(nèi)的長絲之至少一部分消失，電流路徑中斷，由此電阻變化構(gòu)件rc成為高電阻狀態(tài)。通過將電阻變化構(gòu)件rc設(shè)為低電阻狀態(tài)或高電阻狀態(tài)，能夠向存儲單元寫入值。

接下來，對讀出動作進行說明。

通過驅(qū)動電路13(參照圖1)向電阻變化構(gòu)件rc，施加位線bl為正極、字線wl為負極的正極性且低于設(shè)置電壓的讀出電壓，檢測在電阻變化構(gòu)件rc流通的電流，檢測電阻變化構(gòu)件rc的電阻狀態(tài)。由此，能夠讀出寫入到存儲單元的值。

如果驅(qū)動電路13(參照圖1)向處于低電阻狀態(tài)的電阻變化構(gòu)件rc施加相反極性的讀出電壓，則長絲的尖端中斷而電流難以流通。如果在該狀態(tài)下向電阻變化構(gòu)件rc施加正極性的讀出電壓，則將長絲的尖端修復(fù)而流通電流。因此，電阻變化構(gòu)件rc也還作為從位線bl朝向字線wl流通電流，但在其相反方向不流通電流的整流元件揮功能。

接下來，對本實施方式的存儲裝置的驅(qū)動方法進行說明。

首先，對設(shè)置動作進行說明。

圖6是表示本實施方式的存儲裝置的設(shè)置動作的電路圖。

如圖6所示，選擇1個存儲單元mc并對其進行設(shè)置。此時，向與選擇的存儲單元mc(以下，稱為“選擇單元mcs”)連接的位線bl(以下，稱為“選擇位線bls”)施加設(shè)置電位vset，向與選擇單元mcs連接的字線wl(以下，稱為“選擇字線wls”)施加基準電位vs。基準電位vs可為接地電位。在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中，向?qū)?yīng)于選擇字線wls的字線wl，經(jīng)由觸點34a或34b、及上層配線35a及35b，施加基準電位vs。

向所述以外的位線bl及字線wl，施加中間電位ub。中間電位ub是基準電位vs與設(shè)置電位vset間的電位，例如﹛(vset-vs)/2+vs﹜。在圖6中，以虛線描述施加著設(shè)置電位vset的配線，以單點劃線描述施加著基準電位vs的配線，以實線描述施加著中間電位ub的配線，以實線描述施加著中間電位ub的配線。

由此，向選擇單元mcs，施加設(shè)置電壓(vset-vs)，對其進行設(shè)置。另外，向?qū)儆谶x擇單元mcs所屬的存儲單元構(gòu)造體mat的其他存儲單元mc中的、連接于選擇位線bls與非選擇字線wl間的存儲單元mc施加電壓(vset-ub)，向連接于非選擇位線bl與選擇字線wl間的存儲單元mc施加電壓(ub-vs)，但是由于這些電壓低于設(shè)置電壓，所以存儲單元mc未被設(shè)置。施加于非選擇位線bl與非選擇字線wl間的存儲單元mc的電壓(ub-ub)實質(zhì)上是零。

在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中，向與對應(yīng)于選擇字線wls的字線wl連接的存儲單元mc施加電壓(ub-vs)，不向除此以外的存儲單元mc實質(zhì)上施加電壓。因此，未設(shè)置任一個存儲單元mc。

在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中的施加著電壓(ub-vs)的存儲單元層ml、與選擇單元mcs所屬的存儲單元層ml之間，介隔著其他的存儲單元層ml。這樣一來，由于施加著電壓(ub-vs)的存儲單元層ml與施加著應(yīng)力的選擇單元mcs周邊隔開而不易產(chǎn)生誤動作。

接下來，對復(fù)位動作進行說明。

圖7是表示本實施方式的存儲裝置的復(fù)位動作的電路圖。

如圖7所示，向選擇位線bls施加基準電位vs，向選擇字線wls施加復(fù)位電位vreset。在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中，向?qū)?yīng)于選擇字線wls的字線wl，經(jīng)由觸點34a或34b、及上層配線35a及35b，施加復(fù)位電位vreset。

向所述以外的位線bl及字線wl，施加中間電位ub。中間電位ub是基準電位vs與復(fù)位電位vreset間的電位，例如﹛(vreset-vs)/2+vs﹜。在圖7中，以虛線描述施加著復(fù)位電位vreset的配線，以單點劃線描述施加著基準電位vs的配線，以實線描述施加著中間電位ub的配線。

由此，向選擇單元mcs施加復(fù)位電壓(vreset-vs)，將其復(fù)位。另外，向?qū)儆谶x擇單元mcs所屬的存儲單元構(gòu)造體mat的其他存儲單元mc中的、連接于選擇位線bls與非選擇字線wl間的存儲單元mc施加電壓(ub-vs)，向連接于非選擇位線bl與選擇字線wls間的存儲單元mc施加電壓(vreset-ub)，但是由于這些電壓低于復(fù)位電壓，所以存儲單元mc未被復(fù)位。施加到連接于非選擇位線bl與非選擇字線wl間的存儲單元mc的電壓實質(zhì)上為零。

在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中，向與對應(yīng)于選擇字線wls的字線wl連接的存儲單元mc施加電壓(vreset-ub)，不向除此以外的存儲單元mc實質(zhì)上施加電壓。因此，未復(fù)位任一個存儲單元mc。

在施加著電壓(vreset-ub)的存儲單元層ml、與選擇單元mcs所屬的存儲單元層ml之間，介隔著其他的存儲單元層ml。這樣一來，由于施加著電壓(vreset-ub)的存儲單元層ml與施加著應(yīng)力的選擇單元mcs周邊隔開而不易產(chǎn)生誤動作。

接下來，對本實施方式的效果進行說明。

如上所述，在本實施方式的存儲裝置1中，由于以每個存儲單元構(gòu)造體mat劃分位線bl及字線wl，所以在向選擇單元mcs施加設(shè)置電壓或復(fù)位電壓時，對其他存儲單元構(gòu)造體mat造成的影響較小。另外，在選擇單元mcs所屬的存儲單元構(gòu)造體mat以外的存儲單元構(gòu)造體mat中，隨著選擇單元mcs的設(shè)置動作或復(fù)位動作而無法避免地施加著電壓的存儲單元層ml與選擇單元mcs所屬的存儲單元層ml隔開。因此，能夠抑制伴隨選擇單元mcs的設(shè)置動作及復(fù)位動作的其他存儲單元的誤動作。其結(jié)果，存儲裝置1動作穩(wěn)定。

(比較例)

接下來，對比較例進行說明。

圖8是表示本比較例的存儲裝置的立體圖。

圖9a及圖9b是表示本比較例的存儲裝置的電路圖。

如圖8所示，本比較例的存儲裝置101的構(gòu)成是所謂三維交叉點構(gòu)造。在存儲裝置101中，將位線配線層bll與字線配線層wll交替地積層，且在各位線bl與各字線wl間，連接著電阻變化構(gòu)件rc。

如圖9a及圖9b所示，在本變化例的存儲裝置101中，相鄰的存儲單元層ml間共用位線配線層bll或字線配線層wll。因此，如果向與選擇單元mcs連接的選擇位線施加設(shè)置電位vset，則對位于選擇單元mcs所屬的存儲單元層ml兩邊的存儲單元層ml中的一個也施加設(shè)置電位vset。另外，如果向與選擇單元mcs連接的選擇字線wls施加基準電位vs，則對位于兩邊的存儲單元層ml中的另一個也施加基準電位vs。此時，由于施加著設(shè)置電位vset的存儲單元層ml及施加著基準電位vs的存儲單元層ml配置于選擇單元mcs所屬的存儲單元層ml附近，所以與選擇單元mcs間的相互作用較大。因此，產(chǎn)生誤動作的可能性較高。

此外，在施加著設(shè)置電位vset或基準電位vs的附近的存儲單元層ml中，為了緩和配線間的電壓，還考慮向其他的配線施加適當?shù)碾娢?。但是，在存儲裝置101中，由于存儲單元層ml共用位線配線層bll或字線配線層wll且連續(xù)地排列，所以，如果向某存儲單元層ml施加電位，則為了減輕其影響，必須向其附近的存儲單元層ml也施加電位，從而驅(qū)動變得極其復(fù)雜。

(第2實施方式)

接下來，對第2實施方式進行說明。

圖10a及圖10b是表示本實施方式的存儲裝置的設(shè)置動作的電路圖。

圖11是表示本實施方式的存儲裝置的復(fù)位動作的電路圖。

圖12是表示本實施方式的存儲裝置的動作的時序流程圖。

如圖10a及圖10b所示，在本實施方式的存儲裝置2中，將字線wl捆扎成3個體系。在圖10a、圖10b及圖11中，將捆扎成3個體系的字線wl表述為字線wla、wlb、wlc。包含在1個字線配線層wll的字線wll為任意1種。

如圖10a及圖10b所示，在存儲裝置2中，將包含字線wlc的字線配線層wll、位線配線層bll、包含字線wlb的字線配線層wll依次積層(以下，表述為“wlc/bl/wlb”)，而構(gòu)成1個存儲單元構(gòu)造體mat。在其上，設(shè)置(wlc/bl/wla)構(gòu)成的存儲單元構(gòu)造體mat。在其上，構(gòu)成(wlb/bll/wla)構(gòu)成的存儲單元。

這樣一來，在存儲裝置2中，利用分類為3種的字線配線層wll中的2種字線配線層wll及1層位線配線層bll，構(gòu)成存儲單元構(gòu)造體mat。此時，將相同種類的字線配線層wll設(shè)為不相鄰。從z方向觀察處于重疊位置的字線wla彼此相互連接。關(guān)于字線wlb、wlc也同樣。位線bl分別獨立。

然后，如圖10b所示，在設(shè)置動作時，例如從字線wlb中選擇1條，施加基準電位vs。此時，對其他存儲單元構(gòu)造體mat中的對應(yīng)的字線wlb也施加基準電位vs。另外，選擇任意的位線bl施加設(shè)置電位vset。由此，連接于選擇字線wls與選擇位線bls間的選擇單元mcs被設(shè)置。在存儲裝置2內(nèi)，能夠同時地設(shè)定2條以上選擇位線bls。由此，能夠使2個以上的選擇單元mcs同時設(shè)置。

此時，在圖10b所示的例中，在選擇單元mcs所屬的多個存儲單元構(gòu)造體mat間，配置向所有字線wl及所有位線bl施加中間電位ub的存儲單元構(gòu)造體mat。由此，該存儲單元構(gòu)造體mat作為隔板發(fā)揮功能，從而能夠抑制上下存儲單元間的干涉。

如圖11所示，復(fù)位動作時也一樣。例如，從字線wlb中選擇1條，施加復(fù)位電位vreset。該復(fù)位電位vreset也施加到其他存儲單元構(gòu)造體mat的對應(yīng)的字線wlb。另外，選擇任意的位線bl施加基準電位vs。由此，將連接于選擇字線wls與選擇位線bls間的選擇單元mcs復(fù)位。與所述設(shè)置動作同樣地，通過選擇多條位線bl，能夠使多個選擇單元mcs同時復(fù)位。此時，通過使僅施加著中間電位ub的存儲單元構(gòu)造體mat介隔在選擇單元所屬的存儲單元構(gòu)造體mat間，該存儲單元構(gòu)造體mat成為隔板，能夠抑制存儲單元間的干涉。其結(jié)果，抑制存儲單元的誤動作，且動作穩(wěn)定。

如圖12所示，在本實施方式中，在設(shè)置動作及讀出動作中，將向字線wla、字線wlb、字線wlc、位線bl施加特定的電位的時刻設(shè)為幾乎同時。關(guān)于復(fù)位動作也相同。

接下來，對本實施方式的效果進行說明。

在本實施方式中，通過將字線wl匯總成3個體系，能夠在包含選擇單元的存儲單元構(gòu)造體mat間，配置僅施加著中間電位的存儲單元構(gòu)造體mat。由此，僅施加著中間電位的存儲單元構(gòu)造體mat作為隔板發(fā)揮功能，從而能夠使存儲單元的動作進一步穩(wěn)定化。

此外，在所述第1及第2實施方式中，表示了將字線wl捆扎成2個體系或3個體系的例子，但并不限定于此，也可捆扎成4個體系以上。另外，即便在捆扎成3個體系的情況下，捆扎方式也為任意。由此，提高向各存儲單元構(gòu)造體mat施加電位時的自由度，且能夠?qū)崿F(xiàn)多種驅(qū)動。其結(jié)果，不會使驅(qū)動方法過度復(fù)雜或使驅(qū)動速度降低，從而能夠控制存儲單元構(gòu)造體mat間產(chǎn)生的應(yīng)力。

(第3實施方式)

接下來，對第3實施方式進行說明。

本實施方式是存儲裝置的制造方法的實施方式。在本實施方式中制造的存儲裝置與所述第1及第2實施方式的存儲裝置本質(zhì)上相同，但也存在若干不同的部分。例如，在本實施方式中，在最下層形成字線wl，且由2層位線bl及其之間的字線wl形成存儲單元構(gòu)造體mat。

圖13a～圖17b是表示本實施方式的存儲裝置的制造方法的剖視圖。

圖13a及圖13b表示相同的工藝，圖13a表示xz剖面，圖13b表示yz剖面。關(guān)于圖14a～圖17b也相同。

首先，如圖13a及圖13b所示，準備硅襯底11。然后，在硅襯底11的上層部分及上表面上形成驅(qū)動電路13。接下來，以填埋驅(qū)動電路13的方式，在硅襯底11上形成層間絕緣膜12。

接下來，在層間絕緣膜12上，使例如氮化鎢(wn)、氮化鈦或鈦堆積，形成勢壘金屬層20。接下來，使例如鎢(w)堆積，形成最下層的字線wl。

接下來，形成勢壘金屬層21。然后，使例如氮化鈦硅(tisin)或氮化鉭硅(tasin)堆積，形成高電阻層22。接著，使例如硅(si)或氧化硅(sio)堆積，形成離子移動層23。接下來，使例如銀(ag)堆積，形成金屬層24。然后，使例如氮化鎢(wn)、氮化鈦或鈦堆積，形成勢壘金屬層25。接下來，使例如鎢堆積，形成電極膜28。接下來，在整面上使例如氮化硅較薄地堆積，而形成襯膜30。

接下來，利用光刻法及rie(reactiveionetching：反應(yīng)性離子腐蝕)法將勢壘金屬層20至襯膜30的積層體分斷成在y方向上延伸的直線和空間狀。接下來，使層間絕緣膜29堆積，而將電極膜28作為終止層實施cmp(chemicalmechanicalpolishing：化學(xué)機械研磨)等平坦化處理。

接下來，如圖14a及圖14b所示，使勢壘金屬層27、主體部26及勢壘金屬層27堆積，形成下層側(cè)的位線bl。接下來，形成層間絕緣膜29。接下來，使勢壘金屬層27及主體部26堆積，形成上層側(cè)的位線bl。接下來，依次形成勢壘金屬層25、金屬層24、離子移動層23、勢壘金屬層20、高電阻層22、勢壘金屬層20、電極膜28。

接下來，如圖15a及圖15b所示，利用光刻法及rie法，將勢壘金屬層21至上層電極膜28的積層體分斷成在x方向上延伸的直線和空間狀。由此，勢壘金屬層21至下層電極膜28的積層體沿著x方向及y方向被分斷成矩陣狀，成為大致四角柱狀的電阻變化構(gòu)件rc。另外，將下層位線bl至上層電極膜28的積層體加工成在x方向上延伸的直線和空間形狀。此外，最下層的字線wl保持在y方向上延伸的直線和空間形狀。

接下來，如圖16a及圖16b所示，在整體上形成襯膜30，且由層間絕緣膜29填埋。

接下來，如圖17a及圖17b所示，將上層的電極膜28作為終止層實施cmp等平坦化處理。接下來，形成金屬勢壘層27及主體部26。由此，形成上層字線wl。接下來，形成層間絕緣膜29。

接下來，利用光刻法及rie法，將上層位線bl上的勢壘金屬層21至最上層的層間絕緣膜29的積層體加工成在y方向上延伸的直線和空間狀。由此，勢壘金屬層21至上層電極膜28的積層體沿著x方向及y方向被分斷成矩陣狀而成為電阻變化構(gòu)件rc。另外，上層字線wl加工成在y方向上延伸的直線和空間狀。

以后，同樣地，通過反復(fù)實施構(gòu)成電阻變化構(gòu)件rc的各膜的成膜、構(gòu)成2層位線bl的各膜的成膜、在x方向上延伸的直線和空間的加工、構(gòu)成電阻變化構(gòu)件rc的各膜的成膜、構(gòu)成字線wl的各膜的成膜、在y方向上延伸的直線和空間的加工而制造本實施方式的存儲裝置。

根據(jù)本實施方式，能夠有效地制造如所述第1及第2實施方式中說明的存儲裝置。

根據(jù)以上說明的實施方式，能夠?qū)崿F(xiàn)動作穩(wěn)定的存儲裝置。

已對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為例子而提出，并不意圖限定發(fā)明的范圍。這些新穎的實施方式能夠以其他多種方式實施，可以在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、置換、變更。這些實施方式或其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。