本實(shí)用涉及集成電路制造技術(shù)領(lǐng)域，尤其涉及鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)。

背景技術(shù)：

單層金屬布線(xiàn)的鋁柵CMOS制作工藝和版圖結(jié)構(gòu)是最早采用的CMOS產(chǎn)品技術(shù)，已有幾十年歷史，至今還被廣泛采用。但由于其受到制作工藝和版圖結(jié)構(gòu)設(shè)計(jì)規(guī)則的制約，提高集成度受到限制，不利于產(chǎn)品技術(shù)的競(jìng)爭(zhēng)。尤其現(xiàn)有鋁柵CMOS工藝技術(shù)采用單層金屬布線(xiàn)，對(duì)集成電路的集成度明顯不利。隨著工藝加工精度逐步提高、鋁柵CMOS器件的尺寸逐步減小(例如：過(guò)去的特征尺寸為3.0微米，而現(xiàn)在的特征尺寸1.0微米)，設(shè)計(jì)規(guī)則不斷進(jìn)行相應(yīng)改變。但目前正在采用傳統(tǒng)的鋁柵CMOS單層金屬布線(xiàn)制作工藝和版圖結(jié)構(gòu)設(shè)計(jì)的產(chǎn)品，壓焊點(diǎn)(輸入和輸出PAD、電源和地端PAD)及內(nèi)部電路連接均設(shè)置在一層金屬層(如圖1所示的Metal)上完成，進(jìn)一步提高集成電路的集成度受到制約。實(shí)踐表明，諸多產(chǎn)品因集成度問(wèn)題，使集成電路(芯片)面積小不下來(lái)而無(wú)法參與市場(chǎng)競(jìng)爭(zhēng)而退出。實(shí)施例證表明改進(jìn)單層金屬布線(xiàn)傳統(tǒng)工藝和版圖結(jié)構(gòu)可提高產(chǎn)品集成度、進(jìn)一步小型化、降低產(chǎn)品成本是可行的。

目前正在采用的鋁柵CMOS其制作工藝依次為：N型襯底材料片準(zhǔn)備——初始氧化——P阱光刻——P阱腐蝕——P阱注入——P阱推進(jìn)——基礎(chǔ)氧化——N+光刻——N+注入——N+推進(jìn)——P+光刻——P+注入——柵氧及擴(kuò)散——VT注入——退火——接觸孔光刻——金屬化(濺射AL與光刻)——鈍化(PECVD氮化硅+二氧化硅與光刻)——合金。

技術(shù)實(shí)現(xiàn)要素：

鑒于現(xiàn)有單層金屬布線(xiàn)的鋁柵CMOS制作工藝和版圖結(jié)構(gòu)的不足之處，本實(shí)用的目的在于提供一種鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)，旨在解決現(xiàn)有技術(shù)中單層金屬的鋁柵CMOS工藝設(shè)計(jì)的產(chǎn)品集成度低的問(wèn)題。

為了達(dá)到上述目的，本實(shí)用采取了以下技術(shù)方案：

鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)。其中，所述版圖結(jié)構(gòu)包括：第一金屬層、層疊在第一金屬層上的第二金屬層以及設(shè)置在第一金屬層和第二金屬層之間的絕緣介質(zhì)隔離層；

所述的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)，其中，所述第一金屬層為CMOS連接電路，所述第二金屬層只設(shè)置為壓焊點(diǎn)設(shè)計(jì)。

所述的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)，其中，所述第一金屬層為CMOS電路連接設(shè)計(jì)，所述第二金屬層設(shè)置有壓焊點(diǎn)(輸入和輸出PAD、電源和地端PAD)，亦可作為CMOS電路連接使用。

所述介質(zhì)隔離層是所述第一金屬層與第二金屬層之間的絕緣介質(zhì)隔離層，所述第一金屬層與第二金屬層通過(guò)光刻絕緣介質(zhì)隔離層制作的通孔、按電路功能要求進(jìn)行電路連接。

所述的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)，其中，所述絕緣介質(zhì)隔離層的材質(zhì)為氮化硅和二氧化硅組成的復(fù)合介質(zhì)層

有益效果：本實(shí)用提供的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)，使用了雙層金屬布線(xiàn)的結(jié)構(gòu)方式。與現(xiàn)有技術(shù)相比，可在不犧牲可靠性的前提下，有效的減少了芯片面積、提高鋁柵CMOS集成度，降低了生產(chǎn)成本，具有良好的市場(chǎng)競(jìng)爭(zhēng)力。

附圖說(shuō)明

圖1為現(xiàn)有單層金屬布線(xiàn)的鋁柵CMOS版圖結(jié)構(gòu)示意圖。

圖2為本實(shí)用第一實(shí)施例的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)示意圖。

圖3為本實(shí)用第二實(shí)施例的鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)示意圖。

圖4為應(yīng)用現(xiàn)有單層金屬布線(xiàn)的鋁柵CMOS設(shè)計(jì)的集成電路平面圖。

圖5為應(yīng)用本實(shí)用鋁柵CMOS雙層金屬布線(xiàn)設(shè)計(jì)的集成電路平面圖。

具體實(shí)施方式

本實(shí)用提供一種鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)。為使本實(shí)用的目的、技術(shù)方案及效果更加清楚、明確，以下參照附圖并舉實(shí)施例對(duì)本實(shí)用進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本實(shí)用，并不用于限定本實(shí)用。

如圖2所示，為本實(shí)用所述鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)的第一實(shí)施例。

所述版圖結(jié)構(gòu)包括：第一金屬層M1，第二金屬層M2，絕緣介質(zhì)介質(zhì)層100以及MOS晶體管層200，其他部分結(jié)構(gòu)如圖2所標(biāo)示。其中，所述第一金屬層M1用于電路內(nèi)部連接，第二金屬層M2用于壓焊點(diǎn)(輸入和輸出PAD、電源和地端PAD)。第二金屬層M2層疊在第一金屬層M1上，通過(guò)絕緣介質(zhì)隔離層隔離，第一金屬層M1和第二金屬層M2之間則通過(guò)光刻刻蝕通孔(VIA)進(jìn)行電路連接。

上述第一實(shí)施例的具體制造工藝流程如下：

S1、準(zhǔn)備N(xiāo)型襯底(N-SUB)的材料片。

S2、P-WELL(P井)制程(其包括：P井光刻、P井腐蝕、P井注入、P井去膠以及P井推進(jìn))。

S3、NPLUS(N+)制程(包括基礎(chǔ)氧化、N+光刻、N+注入、N+去膠、N+推進(jìn))。

S4、PPLUS(P+)制程(包括：P+光刻、P+注入、P+去膠)。

S5、柵氧制程(包括：柵氧擴(kuò)散、VT注入、柵氧化退火)。

S6、接觸孔制程(包括：接觸孔光刻、接觸孔腐蝕、接觸孔去膠)。

S7、metal1(金屬層1)制程(即上述第一金屬層M1)，其具體包括：metal1濺射、metal1光刻、metal1刻蝕、metal1去膠。

S8、PE鈍化制程(氮化硅淀積、氮化硅光刻、氮化硅刻蝕、氮化硅去膠)。

S9、metal 2(金屬層2)制程(即上述第二金屬層M2)，其具體包括：metal 2濺射、metal 2光刻、metal 2刻蝕、metal 2去膠。

如圖3所示，為本實(shí)用所述鋁柵CMOS雙層金屬布線(xiàn)的版圖結(jié)構(gòu)的第二實(shí)施例。

所述版圖結(jié)構(gòu)包括：第一金屬層M1，第二金屬層M2，介質(zhì)層100以及半導(dǎo)體器件部分200，其他部分結(jié)構(gòu)如圖3所標(biāo)示。

其中，所述第一金屬層M1用于電路內(nèi)部連接設(shè)計(jì)；第二金屬層M2除用于壓焊點(diǎn)(輸入及輸出PAD、電源和地端PAD)設(shè)計(jì)外，第二金屬層還用于電路連接。第二金屬層M2層疊在第一金屬層M1上，通過(guò)絕緣介質(zhì)隔離層隔離，第一金屬層M1和第二金屬層M2之間則通過(guò)光刻刻蝕通孔(VIA)進(jìn)行電路連接。

上述第二實(shí)施例的具體制造工藝流程如下：

S1、準(zhǔn)備N(xiāo)型襯底(N-SUB)的材料片，

S2、P-WELL(P井)制程(其包括：P井光刻、P井腐蝕、P井注入、P井去膠以及P井推進(jìn))。

S3、NPLUS(N+)制程(包括基礎(chǔ)氧化、N+光刻、N+注入、N+去膠、N+推進(jìn))。

S4、PPLUS(P+)制程(包括：P+光刻、P+注入、P+去膠)。

S5、柵孔制程(包括：氧化、柵孔光刻、柵孔腐蝕、柵孔去膠)

S6、柵氧制程(包括：柵氧擴(kuò)散、VT注入、柵氧化退火)。

S7、接觸孔制程(包括：接觸孔光刻、接觸孔腐蝕、接觸孔去膠)。

S8、metal1(金屬層1)制程(即上述第一金屬層M1)，其具體包括：metal1 濺射、metal1光刻、metal1刻蝕、metal1去膠。

S9、PE teos(等離子體增強(qiáng)正硅酸乙酯淀積二氧化硅)。

S10、SOG(旋涂介質(zhì))。

S11、PE teos(等離子體增強(qiáng)正硅酸乙酯淀積二氧化硅)。

S12、metal 2(金屬層2)制程(即上述第二金屬層M2)，其具體包括：metal 2濺射、metal 2光刻、metal 2刻蝕、metal 2去膠。

S13、PE鈍化(包括：氮化硅淀積、氮化硅光刻、氮化硅刻蝕、氮化硅去膠。

應(yīng)當(dāng)說(shuō)明的是，本實(shí)用所述版圖結(jié)構(gòu)和制作工藝，適用于任何鋁柵CMOS雙層金屬布線(xiàn)集成電路的制造，如圖2和圖3所示的實(shí)施例或者其他改進(jìn)

如圖4所示

為應(yīng)用現(xiàn)有單層金屬布線(xiàn)的鋁柵CMOS設(shè)計(jì)的集成電路平面圖。

(包括正極10，負(fù)極20，輸入PAD30以及輸出PAD40)以及電路部分50。

其輸入/輸出PAD部分以及連接電路部分設(shè)置于同一金屬層上，面積為375*250μm。

如圖5所示

為應(yīng)用本實(shí)用鋁柵CMOS雙層金屬布線(xiàn)設(shè)計(jì)的集成電路平面圖。

正極10，負(fù)極20，輸入PAD30以及輸出PAD40設(shè)置于另一金屬層中，可以層疊在電路部分50上，同一功能的集成電路面積能夠縮小至290*210μm。

與現(xiàn)有單層金屬布線(xiàn)技術(shù)相比，將壓焊點(diǎn)(輸入和輸出PAD、電源和地端PAD)與連接電路分別設(shè)置于兩層不同的金屬層上，從而減少了集成電路的面積，提高了集成度，降低成本。能夠比傳統(tǒng)工藝減少30％以上的面積，從而提高了產(chǎn)品技術(shù)的競(jìng)爭(zhēng)力。

另外，第一金屬層M1和第二金屬層M2的連接通孔工藝要求不高，不需要開(kāi)小尺寸通孔，因此，不會(huì)增加制造工藝的復(fù)雜度、不會(huì)引入不可靠因素。

綜上所述，在傳統(tǒng)的單層金屬布線(xiàn)制作工藝和版圖結(jié)構(gòu)中，鋁柵CMOS集成電路的集成度低，成本難以下降。而傳統(tǒng)工藝為達(dá)成提高集成度，降低成本的目標(biāo)時(shí)，往往會(huì)采用犧牲可靠性換取。

本實(shí)用所述的雙層鋁柵CMOS雙層金屬布線(xiàn)的制作工藝和版圖結(jié)構(gòu)。結(jié)合了多層金屬布線(xiàn)的思路，在不犧牲可靠性的基礎(chǔ)上，能夠比傳統(tǒng)制作工藝和版圖結(jié)構(gòu)減少30％以上面積，提高20％以上的競(jìng)爭(zhēng)力，具有良好的應(yīng)用前景。

可以理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，可以根據(jù)本實(shí)用的技術(shù)方案及本實(shí)用構(gòu)思加以等同替換或改變，而所有這些改變或替換都應(yīng)屬于本實(shí)用所附的權(quán)利要求的保護(hù)范圍。