本發(fā)明實施例涉及具有堆疊半導體管芯的半導體器件結(jié)構(gòu)。

背景技術(shù)：

半導體器件用于諸如個人電腦、手機、數(shù)碼相機和其它電子設(shè)備的各種電子應(yīng)用中。半導體器件的制造包括：在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體層以及使用光刻和蝕刻工藝圖案化各個材料層以在半導體襯底上形成電路組件和元件。

半導體工業(yè)通過最小部件尺寸的持續(xù)減小而不斷改進各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度，這允許更多組件集成到給定面積內(nèi)。顯著提高了輸入/輸出(i/o)連接件的數(shù)量。發(fā)展了占用更小面積和更小高度的更小的封裝結(jié)構(gòu)以封裝半導體器件。例如，在嘗試進一步增加電路密度的過程嘗試中，已經(jīng)研究了三維(3d)ic。

已經(jīng)開發(fā)新的封裝工藝以提高半導體器件的密度和功能。這些相對新型的半導體封裝工藝面臨制造挑戰(zhàn)。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯，具有第一層間介電層和形成在所述第一層間介電層中的第一導電線；第二半導體管芯，具有第二層間介電層、形成在所述第二層間介電層中的第二導電線和位于所述第二導電線和所述第二層間介電層之間的第一阻擋層；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二層間介電層；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第二導電線；以及第二阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第二阻擋層覆蓋所述導電部件的側(cè)壁和所述導電部件的相對于所述第二半導體管芯更靠近所述第一半導體管芯的表面。

根據(jù)本發(fā)明的另一實施例，還提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯；第二半導體管芯，接合在所述第一半導體管芯上；襯底穿孔，穿透所述第二半導體管芯的半導體襯底；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二半導體管芯的所述半導體襯底；通穴，穿透所述鈍化層；以及導電部件，位于所述通穴中，其中，所述導電部件接合至所述襯底穿孔。

根據(jù)本發(fā)明的又一實施例，還提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯，具有第一層間介電層、位于所述第一層間介電層中的第一導電線和位于所述第一層間介電層和所述第一導電線之間的第一阻擋層；第二半導體管芯，堆疊在所述第一半導體管芯上，所述第二半導體管芯具有第二層間介電層、位于所述第二層間介電層中的第二導電線和位于所述第二層間介電層和所述第二導電線之間的第二阻擋層；第三半導體管芯，堆疊在所述第二半導體管芯上；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第一層間介電層和所述第二層間介電層的一個；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第一導電線和所述第二導電線的一個；以及第三阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第三阻擋層覆蓋所述導電部件的側(cè)壁并且與所述第二導電線和所述第一導電線的一個直接接觸。

附圖說明

當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應(yīng)該指出，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1a至圖1e是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的工藝的各個階段的截面圖。

圖2a至圖2c是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。

圖3是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖4是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖5是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖6是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖7是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖8是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖9是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖10a至圖10d是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。

圖11是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖12是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

圖13a至圖13c是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。

圖14是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。

具體實施方式

下列公開提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面將描述元件和布置的特定實例以簡化本發(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括在第一部件和第二部件之間形成額外的部件使得第一部件和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可重復(fù)參考數(shù)字和/或字母。這種重復(fù)僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。空間相對術(shù)語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在本文中使用的空間關(guān)系描述符可同樣地作相應(yīng)地解釋。

描述了本發(fā)明的一些實施例。在這些實施例中所描述的階段之前、期間和/或之后提供額外的操作。對于不同的實施例，描述的一些階段可以被替換或消除?？梢詫㈩~外的部件添加至半導體器件結(jié)構(gòu)。對于不同的實施例，可以替換或消除下面所描述的一些部件。雖然一些實施例描述為按照特定的順序?qū)嵤┎僮?，但這些操作也可以以任何合理的順序來實施。

圖1a至圖1e是根據(jù)一些實施例的用于形成芯片封裝工藝的各個階段的截面圖。如圖1a所示，提供襯底10。在一些實施例中，襯底10包括半導體晶圓、部分半導體晶圓或半導體管芯。半導體晶圓(諸如硅晶圓)可以包括諸如有源器件和/或無源器件的器件元件。

在一些實施例中，如圖1a所示，襯底10包括半導體襯底100和形成在半導體襯底100上的互連結(jié)構(gòu)?；ミB結(jié)構(gòu)包括層間介電層102和多個導電部件，導電部件包括導電線104、導電通孔(未示出)和導電接觸件103。層間介電層102包括多個介電子層。諸如接觸件(諸如導電接觸件103)、導電通孔(未示出)和導電線(諸如導電線104)的多個導電部件形成在層間介電層102中。一些導電線104可以包括較寬部分。較寬部分可以用作導電焊盤。

在一些實施例中，阻擋層形成在導電部件和層間介電層102之間。為了簡要，在圖1a中僅示出了諸如阻擋層105的一些阻擋層。阻擋層105的每一個均覆蓋導電部件104的側(cè)壁和底面。阻擋層也在一些導電部件之間。例如，一些阻擋層形成在彼此相鄰的導電通孔和導電線之間。阻擋層可以由tin、tan、ta、ti、tiw、其他合適的材料或它們的組合制成。

互連結(jié)構(gòu)的制造可以包括多個沉積、圖案化和平坦化工藝。平坦化工藝可以包括化學機械拋光(cmp)工藝。在一些實施例中，實施平坦化工藝從而暴露一些導電線104的頂面并使其與層間介電層102的頂面基本共面。被暴露的導電線104也可以稱作頂部金屬。在一些實施例中，如圖1b所示，阻擋層105的一個覆蓋導電部件104的一個的側(cè)壁和底面。

在一些實施例中，多種器件元件形成在半導體襯底100中。多種器件元件的實施例包括晶體管(例如，金屬氧化物半導體場效應(yīng)晶體管(mosfet)、互補金屬氧化物半導體(cmos)晶體管、雙極結(jié)型晶體管(bjt)、高壓晶體管、高頻晶體管、p溝道和/或n溝道場效應(yīng)晶體管(pfet/nfet)等)、二極管或其他適用的元件。用于形成各種器件元件的各種工藝包括：沉積、蝕刻、注入、光刻、退火和/或其他合適的工藝。

器件元件在半導體襯底100上方通過互連結(jié)構(gòu)互連以形成集成電路器件。例如，導電線104的一個可以通過導電通孔的一些、一些其他的導電線104以及導電接觸件103的一個電連接至形成在半導體襯底100的摻雜區(qū)。集成電路器件包括邏輯器件、存儲器件(例如，靜態(tài)隨機存儲器，srams)、無線射頻(rf)器件、輸入/輸出(i/o)器件、芯片上系統(tǒng)(soc)器件、圖像傳感器件、其它合適類型的器件或他們的組合。

如上所述，導電線104的一些形成至形成在半導體襯底100中的器件元件的電連接。然而，應(yīng)當理解，本發(fā)明的實施例不限制于此。如圖1a所示，在一些實施例中，一個或多個偽線104’也形成在層間介電層102中。在圖1a中，僅示出了偽線104’的一個。在一些實施例中，偽線104’的頂面與導電線104和層間介電層102的頂面基本共面。在一些實施例中，在導電線104形成期間，偽線104’有助于平坦化操作。在一些實施例中，偽線104’有助于隨后的與其他半導體襯底(諸如半導體晶圓或半導體管芯)的接合工藝。

如圖1b所示，根據(jù)一些實施例，鈍化層106沉積在層間介電層102和導電線104上方。在一些實施例中，鈍化層106直接沉積在層間介電層102和導電線104上。在一些實施例中，鈍化層106包括多個子層。介電層106的每個子層均是由氧化硅、氮氧化硅、氮化硅、硼硅酸鹽玻璃(bsg)、磷硅酸鹽玻璃(psg)、硼磷硅酸鹽玻璃(bpsg)、氟化硅酸鹽玻璃(fsg)、低k材料、其他合適的材料或它們的組合制成。可以使用化學汽相沉積(cvd)工藝、原子層沉積(ald)工藝、旋涂工藝、其他可應(yīng)用的工藝或它們的組合來沉積鈍化層106。在一些實施例中，使用平坦化工藝以提供具有基本平坦的頂面的鈍化層106。在一些實施例中，鈍化層106是單層。

之后，如圖1b所示，根據(jù)一些實施例，通穴107形成在鈍化層106中。在一些實施例中，通穴107穿過鈍化層106。在一些實施例中，通穴107的一個暴露導電線104的一個。在一些實施例中，通穴107的一個暴露偽線線104’的一個。在一些實施例中，被通穴107暴露的導電線104的每一個比相應(yīng)的通穴107的一個寬。在一些實施例中，通穴107的每一個在導電線104的頂面所設(shè)置在的平面上的直接投影完全在導電線104的相應(yīng)一個的區(qū)域內(nèi)。通穴107的每一個的直接投影完全設(shè)置在導電線104的相應(yīng)的一個的頂面上。

在一些實施例中，使用光刻工藝和蝕刻工藝形成通穴107。在一些實施例中，通穴107的側(cè)壁基本垂直于鈍化層106的頂面。在一些其他實施例中，通穴107具有傾斜的側(cè)壁。在一些實施例中，通穴107的每一個沿著從導電線104的一個朝著鈍化層106的頂面延伸的方向逐漸變寬。在一些實施例中，通穴107的側(cè)壁的每一個作為整體具有均勻坡度(uniformslope)。在一些實施例中，僅使用一個光刻工藝或僅使用一個蝕刻工藝形成通穴107。

在一些實施例中，阻擋材料層沉積在鈍化層106和通穴107的底部上方。阻擋材料層可以由tin、tan、ta、ti、tiw、其他合適的材料或它們的組合制成?？梢允褂梦锢砥喑练e(pvd)工藝、cvd工藝、電鍍工藝、化學鍍工藝、其他可適用的工藝或它們的組合來沉積阻擋材料層。

在一些實施例中，隨后在阻擋材料層上方沉積導電材料層。導電材料層可以由銅、鋁、鎢、金、鉑、鈷、其他合適的材料或它們的組合制成?？梢允褂秒婂児に?、cvd工藝、化學鍍工藝、pvd工藝、其他適用的工藝或它們的組合沉積導電材料層。

在一些實施例中，隨后使用平坦化工藝以去除阻擋材料層和導電材料層的位于通穴107外的部分。結(jié)果，根據(jù)一些實施例，如圖1b所示，阻擋材料層和導電材料層的位于通穴107中的剩余部分形成阻擋層109、導電部件108和一個或多個偽部件108’。在一些實施例中，如圖1b所示，阻擋層109的一個覆蓋導電部件108的一個的側(cè)壁和底面。

在一些實施例中，導電部件108和偽部件108’由相同的材料制成。在圖1b中，僅示出了導電部件108的一個和偽部件108’的一個。在一些實施例中，鈍化層106的頂面與導電部件108和偽部件108’的的頂面基本共面。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，未形成偽部件108’。在一些實施例中，未形成偽線104’。

如圖1c所示，根據(jù)一些實施例，提供了襯底20并將其翻轉(zhuǎn)以接合至圖1b中所示的結(jié)構(gòu)上。在一些實施例中，襯底20包括半導體晶圓、半導體晶圓的一部分或半導體管芯。半導體晶圓(諸如硅晶圓)可以包括諸如有源器件和/或無源器件的器件元件。

在一些實施例中，如圖1c所示，襯底20包括半導體襯底200和形成在半導體襯底200上的互連結(jié)構(gòu)。襯底10和襯底20的互連結(jié)構(gòu)可以相似?；ミB結(jié)構(gòu)包括層間介電層202和多個導電部件，導電部件包括導電線204、導電通孔(未示出)和導電接觸件203。諸如接觸件(諸如導電接觸件203)、導電通孔(未示出)和導電線(諸如導電線204)的多個導電部件形成在層間介電層202中。在一些實施例中，阻擋層(諸如阻擋層205)形成在導電部件和層間介電層202之間。

在一些實施例中，多種器件元件形成在半導體襯底200中。器件元件在半導體襯底200上方通過互連結(jié)構(gòu)連通以形成集成電路器件。例如，導電線204的一個可以通過導電通孔的一些、導電線204的一些和導電接觸件203的一個電連接至形成在半導體襯底200中的摻雜區(qū)。

在一些實施例中，一個或多個偽線204’也形成在層間介電層202中。在圖1c中，僅示出了偽線204’的一個。在一些實施例中，偽線204’的頂面與導電線204和層間介電層202的頂面基本共面。

如圖1d所示，根據(jù)一些實施例，襯底20接合至鈍化層106上從而襯底20與鈍化層106和導電部件108直接接觸。在一些實施例中，導電部件108的每一個直接接合至導電線204的相應(yīng)的一個。在一些實施例中，導電部件108的每一個與導電線204的相應(yīng)的一個直接接觸。在一些實施例中，鈍化層106直接接合至層間介電層202。如圖1d所示，在一些實施例中，鈍化層106、導電部件108和層間介電層102的表面基本共面。在一些實施例中，導電線104、層間介電層102、阻擋層105和鈍化層106的一些的表面基本共面。在一些實施例中，鈍化層106的表面、導電部件108的表面、阻擋層109的表面、層間介電層202的表面、一些導電線204的表面和阻擋層205的表面基本共面。

在一些實施例中，通過混合接合將襯底20和襯底10接合在一起?；旌辖雍习ㄑ趸镏裂趸锝雍弦约鞍ń饘僦两饘俳雍?。在一些實施例中，襯底20放置在鈍化層106、導電部件108和偽部件108’的上方。結(jié)果，鈍化層106與層間介電層202、一些導電線204、阻擋層205和一些偽線204’直接接觸(或直接接合)。導電部件108與導電線204直接接觸，并且偽部件108’與偽線204’直接接觸。之后，可以使用加熱操作以實現(xiàn)這些元件之間的混合接合。在混合接合期間，可以在從約300攝氏度至約450攝氏度的溫度范圍內(nèi)對圖1d中所示的結(jié)構(gòu)加熱。

如圖1d所示，在一些實施例中，襯底10和襯底20通過鈍化層106接合在一起。導電部件108在形成在半導體襯底100和200中的器件元件之間形成電連接。偽部件108’使偽線104’和204’接合。在一些實施例中，導電部件108和偽部件108’的形成僅包括用于形成通穴107的單個圖案化工藝。減小了圖案化工藝的數(shù)量。因此，顯著降低了制造成本和時間。

在一些實施例中，鈍化層106與層間介電層102和202直接接觸。在一些實施例中，在鈍化層106和層間介電層102之間或鈍化層106和層間介電層202之間沒有形成蝕刻停止層。在一些實施例中，在混合接合工藝之后，使用平坦化工藝以減薄半導體襯底200。

如圖1e所示，根據(jù)一些實施例，一個或多個襯底穿孔286形成在半導體襯底200中。在圖1d(應(yīng)該是1e)中，僅示出了襯底穿孔286的一個。在一些實施例中，絕緣層287形成在襯底穿孔286的一個和半導體襯底200之間。在一些實施例中，在形成襯底穿孔286之前減薄半導體襯底200?？梢允褂胏mp工藝、研磨工藝、蝕刻工藝、其他適用的工藝或他們的組合減薄半導體襯底200。由于減薄了半導體襯底200，因此隨后的絕緣層287和襯底穿孔286的形成可以更容易。

在一些實施例中，襯底穿孔286的一個電連接到導電接觸件203的一個。在一些實施例中，襯底穿孔286的一個通過導電接觸件203電連接到形成在半導體襯底100中的器件元件的一個。在一些實施例中，襯底穿孔286的一個通過形成在層間介電層202中的導電部件的一些電連接到其中導電部件108的一個。

在一些實施例中，襯底穿孔286沒有穿過層間介電層202。在一些實施例中，導電部件108的每一個比襯底穿孔286的每一個寬。襯底穿孔286不占用半導體襯底200的很大區(qū)域。因此，在半導體襯底200中可以形成更多的器件元件。

然后，如圖1e所示，根據(jù)一些實施例，第一鈍化層290、再分布層288和第二鈍化層292形成在半導體襯底200和襯底穿孔286上方。在一些實施例中，第一鈍化層290和第二鈍化層292由氮化硅、聚酰亞胺氮(pi)、聚苯并惡唑(pbo)、其他合適的材料或它們的組合制成。在一些實施例中，再分布層288由cu、al、w、au、ti、pt、co、其他合適的材料或它們的組合制成。在一些實施例中，再分布層288電連接至襯底穿孔286的一個。在一些實施例中，第一鈍化層290包括多個子層。圖案化第二鈍化層292以形成暴露再分布層288的開口。第一鈍化層290、再分布層288和第二鈍化層292的形成可以包括多個沉積、圖案化和平坦化工藝。

如圖1e所示，根據(jù)一些實施例，形成導電凸塊296以填充第二鈍化層292中的開口。導電凸塊296電連接至再分布層288。在一些實施例中，導電凸塊296是焊料凸塊。在一些實施例中，在形成導電凸塊296之前，凸塊下金屬化(ubm)層294形成在開口的側(cè)壁和底部上方。在一些實施例中，ubm層294包括鉻(cr)、銅(cu)、金(au)、鈦(ti)、鎢(w)、其他合適的材料或它們的組合。

在一些實施例中，兩個堆疊半導體晶圓通過鈍化層106和導電部件108接合。在一些實施例中，在堆疊半導體晶圓上實施切割工藝以形成多個彼此隔開的封裝結(jié)構(gòu)(或半導體器件結(jié)構(gòu))。在一些實施例中，圖1e示出了封裝結(jié)構(gòu)的一個(或半導體器件結(jié)構(gòu))。在這些情況下，襯底10和襯底20分別是第一半導體管芯和第二半導體管芯。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，鈍化層和導電部件形成在上半導體晶圓上。圖2a至圖2c是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。

如圖2a所示，根據(jù)一些實施例，鈍化層206、一個或多個導電部件208和一個或多個偽部件208’形成在襯底20上。在圖2a中，僅示出了導電部件208的一個和偽部件208’的一個。在一些實施例中，阻擋層(諸如阻擋層209)形成在鈍化層206和導電部件208之間或形成在鈍化層206和偽部件208’之間。在一些實施例中，鈍化層206、導電部件208、偽部件208’和阻擋層209的材料和形成方法類似于鈍化層106、導電部件108、偽部件108’和阻擋層109的材料和形成方法。類似于圖1c所示出的，翻轉(zhuǎn)襯底20以使其接合到襯底10上。在一些實施例中，襯底20和襯底10兩者都是半導體晶圓，以及圖2a僅示出了半導體晶圓的部分。

如圖2b所示，根據(jù)一些實施例，類似于圖1d所示出的，襯底20通過鈍化層206、導電部件208和偽部件208’接合至襯底10上。在一些實施例中，如圖2b所示，導電部件208直接接合至并且直接接觸襯底10的相應(yīng)導電線104。

如圖2c所示，根據(jù)一些實施例，形成鈍化層270和焊盤結(jié)構(gòu)272。在一些實施例中，鈍化層270由氮化硅、聚酰亞(pi)、聚苯并惡唑(pbo)、其他合適的材料或它們的組合制成。然后，應(yīng)用光刻工藝和蝕刻工藝以形成開口，該開口穿過鈍化層270和半導體襯底200。在一些實施例中，開口進一步延伸至層間介電層202內(nèi)并且暴露導電線204的一個。

然后，如圖2c所示，根據(jù)一些實施例，焊盤結(jié)構(gòu)272形成在開口中以電連接暴露的導電線204的一個。在一些實施例中，焊盤結(jié)構(gòu)272由鋁、鎢、鎳、銅、鈦、金、鉑、其他合適的材料或它們的組合制成。在一些實施例中，導電材料層沉積在鈍化層270上方以填充開口。然后，圖案化導電材料層以形成焊盤結(jié)構(gòu)272。在一些實施例中，焊盤結(jié)構(gòu)272用作導線接合焊盤，導線接合焊盤用作用于線接合的線接合焊盤。

在一些實施例中，鈍化層和導電部件形成在襯底(或半導體晶圓)的互連結(jié)構(gòu)上。然而，本發(fā)明的實施例不限制于此。在一些實施例中，鈍化層和導電部件形成在襯底(或半導體晶圓)的半導體襯底上。

圖3是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，鈍化層199形成在襯底10的互連結(jié)構(gòu)上。之后，在一些實施例中，上下倒置放置襯底10。一個或多個襯底穿孔186和一個或多個偽襯底穿孔186’形成在襯底10的半導體襯底100中。在圖3中，僅示出了襯底穿孔186的一個和偽襯底穿孔186’的一個。絕緣層187形成在半導體襯底100和襯底穿孔186(或偽襯底穿孔186’)之間。在一些實施例中，襯底穿孔186、偽襯底穿孔186’和絕緣層187的材料和形成方法類似于襯底穿孔286和絕緣層287的材料和形成方法。

然后，如圖3所示，根據(jù)一些實施例，鈍化層106形成在半導體襯底100上。在一些實施例中，鈍化層106直接形成在半導體襯底100上。與圖1b示出的實施例類似，然后形成阻擋層109、導電部件108和偽部件108’。然后，實施類似于圖1c至圖1e所示的工藝的工藝以形成圖3中示出的結(jié)構(gòu)。在圖3中所示的實施例中，襯底10和襯底20以“面對背”(face-to-back)的方式堆疊。

在一些實施例中，如圖3中所示，導電部件108的一個直接接觸并直接接合至導電線204的一個。然而，可以對本發(fā)明的實施例作出許多改變和/或修改。在一些其他實施例中，類似于圖2a到圖2b所示的實施例，在接合工藝之前，鈍化層和導電部件形成在襯底20上。在這些情況下，位于鈍化層中的導電部件的一個或一些直接接觸并直接接合至形成在半導體襯底100中的襯底穿孔186的一個或一些。在一些實施例中，導電部件的每一個電連接至襯底穿孔186的一個。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，襯底(或半導體晶圓)以“面對背”的方式堆疊。

圖4是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，鈍化層206、阻擋層209、導電部件208和偽部件208’形成在襯底20的半導體襯底200上。在一些實施例中，在形成鈍化層206之前，形成絕緣層287、襯底穿孔286和偽襯底穿孔286’。然后，類似于圖2a到圖2b所示的實施例，根據(jù)一些實施例，如圖4中所示，將襯底20上下倒置放置并接合至襯底10上。然后，根據(jù)一些實施例，如圖4所示，第一鈍化層290、再分布層288、ubm層294和導電凸塊296形成在襯底20的互連結(jié)構(gòu)上方。

可以對本發(fā)明的實施例作出許多改變和/或修改?？梢杂煤副P結(jié)構(gòu)替代導電凸塊。圖5是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，提供了類似于圖3所示的結(jié)構(gòu)的結(jié)構(gòu)。然而，沒有形成導電凸塊。在一些實施例中，如圖5所示，形成鈍化層270和焊盤結(jié)構(gòu)272。

圖6是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。提供了類似于圖4所示的結(jié)構(gòu)的結(jié)構(gòu)。然而，沒有形成導電凸塊。如圖6中所示，根據(jù)一些實施例，形成鈍化層270和焊盤結(jié)構(gòu)272。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，堆疊了兩個以上的半導體晶圓或半導體管芯。

圖7是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。提供了類似于圖1d所示的結(jié)構(gòu)的結(jié)構(gòu)。然后，一個或多個襯底穿孔286形成在半導體襯底200中。在圖7中，僅示出了襯底穿孔286的一個。在一些實施例中，形成絕緣層287以將襯底穿孔286與半導體襯底200電絕緣。在一些實施例中，襯底穿孔286的一個延伸至層間介電層202內(nèi)并且電連接至導電線204的一個。

之后，如圖7所示，根據(jù)一些實施例，提供了襯底30以將其接合至襯底20上方。在一些實施例中，襯底30包括半導體晶圓、半導體晶圓的一部分或半導體管芯。半導體晶圓(諸如硅晶圓)可以包括諸如有源器件和/或無源器件的器件元件。

在一些實施例中，如圖7所示，襯底30包括半導體襯底300和形成在半導體襯底300上的互連結(jié)構(gòu)。襯底10和襯底30的互連結(jié)構(gòu)可以相似?；ミB結(jié)構(gòu)包括層間介電層302和多個導電部件，導電部件包括導電線304、導電通孔(未示出)和導電接觸件303。諸如接觸件(諸如導電接觸件303)、導電通孔(未示出)和導電線(諸如導電線304)的多個導電部件形成在層間介電層202中。在一些實施例中，阻擋層(諸如阻擋層305)形成在導電部件和層間介電層302之間。在一些實施例中，多種器件元件形成在半導體襯底300中。器件元件在半導體襯底300上方通過互連結(jié)構(gòu)互連以形成集成電路器件。

如圖7中所示，根據(jù)一些實施例，鈍化層306、一個或多個導電部件308形成在襯底30上。在圖7中，僅示出了導電部件308的一個。在一些實施例中，阻擋層309形成在鈍化層306和導電部件308之間。在圖7中，僅示出了阻擋層309的一個。在一些實施例中，鈍化層306、導電部件308和阻擋層309的材料和形成方法類似于鈍化層106、導電部件108和阻擋層109的材料和形成方法。類似于圖1c所示出的，然后翻轉(zhuǎn)襯底30以使其接合到襯底20上。在一些實施例中，襯底10、20和30的每一個都是半導體晶圓，以及圖7僅示出了半導體晶圓的部分。

類似于圖1d所示出的，如圖7中所示，根據(jù)一些實施例，襯底30通過鈍化層306和導電部件308接合至襯底20上。在一些實施例中，如圖7中所示，導電部件308的一個直接接觸并直接接合至形成在半導體襯底200中的相應(yīng)的襯底穿孔286的一個。

在圖7中所示出的實施例中，在襯底30和20接合之前，鈍化層306和導電部件308形成在襯底30上。然而，本發(fā)明的實施例不限制于此。在一些實施例中，在襯底30接合至20上之前，鈍化層和形成于其中的導電部件形成在半導體襯底200和襯底穿孔286上。在這些情況下，沒有形成鈍化層306和導電部件308。鈍化層與襯底30和20直接接觸。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，襯底30和20以“背對背”的方式堆疊。

圖8是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。提供了類似于圖2b所示的結(jié)構(gòu)的結(jié)構(gòu)。然后，一個或多個襯底穿孔286形成在半導體襯底200中。在圖8中，僅示出了襯底穿孔286的一個。在一些實施例中，形成絕緣層287以將襯底穿孔286與半導體襯底200電絕緣。在一些實施例中，襯底穿孔286的一個延伸至層間介電層202內(nèi)并且電連接至導電線204的一個。

之后，如圖8所示，提供了襯底30以將其接合至襯底20上方。在一些實施例中，一個或多個襯底穿孔386形成在半導體襯底300中。在圖8中，僅示出了襯底穿孔386的一個。在一些實施例中，形成絕緣層387以將襯底穿孔386與半導體襯底300電絕緣。在一些實施例中，襯底穿孔386的一個延伸至層間介電層202內(nèi)并且電連接至導電接觸件303的一個。

在一些實施例中，襯底30接合至襯底20上。在一些實施例中，襯底10、20和30的每一個都是半導體晶圓，以及圖8僅示出了半導體晶圓的部分。根據(jù)一些實施例，如圖8所示，在一些實施例中，襯底30通過半導體襯底300和200之間以及襯底穿孔386和286之間的接合來接合至襯底20上。在一些實施例中，襯底穿孔386的一個直接接合至襯底穿孔286的一個。

如圖8中所示，根據(jù)一些實施例，鈍化層306和導電部件308形成在襯底30上。在圖8中，僅示出了導電部件308的一個。在一些實施例中，阻擋層309形成在鈍化層306和導電部件308之間。另一襯底(諸如半導體晶圓)可以堆疊在鈍化層306和導電部件308上。

圖9是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。如圖9中所示，提供了類似于圖1d所示的結(jié)構(gòu)的結(jié)構(gòu)。在一些實施例中，包括導電部件108和偽部件108’的通穴107具有傾斜的側(cè)壁。在一些實施例中，通穴107的每一個沿著從導電線204的一個朝著襯底10延伸的方向逐漸變窄。在一些實施例中，形成在層間介電層102和202中的導電部件也具有傾斜的側(cè)壁。如圖9中所示，導電線104和導電接觸件103具有傾斜的側(cè)壁。導電線204和導電接觸件203也具有傾斜的側(cè)壁。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，堆疊的襯底的一個是包括圖像傳感器的半導體晶圓或半導體管芯。存在形成在堆疊的襯底的一個中的光傳感區(qū)。

圖10a至圖10d是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。如圖10a所示，提供了包括半導體襯底200、層間介電層202和導電線204的襯底20。在一些實施例中，光傳感區(qū)502、摻雜區(qū)504和隔離結(jié)構(gòu)506形成在半導體襯底200。在一些實施例中，柵極堆疊件508形成在半導體襯底200上方并被層間介電層202環(huán)繞。在一些其他實施例中，摻雜區(qū)508稱作浮動(floating)擴散區(qū)，以及柵極堆疊件508用作轉(zhuǎn)移晶體管的柵極。

在一些實施例中，載體襯底590接合至襯底20上。在一些實施例中，載體襯底590是半導體襯底、半導體晶圓、玻璃晶圓、陶瓷襯底、其它合適的襯底或他們的組合。在一些實施例中，載體襯底590是半導體襯底，并且在載體襯底590與襯底20接合之前在載體襯底590的表面上形成介電膜。介電膜可以有助于載體襯底590和襯底20之間的接合。在一些實施例中，使用cvd工藝、熱氧化工藝、旋涂工藝、其他適用的工藝或它們的組合形成介電膜。

如圖10b所示，根據(jù)一些實施例，上下倒置地放置圖10a中示出的結(jié)構(gòu)并且減薄半導體襯底200。然后，襯底穿孔510形成在半導體襯底200中。襯底穿孔510的每一個穿過半導體襯底200并且電連接至層間介電層中的導電線204的一個。在一些實施例中，保護層512形成在半導體200上方以圍繞襯底穿孔510的突出部分。在一些實施例中，絕緣元件(未示出)形成在襯底穿孔510和半導體襯底200之間。

如圖10c所示，根據(jù)一些實施例，上下倒置地放置圖10b中示出的結(jié)構(gòu)并且接合至類似于圖1b中示出的結(jié)構(gòu)。類似于上述的實施例，使用混合接合工藝實現(xiàn)接合。在一些實施例中，襯底穿孔510的每一個直接接合至形成在鈍化層106中的導電部件108的一個。在一些實施例中，襯底穿孔510的一個比導電部件108的相應(yīng)的一個寬。在一些實施例中，襯底穿孔510的一個比導電部件108的相應(yīng)的一個窄。

如圖10d所示，根據(jù)一些實施例，從襯底20去除載體襯底590。在一些實施例中，另一層間介電層202’和包括導電線204’的導電部件形成在襯底20上。在一些實施例中，開口形成在層間介電層202和202’中以暴露光傳感區(qū)502。之后，如圖10d所示，根據(jù)一些實施例，透明材料形成在開口中以形成光導管(lightpipes)514。光導管514可以用于將光線引導至光傳感區(qū)502。在一些實施例中，多個諸如濾色器和透鏡的光學元件(未示出)形成在光導管514上方。圖10d中示出的結(jié)構(gòu)可以用前照式(fsi)圖像傳感器。

圖11是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，如圖11所示，沒有形成保護層512。在一些實施例中，襯底穿孔510的表面與半導體襯底200的表面基本共面。在一些實施例中，如圖11所示，鈍化層106直接接合至半導體襯底200。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，在與襯底10接合之前，鈍化層和導電部件形成在襯底20上。

圖12是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，類似于圖2a到圖2b中示出的實施例，在與襯底10接合之前，鈍化層206、導電部件208和阻擋層209形成在襯底20上。然后,類似于圖2a到圖2b中示出的實施例，使用混合接合工藝實現(xiàn)襯底10和襯底20之間的接合。在一些實施例中，鈍化層206直接接合至層間介電層102。在一些實施例中，導電部件208的每一個直接接合至導電線104的一個。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，本發(fā)明的實施例可以包括背照式(bsi)圖像傳感器。

圖13a至圖13c是根據(jù)一些實施例的用于形成半導體器件結(jié)構(gòu)的各個工藝階段的截面圖。如圖13a所示，提供了包括形成在半導體襯底200中的光傳感區(qū)502的襯底20。在一些實施例中，鈍化層206、導電部件208和阻擋層209形成在襯底20的互連結(jié)構(gòu)上。如圖13a所示，提供襯底10。在一些實施例中，襯底10是專用集成電路(asic)晶圓。

如圖13b所示，類似于圖2a到圖2b中示出的實施例，使用混合接合將襯底20和襯底10接合。在一些實施例中，鈍化層206直接接合至層間介電層102。在一些實施例中，導電部件208的每一個直接接合至導電線104的一個。在一些實施例中，在接合工藝之后，減薄半導體襯底200。在一些實施例中，減薄半導體襯底200直到暴露或幾乎暴露光傳感區(qū)502。在一些實施例中，摻雜區(qū)和/或負電荷膜形成在光傳感區(qū)502上以修復(fù)在半導體襯底200減薄期間形成的缺陷。

如圖13c所示，根據(jù)一些實施例，然后在光傳感區(qū)502上形成光學元件以引導光線進入光傳感區(qū)502。在一些實施例中，反射柵格572和介電層570形成在襯底200上方。反射柵格572可以是用于將光線反射至光傳感區(qū)502的金屬柵格。在一些實施例中，濾色器膜574和微透鏡576形成在光傳感區(qū)502上方。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，在與襯底20接合之前，鈍化層和導電部件形成在襯底10上。

圖14是根據(jù)一些實施例的半導體器件結(jié)構(gòu)的截面圖。在一些實施例中，類似于圖1b到圖1d中示出的實施例，在與襯底20接合之前，鈍化層106、導電部件108和阻擋層109形成在襯底10上。然后,類似于圖1c到圖1d中示出的實施例，使用混合接合工藝實現(xiàn)襯底10和襯底20之間的接合。在一些實施例中，鈍化層106直接接合至層間介電層202。在一些實施例中，導電部件108的每一個直接接合至導電線204的一個。

本發(fā)明的實施例使用鈍化層和形成在鈍化層中的導電部件以實現(xiàn)兩個半導體襯底(或半導體晶圓)之間的接合。導電部件用于協(xié)助接合工藝并且為形成在半導體襯底(或半導體晶圓)中的器件元件之間提供電連接。導電部件的形成僅包括用于形成包括導電部件的通穴的單個圖案化工藝。減小了圖案化工藝的數(shù)量。因此，顯著降低了制造成本和時間。

根據(jù)一些實施例，提供了一種半導體器件結(jié)構(gòu)。半導體器件結(jié)構(gòu)包括第一半導體管芯，第一半導體管芯具有第一層間介電層的和形成在第一層間介電層中的第一導電線。半導體器件結(jié)構(gòu)還包括第二半導體管芯，第二半導體管芯具有第二層間介電層、形成在第二層間介電層中的第二導電線和位于第二導電線和第二層間介電層之間的第一阻擋層。半導體器件結(jié)構(gòu)還包括位于第一半導體管芯和第二半導體管芯之間的鈍化層，以及鈍化層直接接合至第二層間介電層。此外，半導體器件結(jié)構(gòu)包括穿透鈍化層的通穴和通穴中的導電部件。導電部件直接接合至第二導電線。半導體器件結(jié)構(gòu)還包括位于導電部件和鈍化層之間的第二阻擋層。第二阻擋層覆蓋導電部件的側(cè)壁和導電部件的相對第二半導體管芯更靠近第一半導體管芯的表面。

根據(jù)一些實施例，提供了一種半導體器件結(jié)構(gòu)。半導體器件結(jié)構(gòu)包括第一半導體管芯和接合至第一半導體管芯上的第二半導體管芯。半導體器件結(jié)構(gòu)還包括接合在第一半導體管芯上的第二半導體管芯。半導體器件結(jié)構(gòu)還包括位于第一半導體管芯和第二半導體管芯之間的鈍化層，以及鈍化層直接接合至第二半導體管芯的半導體襯底。此外，半導體器件結(jié)構(gòu)包括穿透鈍化層的通穴和通穴中的導電部件。導電部件直接接合至襯底穿孔。

根據(jù)一些實施例，提供了一種半導體器件結(jié)構(gòu)。半導體器件結(jié)構(gòu)包括第一半導體管芯，第一半導體管芯具有第一層間介電層、第一層間介電層中的第一導電線和位于第一層間介電層和第一導電線之間的第一阻擋層。半導體器件結(jié)構(gòu)還包括堆疊在第一半導體管芯上的第二半導體管芯，第二半導體管芯具有第二層間介電層、第一層間介電層中的第一導電線和位于第二層間介電層和第二導電線之間的第二阻擋層。半導體器件結(jié)構(gòu)還包括堆疊在第二半導體管芯上的第三半導體管芯。此外，半導體器件結(jié)構(gòu)包括位于第一半導體管芯和第二半導體管芯之間的鈍化層。鈍化層直接接合至層第一間介電層和第二層間介電層的一個。半導體器件結(jié)構(gòu)還包括穿透鈍化層的通穴和通穴中的導電部件。導電部件直接接合至第一導電線和第二導電線的一個。半導體器件結(jié)構(gòu)還包括位于導電部件和鈍化層之間的第三阻擋層。第三阻擋層覆蓋導電部件的側(cè)壁并且與第二導電線的一個和第一導電線的一個直接接觸。

根據(jù)本發(fā)明的一個實施例，提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯，具有第一層間介電層和形成在所述第一層間介電層中的第一導電線；第二半導體管芯，具有第二層間介電層、形成在所述第二層間介電層中的第二導電線和位于所述第二導電線和所述第二層間介電層之間的第一阻擋層；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二層間介電層；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第二導電線；以及第二阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第二阻擋層覆蓋所述導電部件的側(cè)壁和所述導電部件的相對于所述第二半導體管芯更靠近所述第一半導體管芯的表面。

在上述半導體器件結(jié)構(gòu)中，所述第一導電線的表面、所述第一層間介電層的表面、所述第二阻擋層的表面和所述鈍化層的表面是共面的。

在上述半導體器件結(jié)構(gòu)中，所述鈍化層的表面、所述導電部件的表面、所述第二阻擋層的表面、所述第二層間介電層的表面、所述第二導電線的表面和所述第一阻擋層的表面是共面的。

在上述半導體器件結(jié)構(gòu)中，還包括位于所述第二半導體管芯的半導體襯底中的光傳感區(qū)。

在上述半導體器件結(jié)構(gòu)中，所述第二阻擋層與所述第二導電線直接接觸。

在上述半導體器件結(jié)構(gòu)中，還包括襯底穿孔，所述襯底穿孔穿透所述第一半導體管芯的半導體襯底，其中，所述導電部件電連接至所述襯底穿孔。

在上述半導體器件結(jié)構(gòu)中，所述導電部件直接接合至所述襯底穿孔。

在上述半導體器件結(jié)構(gòu)中，所述導電部件比所述襯底穿孔更寬。

在上述半導體器件結(jié)構(gòu)中，所述鈍化層直接接合至所述第一阻擋層。

在上述半導體器件結(jié)構(gòu)中，所述通穴沿著從所述第二導電線朝向所述第一半導體管芯延伸的方向逐漸變窄。

根據(jù)本發(fā)明的另一實施例，還提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯；第二半導體管芯，接合在所述第一半導體管芯上；襯底穿孔，穿透所述第二半導體管芯的半導體襯底；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第二半導體管芯的所述半導體襯底；通穴，穿透所述鈍化層；以及導電部件，位于所述通穴中，其中，所述導電部件接合至所述襯底穿孔。

在上述半導體器件結(jié)構(gòu)中，所述鈍化層的表面、所述導電部件的表面和所述第二半導體管芯的所述半導體襯底的表面是共面的。

在上述半導體器件結(jié)構(gòu)中，所述導電部件比所述襯底穿孔寬。

在上述半導體器件結(jié)構(gòu)中，還包括位于所述導電部件和所述鈍化層之間的阻擋層，其中，所述阻擋層位于所述導電部件和所述襯底穿孔之間。

在上述半導體器件結(jié)構(gòu)中，還包括位于所述導電部件和所述鈍化層之間的阻擋層，其中，所述阻擋層位于所述導電部件和所述第一半導體管芯之間。

根據(jù)本發(fā)明的又一實施例，還提供了一種半導體器件結(jié)構(gòu)，包括：第一半導體管芯，具有第一層間介電層、位于所述第一層間介電層中的第一導電線和位于所述第一層間介電層和所述第一導電線之間的第一阻擋層；第二半導體管芯，堆疊在所述第一半導體管芯上，所述第二半導體管芯具有第二層間介電層、位于所述第二層間介電層中的第二導電線和位于所述第二層間介電層和所述第二導電線之間的第二阻擋層；第三半導體管芯，堆疊在所述第二半導體管芯上；鈍化層，位于所述第一半導體管芯和所述第二半導體管芯之間，其中，所述鈍化層直接接合至所述第一層間介電層和所述第二層間介電層的一個；通穴，穿透所述鈍化層；導電部件，位于所述通穴中，其中，所述導電部件直接接合至所述第一導電線和所述第二導電線的一個；以及第三阻擋層，位于所述導電部件和所述鈍化層之間，其中，所述第三阻擋層覆蓋所述導電部件的側(cè)壁并且與所述第二導電線和所述第一導電線的一個直接接觸。

在上述半導體器件結(jié)構(gòu)中，還包括襯底穿孔，所述襯底穿孔穿透所述第二半導體管芯的半導體襯底。

在上述半導體器件結(jié)構(gòu)中，還包括：第二鈍化層，位于所述第二半導體管芯和所述第三半導體管芯之間，其中，所述第二鈍化層直接接合至所述第二半導體管芯的所述半導體襯底和所述第三半導體管芯的半導體襯底的一個；第二通穴，穿透所述第二鈍化層；以及第二導電部件，位于所述第二通穴中，其中，所述第二導電部件電連接至所述襯底穿孔。

在上述半導體器件結(jié)構(gòu)中，所述第二導電部件直接接合至所述襯底穿孔。

在上述半導體器件結(jié)構(gòu)中，還包括第二襯底穿孔，所述第二襯底穿孔穿透所述第三半導體管芯的半導體襯底，其中，所述第二襯底穿孔直接接合至穿透所述第二半導體管芯的所述半導體襯底的所述襯底穿孔。

上述內(nèi)容概括了幾個實施例的特征使得本領(lǐng)域技術(shù)人員可更好地理解本公開的各個方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他的處理和結(jié)構(gòu)以用于達到與本發(fā)明所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。