本公開(kāi)有關(guān)于一種半導(dǎo)體裝置的形成方法，且特別有關(guān)于一種以變電阻材料形成儲(chǔ)存單元結(jié)構(gòu)的形成方法。

背景技術(shù)：

半導(dǎo)體元件被應(yīng)用在多種電子應(yīng)用上，例如個(gè)人電腦、手機(jī)、數(shù)碼相機(jī)、及其他電子設(shè)備。半導(dǎo)體元件通常依序沉積絕緣層或介電層、導(dǎo)電層、以及半導(dǎo)體材料層在半導(dǎo)體基板上，再以微影制程將各材料層圖案化以形成電路元件及要素。

電阻隨機(jī)存取存儲(chǔ)器(resistiverandom-accessmemory,rramorreram)是一種新的非揮發(fā)性隨機(jī)存取存儲(chǔ)器。電阻隨機(jī)存取存儲(chǔ)器以改變固態(tài)材料的電阻運(yùn)作，而據(jù)信在不久的未來(lái)可用以取代快閃存儲(chǔ)器。然而，雖然現(xiàn)有的電阻隨機(jī)存取存儲(chǔ)器對(duì)于原目的來(lái)說(shuō)已經(jīng)足夠，但當(dāng)元件繼續(xù)縮小，其并非在各個(gè)面向皆令人滿意。

技術(shù)實(shí)現(xiàn)要素：

一種半導(dǎo)體裝置，包括:基板及基板之上的儲(chǔ)存單元結(jié)構(gòu)。儲(chǔ)存單元結(jié)構(gòu)包括：第一電極層于基板之上，變電阻材料層于第一電極層之上，第二電極層于變電阻材料層之上。其中變電阻材料層包括半金屬或半金屬合金。

附圖說(shuō)明

以下將配合所附附圖詳述本公開(kāi)的實(shí)施例。應(yīng)注意的是，依據(jù)在業(yè)界的標(biāo)準(zhǔn)做法，各種特征并未按照比例繪制且僅用以說(shuō)明例示。事實(shí)上，可能任意地放大或縮小元件的尺寸，以清楚地表現(xiàn)出本公開(kāi)的特征。

圖1a-1d根據(jù)一些實(shí)施例繪示出一儲(chǔ)存單元結(jié)構(gòu)的形成方法的各階段剖面圖。

圖2a-2c根據(jù)一些實(shí)施例繪示出不同操作狀態(tài)下的儲(chǔ)存單元結(jié)構(gòu)剖面圖。

圖3a根據(jù)一些實(shí)施例繪示出寫(xiě)入電流脈沖的電流態(tài)勢(shì)。

圖3b根據(jù)一些實(shí)施例繪示出寫(xiě)入電流脈沖施加時(shí)，變電阻材料層的溫度。

圖4a根據(jù)一些實(shí)施例繪示出抹除電流脈沖的電流態(tài)勢(shì)。

圖4b根據(jù)一些實(shí)施例繪示出抹除電流脈沖施加時(shí)，變電阻材料層的溫度。

圖5根據(jù)一些實(shí)施例繪示出一儲(chǔ)存單元結(jié)構(gòu)100’的剖面圖。

圖6根據(jù)一些實(shí)施例繪示出一半導(dǎo)體裝置的剖面圖。

圖7根據(jù)一些實(shí)施例繪示出一半導(dǎo)體裝置的布局。

【符號(hào)說(shuō)明】

100、100a、100b、100c、100’、100’’～儲(chǔ)存單元結(jié)構(gòu)

102～基板

104～第一電極層

106～介電層

108～孔洞

110、110a、110b、110c、110’、110’’～變電阻材料層

112～變電阻材料層的主要部分

114～變電阻材料層的頂部

116～第二電極層

700～半導(dǎo)體結(jié)構(gòu)

701～納米線場(chǎng)效晶體管結(jié)構(gòu)

703～納米線結(jié)構(gòu)

705～柵極結(jié)構(gòu)

707～柵極介電層

709～柵極電極層

711～源極結(jié)構(gòu)

713～漏極結(jié)構(gòu)

715～層間介電層

800～半導(dǎo)體結(jié)構(gòu)

803～儲(chǔ)存單元結(jié)構(gòu)

805-1、805-2、805-3、805-4～位元線

816-1、816-2、816-3、816-4～字元線

d1、d2～直徑

i1、i2～電流

t1、t2、t3、t4、t5、t6、t7、t8～時(shí)間

具體實(shí)施方式

以下公開(kāi)許多不同的實(shí)施方法或是例子來(lái)實(shí)行本公開(kāi)的不同特征，以下描述具體的元件及其排列的實(shí)施例以闡述本公開(kāi)。當(dāng)然這些實(shí)施例僅用以例示，且不該以此限定本公開(kāi)的范圍。例如，在說(shuō)明書(shū)中提到第一特征形成于第二特征之上，其包括第一特征與第二特征是直接接觸的實(shí)施例，另外也包括于第一特征與第二特征之間另外有其他特征的實(shí)施例，亦即，第一特征與第二特征并非直接接觸。此外，在不同實(shí)施例中可能使用重復(fù)的標(biāo)號(hào)或標(biāo)示，這些重復(fù)僅為了簡(jiǎn)單清楚地?cái)⑹霰竟_(kāi)，不代表所討論的不同實(shí)施例及/或結(jié)構(gòu)之間有特定的關(guān)系。

此外，其中可能用到與空間相關(guān)用詞，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關(guān)用詞為了便于描述圖示中一個(gè)(些)元件或特征與另一個(gè)(些)元件或特征之間的關(guān)系，這些空間相關(guān)用詞包括使用中或操作中的裝置的不同方位，以及附圖中所描述的方位。當(dāng)裝置被轉(zhuǎn)向不同方位時(shí)(旋轉(zhuǎn)90度或其他方位)，則其中所使用的空間相關(guān)形容詞也將依轉(zhuǎn)向后的方位來(lái)解釋。

本公開(kāi)提供半導(dǎo)體結(jié)構(gòu)和形成方法的一些實(shí)施例。該半導(dǎo)體結(jié)構(gòu)可包含儲(chǔ)存單元結(jié)構(gòu)，例如電阻隨機(jī)存取儲(chǔ)存單元結(jié)構(gòu)。該儲(chǔ)存單元結(jié)構(gòu)可包括第一電極層，變電阻材料層，及第二電極層。變電阻材料層可于第一和第二電極層之間，并可被外加于此的電流脈沖熔化并再結(jié)晶。利用外加不同電流態(tài)勢(shì)(currentprofile)的電流脈沖，變電阻材料層的晶粒尺寸可不同，可儲(chǔ)存于儲(chǔ)存單元結(jié)構(gòu)的信息可被儲(chǔ)存。

根據(jù)一些實(shí)施例，圖1a至1d繪示出儲(chǔ)存單元結(jié)構(gòu)100的形成方法的各階段剖面。根據(jù)一些實(shí)施例，如圖1a所示，第一電極層104位于基板102之上。

根據(jù)一些實(shí)施例，基板102為一半導(dǎo)體晶片，例如硅晶片?；?02可替換成或附加包括基本半導(dǎo)體材料、化合物半導(dǎo)體材料、及/或合金半導(dǎo)體材料。舉例來(lái)說(shuō)(但不限于)基本半導(dǎo)體材料可為結(jié)晶硅(crystalsilicon)、多晶硅(polycrystallinesilicon)、非晶硅(amorphoussilicon)、鍺(germanium)及/或金剛石(diamond)。舉例來(lái)說(shuō)(但不限于)化合物半導(dǎo)體材料可為碳化硅(siliconcarbide)、砷化鎵(galliumarsenic)、磷化鎵(galliumphosphide)、磷化銦(indiumphosphide)、砷化銦(indiumarsenide)、及/或銻化銦(indiumantimonide)。舉例來(lái)說(shuō)(但不限于)合金半導(dǎo)體材料可為硅鍺(sige)、砷磷化鎵(gaasp)、銦砷化鋁(alinas)、鎵砷化鋁(algaas)、銦砷化鎵(gainas)、銦磷化鎵(gainp)、及/或磷砷化鎵銦(gainasp)。

此外，基板102可包含多個(gè)結(jié)構(gòu)，如摻雜區(qū)、層間介電層(ild)、導(dǎo)電元件、及/或隔離結(jié)構(gòu)。此外，基板102可更包含了用以圖案化的單一或多層材料。舉例來(lái)說(shuō)，材料層可包含硅層、介電層、及/或摻雜多晶硅(poly-silicon)層。在一些實(shí)施例中，基板102包含主動(dòng)元件或電路，如晶體管、導(dǎo)電元件、植入?yún)^(qū)域、電阻、電容及其他半導(dǎo)體零件。

根據(jù)一些實(shí)施例，如圖1a繪示，第一電極層104于基板102之上。在一些實(shí)施例中，第一電極層104可為氮化鈦(tin)、氮化鉭(tan)、鉑(pt)、釕(ru)、銥(ir)、鈦(ti)、鋁(al)、銅(cu)、鉭(ta)、鎢(w)、銥鉭(irta)合金、氧化銦錫(ito)、或是前述的組合。第一電極層可由沉積制程形成，例如化學(xué)氣相沉積(cvd)制程、物理氣相沉積(pvd)制程、原子層沉積(ald)制程、高密度等離子體化學(xué)氣相沉積(hdpcvd)制程、金屬有機(jī)化學(xué)氣相沉積(mocvd)制程、電鍍制程、或等離子體輔助化學(xué)氣相沉積(pecvd)制程。第一電極板104可以微影及蝕刻技術(shù)圖案化。

根據(jù)一些實(shí)施例，如圖1a繪示，在第一電極層104形成后，介電層106位于第一電極層104之上。在一些實(shí)施例中，介電層106由介電材料構(gòu)成，如氧化硅(siliconoxide)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、及/或其他可用的低介電常數(shù)材料。在一些實(shí)施例中，介電層106包含多層不同的介電材料。介電層106可由化學(xué)氣相沉積(cvd)制程、物理氣相沉積(pvd)制程、原子層沉積(ald)制程、旋轉(zhuǎn)涂布(spin-oncoating)、或其他可用的制程所形成。

根據(jù)一些實(shí)施例，如圖1b繪示，在介電層106形成之后，孔洞108于介電層106中形成?？锥?08可以任何可用的圖案化制程形成。在一些實(shí)施例中，孔洞108具有相對(duì)小的直徑d1，因此在此溝槽中的變電阻材料層在后續(xù)制程中可具可應(yīng)用的物理特性(細(xì)節(jié)后述)。

在孔洞108形成后，一部分的第一電極層104因孔洞108暴露于外。根據(jù)一些實(shí)施例，如圖1c繪示，接著變電阻材料層110填于孔洞108中。變電阻材料層110形成于第一電極層104暴露出的部分，因此變電阻材料層直接與第一電極層104接觸。

變電阻材料層110的電阻可對(duì)應(yīng)于其晶粒尺寸。在一些實(shí)施例中，變電阻材料層110的電阻隨著其晶粒尺寸改變。舉例來(lái)說(shuō)，變電阻材料層110為第一晶粒尺寸時(shí)具第一電阻，變電阻材料層110為第二晶粒尺寸時(shí)具和第一電阻不同的第二電阻。變電阻材料層110的晶粒尺寸可隨熔化并后續(xù)再結(jié)晶而改變。

在一些實(shí)施例中，變電阻材料層110的熔點(diǎn)介于約攝氏150度至約攝氏300度之間。在一些實(shí)施例中，變電阻材料層110具有比攝氏200度高的熔點(diǎn)。變電阻材料層110的材料可選擇熔點(diǎn)足夠高的材料，因此不會(huì)被電路操作的熱熔化，但也足夠低因此電路不會(huì)在熔化變電阻材料層110時(shí)被損傷(細(xì)節(jié)后述)。

在一些實(shí)施例中，變電阻材料層110包括半金屬(semimetal)或半金屬合金(semimetalalloy)。在一些實(shí)施例中，變電阻材料層110包括鉍(bi)、錫(sn)、或是前述的合金。在一些實(shí)施例中，變電阻材料層110更包含摻雜物，例如n型摻雜物或p型摻雜物。在一些實(shí)施例中，變電阻材料層110摻雜有錫、碲、硼、磷、砷、銻、銦、鎵、或類似元素。

在一些實(shí)施例中，變電阻材料層110可由電鍍制程、化學(xué)氣相沉積(cvd)制程、物理氣相沉積(pvd)制程、或原子層沉積(ald)制程形成。如前所述，孔洞108直徑可為相對(duì)地小，因此可以電鍍制程形成變電阻材料層110于孔洞108中。在一些實(shí)施例中，如圖1b繪示的結(jié)構(gòu)，浸于包含氯化鉍(bicl3)及氯化碲(tecl3)的溶液，執(zhí)行電鍍制程以形成變電阻材料110。產(chǎn)生的變電阻材料110為摻雜有碲的鉍。在一些實(shí)施例中，如圖1b繪示的結(jié)構(gòu)浸于一包含氯化鉍(bicl3)及氯化錫(sncl3)的溶液，執(zhí)行一電鍍制程以形成變電阻材料110。產(chǎn)生的變電阻材料110為摻雜有錫的鉍。

在一些實(shí)施例中，如圖1c繪示，變電阻材料層包含主要部分112于孔洞108中，以及頂部114于主要部分112之上。如圖1c繪示，孔洞108填以變電阻材料層110以形成主要部分112，因此變電阻材料層110的主要部分112亦具直徑d1。在一些實(shí)施例中，變電阻材料層110的主要部分112的直徑d1范圍介于約5納米至約40納米之間。如前所述，變電阻材料層110可為半金屬，例如鉍。當(dāng)該材料的直徑縮小時(shí)，半金屬的能帶隙增加。因此，當(dāng)變電阻材料層110具有相對(duì)小的直徑時(shí)，變電阻材料層110可如半導(dǎo)體材料運(yùn)作。

如圖1c繪示，變電阻材料層110的主要部分112嵌于介電層106中，變電阻材料層110的頂部114延伸于該介電層106的頂表面上。在一些實(shí)施例中，頂部114的直徑d2大于主要部分112的直徑d1。頂部114的某部份延伸于該介電層106的頂表面上。因此，變電阻材料層110與其上方元件的接觸面積可增加。

根據(jù)一些實(shí)施例，如圖1d繪示，在變電阻材料層110形成后，第二電極層116形成于變電阻材料層110之上。在一些實(shí)施例中，第二電極層116可為氮化鈦(tin)、氮化鉭(tan)、鉑(pt)、釕(ru)、銥(ir)、鈦(ti)、鋁(al)、銅(cu)、鉭(ta)、鎢(w)、銥鉭(irta)合金、氧化銦錫(ito)、或是前述的組合。在一些實(shí)施例中，第二電極層116和第一電極層104為相同的導(dǎo)電材料。

應(yīng)注意的是，雖然如圖圖1c及1d繪示，變電阻材料層110被分為主要部分112及頂部114，所繪的虛線是為幫助了解本公開(kāi)的概念。換言之，在主要部分112及頂部114中并無(wú)實(shí)際界面。

在一些實(shí)施例中，儲(chǔ)存單元結(jié)構(gòu)110中的第一電極層104、變電阻材料層110、第二電極層116用以做為電阻隨機(jī)存取儲(chǔ)存單元結(jié)構(gòu)。變電阻材料層110被配置以記錄信息。如前所述，變電阻材料層110的電阻值隨其晶粒尺寸改變。因此，一電流脈沖可施加于變電阻材料層110以熔化并再結(jié)晶。此外，通過(guò)調(diào)整變電阻材料層110的結(jié)晶速率可控制產(chǎn)生的變電阻材料層110的晶粒尺寸。于是，資料可使用施加電流脈沖方式儲(chǔ)存于儲(chǔ)存單元結(jié)構(gòu)110中。

根據(jù)一些實(shí)施例，如圖2a-2c繪示為不同操作狀態(tài)下的儲(chǔ)存單元結(jié)構(gòu)剖面。如圖2a所繪示的第一狀態(tài)儲(chǔ)存單元結(jié)構(gòu)100a，可類似或等同于前述的儲(chǔ)存單元結(jié)構(gòu)100。在一些實(shí)施例中，第一儲(chǔ)存單元結(jié)構(gòu)100a包括第一電極板104形成于基板102之上，第一變電阻材料層110a形成于第一電極板104之上，以及第二電極板106形成于該變電阻材料層110a之上。用以形成第一狀態(tài)變電阻材料層110a的材料及方法可與前述用以形成變電阻材料層110者相同。

在一些實(shí)施例中，第一狀態(tài)變電阻材料層110a為半金屬或其合金，例如鉍。此外，第一狀態(tài)變電阻材料層110a的電阻隨其晶粒尺寸改變。因此，施加電流脈沖于第一狀態(tài)變電阻材料層110a，資料可被寫(xiě)入、抹除、及讀取。

在第一狀態(tài)儲(chǔ)存單元結(jié)構(gòu)100a中，第一狀態(tài)變電阻材料層110a可為其原始狀態(tài)，具第一晶粒尺寸及第一電阻。在一些實(shí)施例中，第一狀態(tài)變電阻材料層110a的第一晶粒尺寸范圍介于約2納米至約10納米之間。

根據(jù)一些實(shí)施例，如圖2b繪示，寫(xiě)入電流脈沖施加于第一狀態(tài)變電阻材料層110a以改變其晶粒尺寸。根據(jù)一些實(shí)施例，圖3a繪示出寫(xiě)入電流脈沖的電流態(tài)勢(shì)。根據(jù)一些實(shí)施例，圖3b繪示出當(dāng)寫(xiě)入電流脈沖施加時(shí)，變電阻材料層時(shí)的溫度。如圖3a及3b所示，變電阻材料層的溫度對(duì)應(yīng)于給定電流的強(qiáng)度。

在一些實(shí)施例中，如圖3a繪示，寫(xiě)入電流具第一上升緣(risingedge)、第一下降緣(fallingedge)、第一脈寬(pulsewidth)。第一上升緣被定義為在t1到t2之間，提供由0至i1電流。第一下降緣被定義為在t3到t4之間，提供由i1至0電流。第一脈寬被定義為該電流持續(xù)的時(shí)間，例如從t1到t4。

寫(xiě)入電流脈沖施加于第一狀態(tài)變電阻材料層110a將其熔化并轉(zhuǎn)換至第二狀態(tài)變電阻材料層110b。亦即第一變電阻材料層110a以被施加寫(xiě)入電流脈沖加熱。因此，寫(xiě)入電流脈沖必須調(diào)整以提供足夠的熱以熔化第一狀態(tài)變電阻材料層110a。

除此之外，如圖3a繪示，寫(xiě)入電流脈沖的第一下降緣具一相對(duì)大斜率。亦即如圖3b繪示，在第一狀態(tài)變電阻材料層110a熔化后，以快速冷卻制程再結(jié)晶。因此，根據(jù)一些實(shí)施例，施加以寫(xiě)入電流脈沖，第一狀態(tài)變電阻材料層110a轉(zhuǎn)換為第二狀態(tài)變電阻材料層110b，具較大的晶體以及較低的電阻。

第二狀態(tài)變電阻材料層110b具第二晶粒尺寸及第二電阻，在一些實(shí)施例中，第二狀態(tài)變電阻材料層110b的第二晶粒尺寸大于第一狀態(tài)變電阻材料層110a的第一晶粒尺寸，第二狀態(tài)變電阻材料層110b的第二電阻小于第一狀態(tài)變電阻材料層110a的第一電阻。在一些實(shí)施例中，第二狀態(tài)變電阻材料層110b為單晶。

在一些實(shí)施例中，如圖2c繪示，抹除電流脈沖施加于第二狀態(tài)變電阻材料層110b以改變其晶粒尺寸。根據(jù)一些實(shí)施例，圖4a繪示出抹除電流脈沖的電流態(tài)勢(shì)。根據(jù)一些實(shí)施例，圖4b繪示出當(dāng)抹除電流脈沖施加時(shí)，變電阻材料層時(shí)的溫度。如圖4a及4b所示，變電阻材料層的溫度對(duì)應(yīng)于給定電流的強(qiáng)度。

在一些實(shí)施例中，如圖4a繪示，抹除電流脈沖具第二上升緣(risingedge)、第二下降緣(fallingedge)、第二脈寬(pulsewidth)。第二上升緣被定義為在t5到t6之間，提供由0至i2電流。第二下降緣被定義為在t7到t8之間，提供由i2至0電流。第二脈寬被定義為該電流持續(xù)的時(shí)間，例如從t5到t8。

抹除電流脈沖施加于第二狀態(tài)變電阻材料層110b將其熔化并轉(zhuǎn)換至第三狀態(tài)變電阻材料層110c。亦即第二變電阻材料層110b以被施加抹除電流脈沖加熱。因此，抹除電流脈沖必須調(diào)整以提供足夠的熱以熔化第二狀態(tài)變電阻材料層110b。除此之外，如圖4a繪示，抹除電流脈沖的第二下降緣具一相對(duì)小斜率。亦即如圖4b繪示，在第二狀態(tài)變電阻材料層110b熔化后，以慢速冷卻制程再結(jié)晶。因此，根據(jù)一些實(shí)施例，施加以抹除電流脈沖，第二狀態(tài)變電阻材料層110b轉(zhuǎn)換為第三狀態(tài)變電阻材料層110c，具較小的晶體以及較高的電阻。

第三狀態(tài)變電阻材料層110c具第三晶粒尺寸及第三電阻，在一些實(shí)施例中，寫(xiě)入電流脈沖的第一電流脈沖振幅(amplitude)(i1)大體上等于抹除電流脈沖的第二電流脈沖振幅(i2)。寫(xiě)入電流脈沖的第一上升緣的斜率大體上等于抹除電流脈沖的第二上升緣的斜率。然而，寫(xiě)入電流脈沖的第一下降緣大于抹除電流脈沖的第二下降緣。亦即，當(dāng)施加以寫(xiě)入電流脈沖時(shí)，以快速冷卻制程再結(jié)晶第二變電阻材料層110b。另一方面，當(dāng)施加以抹除電流脈沖，以慢速冷卻制程再結(jié)晶第三變電阻材料層110c。因此，在一些實(shí)施例中，第二狀態(tài)變電阻材料層110b的第二晶粒尺寸大于第三狀態(tài)變電阻材料層110c的第三晶粒尺寸。此外，在一些實(shí)施例中，第二狀態(tài)變電阻材料層110b的第二電阻小于第三狀態(tài)變電阻材料層110c的第三電阻。

在一些實(shí)施例中，第三狀態(tài)變電阻材料層110c的第三晶粒尺寸大于第一狀態(tài)變電阻材料層110a的第一晶粒尺寸，且第三狀態(tài)變電阻材料層110c的第三電阻小于第一狀態(tài)變電阻材料層110a的第一電阻。

讀取電流脈沖可施加于變電阻材料層以量測(cè)變電阻材料層的電阻。如前所述，施加以不同的電流脈沖(例如：寫(xiě)入電流脈沖或抹除電流脈沖)，變電阻材料層的晶粒尺寸會(huì)被改變，因此變電阻材料層的電阻會(huì)被改變。于是，施加以讀寫(xiě)電流脈沖以量測(cè)變電阻材料層的電阻，儲(chǔ)存單元結(jié)構(gòu)的狀態(tài)(例如：第二狀態(tài)儲(chǔ)存單元結(jié)構(gòu)100b或第三狀態(tài)儲(chǔ)存單元結(jié)構(gòu)100c)可被得知，資料可被讀取。

既然施加讀取電流脈沖是為量測(cè)變電阻材料層的電阻，讀取電流脈沖應(yīng)相對(duì)小，因此變電阻材料層不會(huì)熔化。在一些實(shí)施例中，讀取電流脈沖的電流脈沖振幅小于寫(xiě)入電流脈沖的第一電流脈沖振幅(i1)及抹除電流脈沖的第二電流振幅(i2)。在一些實(shí)施例中，讀取電流脈沖的脈寬小于寫(xiě)入電流脈沖的第一脈寬及抹除電流脈沖的第二脈寬。

根據(jù)一些實(shí)施例，如圖5繪示，為一儲(chǔ)存單元結(jié)構(gòu)100’的剖面。除了變電阻材料層的頂部被移除之外，儲(chǔ)存單元結(jié)構(gòu)100’類似或等同于前述的儲(chǔ)存單元結(jié)構(gòu)100。用以形成儲(chǔ)存單元結(jié)構(gòu)100’的制程與材料可類似或等同于前述的用以形成儲(chǔ)存單元結(jié)構(gòu)100，此處不重述。

更具體來(lái)說(shuō)，可執(zhí)行圖1a至圖1c制程。然而，在第二電極層116形成前，可進(jìn)行拋光制程以去除變電阻材料層的頂部。因此，產(chǎn)生的變電阻材料層110’大體上與介電層106的上表面等高。

類似于前述的儲(chǔ)存單元結(jié)構(gòu)，變電阻材料層110’及儲(chǔ)存單元結(jié)構(gòu)100’被配置以施加寫(xiě)入電流脈沖或抹除電流脈沖以改變晶粒尺寸用以儲(chǔ)存資料。此外，可施加讀取電流脈沖以量測(cè)變電阻材料層100’的電阻。

如前所述，儲(chǔ)存單元結(jié)構(gòu)(例如：儲(chǔ)存單元結(jié)構(gòu)100)的變電阻材料層(例如：變電阻材料層110)可以施加寫(xiě)入電流脈沖或抹除電流脈沖儲(chǔ)存資料，儲(chǔ)存的資料可由施加讀取電流脈沖讀取。在一些實(shí)施例中，由在儲(chǔ)存單元結(jié)構(gòu)之下的晶體管施加電流脈沖予變電阻材料層。

根據(jù)一些實(shí)施例，如圖6繪示為半導(dǎo)體結(jié)構(gòu)700的剖面。半導(dǎo)體結(jié)構(gòu)700包括納米線場(chǎng)效晶體管(nanowirefieldeffecttransistor)結(jié)構(gòu)701于基板102之上，儲(chǔ)存單元結(jié)構(gòu)100’’于納米線場(chǎng)效晶體管結(jié)構(gòu)701之上。納米線場(chǎng)效晶體管結(jié)構(gòu)701可用以提供電流脈沖(例如：寫(xiě)入電流脈沖、抹除電流脈沖、或讀取電流脈沖)予儲(chǔ)存單元結(jié)構(gòu)100”以改變其中變電阻材料層的晶粒尺寸或讀取變電阻材料層的電阻。

更具體來(lái)說(shuō)，儲(chǔ)存單元結(jié)構(gòu)100”包含第一電極層104，變電阻材料層110于第一電極層104之上，及第二電極層116于變電阻材料層110之上。第一電極層104和變電阻材料層110被介電層106所包圍。用以形成儲(chǔ)存單元結(jié)構(gòu)100’’的制程與材料可類似或等同于前述的用以形成儲(chǔ)存單元結(jié)構(gòu)100，此處不重述。

根據(jù)一些實(shí)施例，如圖6繪示，納米線場(chǎng)效晶體管結(jié)構(gòu)701包括納米線結(jié)構(gòu)703，柵極結(jié)構(gòu)705包圍于納米線結(jié)構(gòu)703。在一些實(shí)施例中，柵極結(jié)構(gòu)705包含柵極介電層707及柵極電極層709。源極結(jié)構(gòu)711和漏極結(jié)構(gòu)713相鄰于柵極結(jié)構(gòu)705并位于納米線結(jié)構(gòu)703的相反端。源極結(jié)構(gòu)711被層間介電層(interlayerdielectriclayer)包圍。

根據(jù)一些實(shí)施例，如圖6繪示，第一電極層104在納米線場(chǎng)效晶體管結(jié)構(gòu)701的漏極結(jié)構(gòu)713之上。在一些實(shí)施例中，漏極結(jié)構(gòu)713直接與第一電極層104接觸。此外，納米線場(chǎng)效晶體管701被配置以施加電流脈沖以改變變電阻材料層110的晶粒尺寸。例如：寫(xiě)入電流脈沖、抹除電流脈沖、或/及讀取電流脈沖(如圖2a至2c所示及前述)可施加于儲(chǔ)存單元結(jié)構(gòu)100”。此外，施加于儲(chǔ)存單元結(jié)構(gòu)100’’的電流脈沖可被柵極結(jié)構(gòu)705所控制，因此資料可被寫(xiě)入、抹除、或讀取于儲(chǔ)存單元結(jié)構(gòu)100’’。

此外，如上所述，變電阻材料層110為具適當(dāng)熔點(diǎn)的材料。例如：變電阻材料層110材料熔點(diǎn)足夠高，以致變電阻材料110的狀態(tài)不會(huì)被下方的操作元件(例如：晶體管)的熱所改變(例如：熔化)。另一方面，變電阻材料層110的材料熔點(diǎn)足夠低，能以提供電流脈沖方式熔化并再結(jié)晶，而此時(shí)熔點(diǎn)并不會(huì)太高而損傷下方的操作元件(例如：晶體管)。

在一些實(shí)施例中，納米線結(jié)構(gòu)703為硅。納米線結(jié)構(gòu)703可替換成或附加下列材料：包括元素半導(dǎo)體材料、化合物半導(dǎo)體材料、及/或合金半導(dǎo)體材料。舉例來(lái)說(shuō)(但不限于)，元素半導(dǎo)體材料可為結(jié)晶硅(crystalsilicon)、多晶硅(polycrystallinesilicon)、非晶硅(amorphoussilicon)、鍺(germanium)及/或金剛石(diamond)。舉例來(lái)說(shuō)(但不限于)化合物半導(dǎo)體材料可為碳化硅(siliconcarbide)、砷化鎵(galliumarsenic)、磷化鎵(galliumphosphide)、磷化銦(indiumphosphide)、砷化銦(indiumarsenide)、及/或碲化銦(indiumantimonide)。舉例來(lái)說(shuō)(但不限于)合金半導(dǎo)體材料可為硅鍺(sige)、砷磷化鎵(gaasp)、銦砷化鋁(alinas)、鎵砷化鋁(algaas)、銦砷化鎵(gainas)、銦磷化鎵(gainp)及/或磷砷化鎵銦(gainasp)。

在一些實(shí)施例中，柵極介電層707為氧化硅(siliconoxide)、氧化鉿(hfo2)、硅氧化鉿(hfsio)、氮氧硅鉿化合物(hfsion)、鉭氧化鉿(hftao)、鈦氧化鉿(hftio)、鋯氧化鉿(hfzro)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、氧化鋯(zirconiumoxide)、氧化鈦(titaniumoxide)、氧化鉿-氧化鋁(hfo2-al2o3)合金、及其他可用的介電材料。

在一些實(shí)施例中，柵極電極層709包括單層或多層結(jié)構(gòu)。在一些實(shí)施例中，柵極電極層709為多晶硅(polysilicon)。在一些實(shí)施例中，柵極電極層709包括功函數(shù)金屬層及金屬柵極電極層。功函數(shù)金屬層可調(diào)變以具適當(dāng)功函數(shù)。例如：若p型晶體管(pmos)需p型功函數(shù)金屬(p-metal)，可用p型功函數(shù)材料。p型功函數(shù)材料舉例來(lái)說(shuō)包括(但不限于)：氮化鈦(tin)、碳化鉭(tac)、氮化鎢(wn)、鎢(w)、釕(ru)、鈀(pd)、鉑(pt)、鈷(co)、鎳(ni)、p型多晶硅、導(dǎo)電金屬氧化物、及/或其他可用材料。

另一方面，若n型晶體管(nmos)需n型功函數(shù)金屬(n-metal)，可用n型功函數(shù)材料。n型功函數(shù)材料舉例來(lái)說(shuō)包括(但不限于)：鈦鋁(tial)、鋁氮化鈦(tialn)、碳氮化鉭(tacn)、鉿(hf)、鋯(zr)、鈦(ti)、鉭(ta)、鋁(al)、金屬碳化物(metalcarbides)(例如：碳化鉿(hfc)、碳化鋯(zrc)、碳化鈦(tic)、碳化鋁(alc))、鋁化物、n型多晶硅、釔(y)、鉺(er)、及/或其他可用材料。

金屬柵極電極層可于功函數(shù)金屬層之上，且可為導(dǎo)電材料，例如鋁(aluminum)、銅(copper)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、氮化鈦(titaniumnitride)、氮化鉭(tantalumnitride)、鎳硅化物(nickelsilicide)、鈷硅化物(cobaltsilicide)、碳化鉭(tac)、硅氮化鉭(tasin)、碳氮化鉭(tacn)、鋁化鈦(tial)、鋁氮化鈦(tialn)、及其他可用材料。

在一些實(shí)施例中，在納米線結(jié)構(gòu)703摻雜摻雜物以形成源極結(jié)構(gòu)711及漏極結(jié)構(gòu)713。在一些實(shí)施例中，源極結(jié)構(gòu)711及漏極結(jié)構(gòu)713以磊晶(epitaxial)制程成長(zhǎng)應(yīng)變材料(strainedmaterial)。此外，應(yīng)變材料的晶格常數(shù)可和基板102的晶格常數(shù)不同。在一些實(shí)施例中，源極結(jié)構(gòu)711及漏極結(jié)構(gòu)713包括鍺(ge)、硅鍺(sige)、砷化銦(inas)、鎵砷化銦(ingaas)、銻化銦(insb)、砷化鎵(gaas)、銻化鎵(gasb)、鋁磷化銦(inalp)、磷化銦(inp)、或前述的組合。

在一些實(shí)施例中，層間介電層715包含多層多介電材料，例如氧化硅(siliconoxide)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、磷硅酸鹽玻璃(phosphatesilicateglass，psg)、硼磷硅玻璃(boronphosphatesilicateglass，bpsg)、低介電常數(shù)(low-k)介電材料、及/或其他可用介電材料。低介電常數(shù)介電材料包括但不限于：氟硅玻璃(fluorinatedsilicaglass，fsg)、碳摻雜氧化硅(carbondopedsiliconoxide)、氟化非晶碳(amorphousfluorinatedcarbon)、聚對(duì)二甲苯(parylene)、雙苯基環(huán)丁烯(bis-benzocyclobutenes，bcb)、或聚酰亞胺(polyimide)。層間介電層715可由化學(xué)氣相沉積制程(chemicalvapordeposition，cvd)、物理氣相沉積制程(physicalvapordeposition，pvd)、原子層沉積制程(atomiclayerdeposition，ald)、旋轉(zhuǎn)涂布制程、或其他可用制程形成。

如前所述，柵極結(jié)構(gòu)705可施加一電流脈沖于儲(chǔ)存單元結(jié)構(gòu)100”的變電阻材料層110。因此，半導(dǎo)體結(jié)構(gòu)700中柵極結(jié)構(gòu)705可被視為位元線(bitline)，第二電極層116可被視為字元線(wordline)。柵極結(jié)構(gòu)705(位元線)及第二電極層(字元線)由上方俯視可為正交。

應(yīng)注意的是，雖然如圖6所繪示為納米線場(chǎng)效晶體管結(jié)構(gòu)701，其余類型的晶體管可用以施加電流脈沖。例如：儲(chǔ)存單元結(jié)構(gòu)(例如：儲(chǔ)存單元結(jié)構(gòu)100、100’、及100”)可位于鰭式場(chǎng)效晶體管(finfet)、水平納米線場(chǎng)效晶體管(horizontalnanowirefet)、或平面場(chǎng)效晶體管(planarfet)的相鄰于柵極結(jié)構(gòu)的漏極結(jié)構(gòu)上。

根據(jù)一些實(shí)施例，如圖7繪示為半導(dǎo)體結(jié)構(gòu)800的布局。在一些實(shí)施例中，半導(dǎo)體結(jié)構(gòu)800包括字元線816-1、816-2、816-3及816-4，以及位元線805-1、805-2、805-3及805-4，儲(chǔ)存單元結(jié)構(gòu)位于每一字元線及位元線的交叉點(diǎn)。

在一些實(shí)施例中，寫(xiě)入電流脈沖由位元線805-4施加于字元線816-1，所以儲(chǔ)存單元結(jié)構(gòu)803的變電阻材料層可熔化并再結(jié)晶于快速冷卻制程，類似或等同于第2b及3a圖及前述。因此，資料可寫(xiě)入于儲(chǔ)存單元結(jié)構(gòu)803。

在一些實(shí)施例中，抹除電流脈沖由位元線805-4施加于字元線816-1，所以儲(chǔ)存單元結(jié)構(gòu)803的變電阻材料層可熔化并再結(jié)晶于慢速冷卻制程，類似或等同于第2c及3b圖及前述。因此，資料可抹除于儲(chǔ)存單元結(jié)構(gòu)803。

在一些實(shí)施例中，讀取電流脈沖由位元線805-4施加于字元線816-1，所以儲(chǔ)存單元結(jié)構(gòu)803的變電阻材料層的電阻可被量測(cè)。因此，資料可讀取于儲(chǔ)存單元結(jié)構(gòu)803。

金屬的電阻不隨晶粒尺寸改變。另一方面，半導(dǎo)體材料如鍺碲(gete)，電阻隨其晶粒大小改變。然而，半導(dǎo)體材料的熔點(diǎn)可能太低，因此當(dāng)半導(dǎo)體材料被放置于太靠近邏輯晶體管旁時(shí)，容易在邏輯晶體管操作時(shí)熔化。

因此，本公開(kāi)的一些實(shí)施例中，儲(chǔ)存單元結(jié)構(gòu)(例如：儲(chǔ)存單元結(jié)構(gòu)100、100’、100”)包括變電阻材料(例如：變電阻材料110)。在一些實(shí)施例中，變電阻材料層為半金屬或其合金。變電阻材料層的電阻隨其晶粒尺寸不同。亦即變電阻材料層的電阻隨變電阻材料的晶粒大小改變。因此，可用以記錄儲(chǔ)存單元結(jié)構(gòu)中信息。

此外，因基板102可包括邏輯元件，例如晶體管，變電阻材料層的熔點(diǎn)可為足夠高因此不被邏輯元件運(yùn)作產(chǎn)生的熱所熔化。另一方面，變電阻材料層的熔點(diǎn)不可太高，因此邏輯元件不會(huì)被用以熔化變電阻材料層的熱所損傷。既然儲(chǔ)存單元結(jié)構(gòu)的變電阻材料層不被損傷也不損傷邏輯元件，邏輯元件與儲(chǔ)存單元結(jié)構(gòu)可位于同一基板102(例如：硅晶片)。因此產(chǎn)生的半導(dǎo)體結(jié)構(gòu)尺寸可極小化，而半導(dǎo)體結(jié)構(gòu)制造過(guò)程中的對(duì)準(zhǔn)可改善。

并且，變電阻材料可被施加以電流脈沖以改變其晶粒尺寸而加熱。更具體來(lái)說(shuō)，電流脈沖可提供熱予變電阻材料層，因此變電阻材料層可被熔化及再結(jié)晶。施加不同電流態(tài)勢(shì)的電流脈沖，變電阻材料層的再結(jié)晶速率將不同。因此變電阻材料層的晶粒結(jié)構(gòu)將不同。

在一些實(shí)施例中，當(dāng)施加以寫(xiě)入電流脈沖時(shí)，變電阻材料層的晶粒尺寸增大。在一些實(shí)施例中，當(dāng)施加以抹除電流脈沖時(shí)，變電阻材料層的晶粒尺寸縮小。在一些實(shí)施例中，電流脈沖可由晶體管結(jié)構(gòu)(例如：納米線場(chǎng)效晶體管結(jié)構(gòu)701)施加。舉例來(lái)說(shuō)，第一電極層(例如：第一電極板104)可位于晶體管結(jié)構(gòu)中相鄰于柵極結(jié)構(gòu)(例如：柵極結(jié)構(gòu)705)的漏極結(jié)構(gòu)(例如：漏極結(jié)構(gòu)713)。因此，電流脈沖可由柵極結(jié)構(gòu)施加并控制。此外，儲(chǔ)存單元結(jié)構(gòu)的制程可實(shí)現(xiàn)于現(xiàn)有制造制程，不需加入許多復(fù)雜制程。

本公開(kāi)提供半導(dǎo)體結(jié)構(gòu)的實(shí)施例。半導(dǎo)體結(jié)構(gòu)包括儲(chǔ)存單元結(jié)構(gòu)。儲(chǔ)存單元結(jié)構(gòu)包含第一電極層，變電阻材料層，及第二電極板。變電阻材料層包括半金屬或其合金，因此變電阻材料層的電阻隨變電阻材料的晶粒尺寸改變。于是，變電阻材料可以改變變電阻材料的晶粒尺寸以儲(chǔ)存信息。

一些實(shí)施例中提供半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)包含基板、儲(chǔ)存單元結(jié)構(gòu)形成于基板之上。此外，半導(dǎo)體結(jié)構(gòu)包括第一電極層于基板之上，及變電阻材料層于第一電極層之上。儲(chǔ)存單元材料更包括了第二電極層于變電阻材料層之上。此外，變電阻材料層包括半金屬或半金屬合金。

一些實(shí)施例中提供半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)包含基板及柵極結(jié)構(gòu)于基板之上。半導(dǎo)體結(jié)構(gòu)更包括了漏極結(jié)構(gòu)相鄰于柵極結(jié)構(gòu)，第一電極層于漏極結(jié)構(gòu)之上。半導(dǎo)體結(jié)構(gòu)更包括了變電阻材料層于第一電極層之上，第二電極層于變電阻材料層之上。

在一些實(shí)施例中，提供了制造半導(dǎo)體結(jié)構(gòu)的方法。制造半導(dǎo)體結(jié)構(gòu)的方法包括形成第一電極層于基板之上及形成介電層于第一電極層之上。制造半導(dǎo)體結(jié)構(gòu)的方法更包括在介電層中形成一溝槽及在溝槽中形成變電阻材料層。制造半導(dǎo)體結(jié)構(gòu)的方法更包括形成第二電極層于介電層上以包覆變電阻材料層。此外，變電阻材料層具大于約攝氏150度的熔點(diǎn)。

上述內(nèi)容概述許多實(shí)施例的特征，因此任何所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，可更加理解本公開(kāi)的各面向。任何所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，可能無(wú)困難地以本公開(kāi)為基礎(chǔ)，設(shè)計(jì)或修改其他制程及結(jié)構(gòu)，以達(dá)到與本公開(kāi)實(shí)施例相同的目的及/或得到相同的優(yōu)點(diǎn)。任何所屬技術(shù)領(lǐng)域中具有通常知識(shí)者也應(yīng)了解，在不脫離本公開(kāi)的精神和范圍內(nèi)做不同改變、代替及修改，如此等效的創(chuàng)造并沒(méi)有超出本公開(kāi)的精神及范圍。