所公開的實(shí)施例涉及橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)器件。

背景技術(shù)：

由于DC-DC轉(zhuǎn)換器被擴(kuò)展到下一代功率轉(zhuǎn)換器產(chǎn)品，因而需要增加開關(guān)頻率以減小外部無(wú)源部件諸如電感器的尺寸，同時(shí)在其集成功率場(chǎng)效應(yīng)晶體管(FET)諸如LDMOS器件中保持低功耗。在LDMOS器件中，橫向布置漏極以允許電流橫向流動(dòng)，并且在溝道和漏極之間插入漂移區(qū)，以將高的漏極提供到源極擊穿電壓。這涉及減小功率FET的開關(guān)寄生Qgate和Cdrain，同時(shí)也減小導(dǎo)通狀態(tài)電阻。

Qgate是在漏極基本上處在在電源軌之間的開關(guān)轉(zhuǎn)換期間導(dǎo)通功率FET柵極所需的電荷。Qgate導(dǎo)致(1)功率損耗，因?yàn)樵撻_關(guān)電荷在開關(guān)過(guò)程期間沒(méi)有恢復(fù)，以及(2)降低的面積利用率，因?yàn)轵?qū)動(dòng)大面積功率FET的柵極所需的電路系統(tǒng)可占據(jù)芯片面積的很大部分。Cdrain是漏極電容，其決定每次開關(guān)轉(zhuǎn)換時(shí)開關(guān)損耗多少電荷。RSP是功率FET的面積標(biāo)準(zhǔn)化導(dǎo)通狀態(tài)電阻。常規(guī)地，新的集成功率(例如，線性BiCMOS(LBC))技術(shù)將減小RSP，使得可以在減小的芯片面積處獲得功率開關(guān)的總導(dǎo)通電阻，因此降低了產(chǎn)品成本。

技術(shù)實(shí)現(xiàn)要素：

提供本發(fā)明內(nèi)容以便以簡(jiǎn)化形式介紹所公開概念的簡(jiǎn)要選擇，所公開的概念在下面包括所提供的附圖的具體說(shuō)明中進(jìn)一步描述。本發(fā)明內(nèi)容并非旨在限制所要求保護(hù)的主題的范圍。

所公開的實(shí)施例包括橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)器件和用于形成此類器件的工藝，其使得能夠減小寄生Qgate、Cdrain和面積標(biāo)準(zhǔn)化導(dǎo)通狀態(tài)電阻(RSP)。如本文所用，LDMOS器件與擴(kuò)散金屬氧化物半導(dǎo)體(DMOS)器件同義。常規(guī)的n-LDMOS功率器件在工藝流程初期使用掩蔽的(masked)硼體注入然后使用擴(kuò)散這兩者，以在添加多晶硅柵極和淺p型阱和淺n型阱(SPWELL和SNWELL)分別完成LDMOS器件的p型體區(qū)和形成n型源極延伸部之前，形成在本文中所稱的DWELL區(qū)。歷史上，DWELL工藝使用長(zhǎng)爐退火和/或MeV(或近MeV)硼掩埋層(PBL)注入，以在溝道中實(shí)現(xiàn)橫向分級(jí)的p體摻雜分布，其產(chǎn)生加速電子移動(dòng)的內(nèi)建電場(chǎng)，從而提高LDMOS器件的電流驅(qū)動(dòng)能力。

此外，認(rèn)為在常規(guī)工藝流程早期的DWELL工藝的位置產(chǎn)生了DWELL擴(kuò)散與柵極電極(通常為多晶硅柵極)的邊緣之間的未對(duì)準(zhǔn)，這也防止了減小LDMOS器件的有效溝道長(zhǎng)度。如本文所用，所公開的n溝道LDMOS器件的有效溝道長(zhǎng)度(L_EFF)是指在柵極電介質(zhì)上方的柵極電極下的源極和漏極之間的半導(dǎo)體(例如，硅)表面的凈p型區(qū)(多數(shù)載流子)的寬度(或在該表面的約100埃內(nèi)，其是形成反型層的量子力學(xué)基態(tài)的寬度，無(wú)論寬度最窄的地方在哪里)，其在所有零器件端子電壓處指定?？偠灾L(zhǎng)DWELL擴(kuò)散時(shí)間、來(lái)自高能量PBL注入的橫向蔓延以及DWELL掩模和柵極電極材料(例如，多晶硅)之間的光刻未對(duì)準(zhǔn)變化導(dǎo)致L_EFF為至少200nm，通常為≥500nm(0.5μm)。長(zhǎng)的最小L_EFF(例如，為≥0.5μm)在柵極電容、RSP、電流驅(qū)動(dòng)(Idrive)和Idlin上設(shè)置下限(最小)，所述電流驅(qū)動(dòng)(Idrive)也稱為IDsat(飽和區(qū)中的漏極電流)，并且所述Idlin為L(zhǎng)DMOS器件的線性區(qū)(從中計(jì)算RDSon和RSP)的漏極電流。

所公開的實(shí)施例提供一種LDMOS設(shè)計(jì)和包括DWELL工藝的相關(guān)聯(lián)的工藝流程，該DWELL工藝包括至少DWELL p型(例如，硼)注入，通過(guò)使柵極電極(例如，多晶硅柵極)的至少一個(gè)邊緣包括在用于DWELL的光掩模開口中，所述DWELL p型(例如，硼)注入與柵極電極自對(duì)準(zhǔn)，使得柵極電極描繪DWELL注入的邊緣。這使得LDMOS器件的L_EFF顯著地減小(例如，L_EFF為75nm至150nm)為比常規(guī)LDMOS的L_EFF小至少約2倍，以便提供下一代功率場(chǎng)效應(yīng)晶體管(FET)性能。

附圖說(shuō)明

現(xiàn)在參照附圖，附圖不必按比例繪制，在附圖中：

圖1是示出根據(jù)示例實(shí)施例的用于形成具有與柵極電極自對(duì)準(zhǔn)的DWELL區(qū)的所公開的LDMOS器件的示例方法中的步驟的流程圖。

圖2A是示出根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)的示例LDMOS器件的橫截面圖，DWELL注入利用柵極電極的至少一個(gè)邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)與柵極電極自對(duì)準(zhǔn)。

圖2B是根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)的示例LDMOS器件的頂視圖，DWELL注入利用柵極電極的邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)與柵極電極自對(duì)準(zhǔn)，其中柵極電極處于跑道型配置中。

圖3示出根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)的所公開的LDMOS器件(沒(méi)有硅的局部氧化(LOCOS)層)的平面版本，DWELL注入利用柵極電極的至少一個(gè)邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)與柵極電極自對(duì)準(zhǔn)。

圖4A示出針對(duì)所公開的LDMOS器件與已知的LDMOS器件的模擬VGate與QGate曲線圖，圖4B示出針對(duì)所公開的LDMOS器件與已知的LDMOS器件的RDS.QGtot的模擬數(shù)據(jù)，并且圖4C示出針對(duì)所公開的LDMOS器件與已知的LDMOS器件的RSP的模擬數(shù)據(jù)。

具體實(shí)施方式

參考附圖描述示例實(shí)施例，其中類似的附圖標(biāo)號(hào)用于指代相似或等同元件。說(shuō)明的動(dòng)作或事件的順序不應(yīng)被認(rèn)為是限制性的，因?yàn)橐恍﹦?dòng)作或事件可以以不同的順序發(fā)生和/或與其他動(dòng)作或事件同時(shí)發(fā)生。此外，根據(jù)本公開，可能不需要一些說(shuō)明的動(dòng)作或事件來(lái)實(shí)現(xiàn)方法。

另外，如在沒(méi)有進(jìn)一步限制的情況下在本文中使用的術(shù)語(yǔ)“聯(lián)接到...”或“與...聯(lián)接”(等等)旨在描述間接或直接電連接。因此，如果第一裝置“聯(lián)接”到第二裝置，則該連接能夠通過(guò)其中在路徑中僅存在寄生的直接電連接，或通過(guò)經(jīng)由包括其他裝置和連接件的中間項(xiàng)的間接電連接。對(duì)于間接聯(lián)接，中間項(xiàng)通常不修改信號(hào)的信息，但可調(diào)節(jié)其電流電平、電壓電平和/或功率電平。

所公開的實(shí)施例包括具有新的DWELL工藝流程的LDMOS制造工藝，以及來(lái)源于該工藝的LDMOS器件，LDMOS器件通常具有僅75nm至150nm的L_EEF。DWELL工藝移動(dòng)到剛好在柵極堆疊形成之后(而不是常規(guī)上在柵極堆疊形成之前)，并且是在BiCMOS工藝的部分(僅針對(duì)公開的方法的示例被描述為BiCMOS工藝的部分)的條件下，在使用與NLDD處理類似的處理的CMOS輕摻雜漏極(LDD)環(huán)路(通常包括NLDD2、NLDD、PLDD、PLDD2注入和激活退火)之前。在一個(gè)或多個(gè)Dwell注入之后能夠添加專用的(任選的)DWELL快速熱退火(RTA)工藝以(1)激活一種或多種DWELL摻雜劑，以及(2)輕微驅(qū)動(dòng)DWELL p型摻雜劑，以實(shí)現(xiàn)用于LDMOS器件的更好的導(dǎo)通狀態(tài)擊穿電壓(BVII)和更可控的電壓閾值(VT)。

圖1是示出根據(jù)示例實(shí)施例的用于形成具有與柵極電極自對(duì)準(zhǔn)的DWELL區(qū)的公開的LDMOS器件的示例方法100中的步驟的流程圖。圖2A是示出根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)130的示例LDMOS器件的橫截面圖，DWELL注入利用柵極電極的至少一個(gè)邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)顯示與柵極電極自對(duì)準(zhǔn)，其中自對(duì)準(zhǔn)的證據(jù)包括LDMOS器件的Leff僅為75nm至150nm。使用BiCMOS工藝流程描述方法100，如本領(lǐng)域已知的，BiCMOS工藝流程結(jié)合雙極性技術(shù)和CMOS技術(shù)。雖然本文描述了n溝道LDMOS晶體管，但是本領(lǐng)域的普通技術(shù)人員清楚的是，通過(guò)用p摻雜區(qū)代替n摻雜區(qū)來(lái)使用該信息形成p溝道LDMOS晶體管，并且反之亦然。

步驟101包括提供其上具有p外延層115的襯底110。p外延層115可以是約15μm至40μm厚。該工藝能夠包括在襯底上形成第一外延層，形成毯覆式(blanket)n+掩埋層(NBL)111，并且然后在NBL 111上形成第二外延層。襯底110一般為p+襯底或p-襯底，通常是從1×10¹⁶到1×10¹⁹cm^-3的硼摻雜，并且p外延層115能夠具有從3×10¹⁴cm^-3到3×10¹⁶cm^-3的摻雜水平。襯底110和p外延層115兩者均能夠包括硅，并且還能夠包括其他材料。

所公開的LDMOS器件能夠包括隔離結(jié)構(gòu)。例如，外部n型槽能夠以幾種方式形成。深溝槽(DT)能夠具有任選的電介質(zhì)襯墊和NBL，DEEPN和NBL，DNWELL和NBL以及淺n阱(SNW)、BISO和NBL。BISO是在NBL111的邊緣處的第二外延工藝(在兩外延工藝中)之前執(zhí)行的磷注入(但是在NBL爐驅(qū)動(dòng)之后，NBL爐驅(qū)動(dòng)將NBL 111更深地?cái)U(kuò)散到半導(dǎo)體諸如Si中)。BISO向上擴(kuò)散到第二p外延中，使得能夠與例如SNW建立n槽連接(因此避免使用有時(shí)期望的DEEPN)。在所有這些情況下，NBL 111形成n型槽的底部，并且另一元件(DT，DEEPN等)形成n槽的向上連接到頂部半導(dǎo)體表面的垂直壁，這種頂部Si表面具有n+摻雜(來(lái)自NSD)、硅化物和接觸。

步驟102包括注入毯覆式PBL注入然后使PBL注入退火以在p外延115中的NBL 111上方形成p體區(qū)140的任選步驟。PBL注入能夠在400keV至3MeV的能量下使用從1×10¹²cm^-2至1×10¹³cm^-2的硼劑量。代替PBL注入，能夠另選地增加p外延層115中的摻雜水平，以控制p體區(qū)140中的背景硼摻雜水平。

步驟103包括在p體區(qū)140的部分內(nèi)形成包括NDRIFT離子注入的n漂移(NDRIFT)區(qū)120。NDRIFT區(qū)120為L(zhǎng)DMOS器件200提供漏極延伸區(qū)。對(duì)于LDMOS器件200，接著進(jìn)行局部氧化工藝以形成LOCOS層137。然而，如圖3所示，在另一個(gè)實(shí)施例中，LDMOS器件是缺少LOCOS層137的“平面”器件。

此外，在步驟103之后，還可以形成SNW和淺p阱(SPW)。在圖2A中被示為SPW1 149的區(qū)是SPW的部分，SPW能夠來(lái)自利用用于形成CMOS邏輯和5V NMOS體擴(kuò)散的常規(guī)淺p體注入的BiCMOS工藝，CMOS邏輯和5V NMOS體擴(kuò)散兩者均可以針對(duì)LDMOS器件200任選地被注入(通常被注入有多個(gè)注入以提供不同的注入能量)，以形成用于LDMOS器件的深p體摻雜區(qū)。由SPW1 149提供的體摻雜增加了基極摻雜水平，以抑制由n+源極-p體-n+漏極形成的寄生橫向NPN雙極性。這種寄生NPN雙極性能夠限制LDMOS器件200的高電流工作，因?yàn)槠淠軌蛐纬傻桨踩ぷ鲄^(qū)域(SOA)的邊界。任選的SNW在圖2A中被示為SNWell 155。

步驟102(PBL)、步驟103(NDRIFT)中的注入以及SNW和SPW注入通常能夠以任何順序執(zhí)行。該方法還能夠包括在恢復(fù)引發(fā)的晶格損傷的注入的所有這些注入之后的RTA損傷退火。

步驟104包括形成柵極堆疊，其包括在p體區(qū)140上方形成柵極介電層122，其鄰近于p體區(qū)140和NDRIFT區(qū)120之間的結(jié)的相應(yīng)側(cè)并且在p體區(qū)140和NDRIFT區(qū)120之間的結(jié)的相應(yīng)側(cè)上，然后在柵極介電層122上形成圖案化柵極電極123。柵極介電層122可以是包括約10至15nm厚的氧化硅的5V柵極電介質(zhì)。還可以使用與約3nm的二氧化硅一樣薄的柵極電介質(zhì)，或使用比二氧化硅稍薄但具有比二氧化硅的大約為3.9的介電常數(shù)要高的介電常數(shù)的氮氧化硅(SION))柵極電介質(zhì)。多晶硅是用于柵極電極123的一個(gè)示例柵極電極材料。然而，金屬柵極或基于CMOS的替換柵極工藝也能夠用于提供柵極電極123。

步驟105包括至少第一后柵極阱離子注入，第一后柵極阱離子注入包括進(jìn)入到p體區(qū)140中的p型(DWELL離子注入)以形成DWELL區(qū)130。步驟105能夠包括全部處于不同能量的2個(gè)或更多個(gè)p型DWELL離子注入。一個(gè)或多個(gè)DWELL離子注入與柵極電極123(例如，多晶硅)的至少一個(gè)邊緣自對(duì)準(zhǔn)，這使由所公開的LDMOS器件提供的短Leff(例如，75nm至150nm)能夠通過(guò)具有包括在用于DWELL離子注入的光掩模開口中的柵極電極的至少一個(gè)邊緣使得柵極電極123描繪出DWELL離子注入的邊緣并且作為結(jié)果DWELL與柵極自對(duì)準(zhǔn)。包圍用于源極和集成背柵極區(qū)的柵極電極123開口的DWELL掩模開口以最小量暴露柵極電極123(諸如25nm至150nm，這取決于光刻設(shè)備的對(duì)準(zhǔn)能力)，以確保DWELL注入被柵極電極123的一個(gè)或多個(gè)邊緣掩蔽。

由所公開的LDMOS器件提供的短Leff(例如，75nm至150nm)是從頂視圖圖像可獲得的特征簽名，諸如通過(guò)使用摻雜分布的掃描電容顯微鏡圖像或掃描擴(kuò)展電阻顯微鏡圖像獲得的。在BiMOS工藝流程的情況下，具有與用于BiMOS IC上的MOS器件的PSD或PLDD2大約一樣深的相對(duì)重的和陡峭分級(jí)的淺p型摻雜(來(lái)自自對(duì)準(zhǔn)的DWELL離子注入)將是另一個(gè)特征簽名。常規(guī)的DWELL摻雜將不僅進(jìn)一步延伸到LDMOS溝道中，而且其將更均勻并且基本上更垂直地展開。又一個(gè)特征簽名是當(dāng)柵極電極為Dwell注入(例如具有跑道形柵極電極，參見圖2B)提供2個(gè)掩模邊緣時(shí)在柵極電極123的相應(yīng)側(cè)上的淺DWELL p型注入的摻雜對(duì)稱性，這類似于具有用于S/D注入工藝的自對(duì)準(zhǔn)柵極的常規(guī)MOS器件的源極和漏極中的對(duì)稱摻雜。

DWELL p型注入能量可以類似于在BiCMOS工藝中用于硼PSD和PLDD2步驟的能量，并且劑量通常應(yīng)足以橫向形成溝道并抑制寄生體NPN效應(yīng)。例如，可以使用這樣的硼注入，即能量為20keV，劑量為8×10¹³cm^-2至3.0×10¹⁴ cm^-2，諸如1.5×10¹⁴ cm^-2，并且傾斜角小于5度，諸如2度。然而，除了硼，DWELLp型注入也能夠使用銦(In)。用于該注入的能量處于低能量以避免穿透所暴露的柵極電極123，諸如包括多晶硅。DWELL硼注入是垂直的或接近垂直(例如，2度傾斜)的并且劑量相對(duì)高(1.5×10¹⁴cm^-2)，其兩個(gè)特性被認(rèn)為在抑制體NPN動(dòng)作同時(shí)維持形成良好的溝道區(qū)方面是有利的。上述SPWELL注入在柵極處理之前允許SPW1區(qū)149提供p體摻雜的較深部分，這進(jìn)一步抑制寄生NPN。

還能夠添加任選的DWELL n型摻雜劑，諸如砷(或銻)，其中n型DWELL 135在圖2A中示出，砷(或銻)注入和p型Dwell注入是以任何順序。例如，劑量為4×10¹⁴cm^-2至1.2×10¹⁵cm^-2(例如，8×10¹⁴cm^-2)，能量為4至30keV(例如，15keV)以及15度離子注入傾斜角的砷注入可以用于在一個(gè)具體實(shí)施例中形成n型DELL 135，或者以例如45度(2或4個(gè)旋轉(zhuǎn))成角度的該注入中的一些或全部。約15keV的砷注入能量允許砷穿過(guò)鄰近于柵極電極123的柵極電介質(zhì)122(例如，當(dāng)5V氧化物時(shí))，并且還通過(guò)反摻雜降低其中的摻雜濃度，以便減少柵極引發(fā)的參數(shù)轉(zhuǎn)變。15度左右的砷(或銻)注入角能夠降低電壓閾值(Vt)，而不減少DWELL p型注入劑量，使得能夠同時(shí)改善Vt和控制寄生NPN的體摻雜。DWELL p型注入和任選的Dwell砷(或銻)注入能夠使用相同的掩模。然而，NLDD注入(用于BiMOS工藝流程)可以與僅包含p型注入的DWELL一起使用。

所公開的多晶硅柵極工藝的DWELL激活/驅(qū)動(dòng)能夠包括已經(jīng)被包括在常規(guī)BiMOS工藝流程中的多晶硅氧化步驟，其在柵極圖案化、柵極蝕刻和柵極光致抗蝕劑去除之后，是短暫的熱氧化，所述短暫的熱氧化輕微氧化多晶硅的側(cè)壁，并形成“多晶硅裂口(polysilicon smile)”，其是在多晶硅柵極的邊緣處的柵極氧化物的輕微增厚。DWELL激活/驅(qū)動(dòng)還能夠包括RTA工藝以激活一個(gè)或多個(gè)Dwell摻雜劑并輕微橫向擴(kuò)展摻雜分布，這有助于形成良好限定的LDMOS器件溝道并抑制寄生體NPN雙極性作用。例如，在一個(gè)具體實(shí)施例中可以使用在約1,000℃下持續(xù)1至4分鐘的RTA。當(dāng)柵極電極材料包括多晶硅時(shí)，n型源極-漏極注入(NSD)可以任選地與DWELL共同圖案化以降低源極電阻并且改善多晶硅柵極n型摻雜。

側(cè)壁間隔物138通常形成在柵極電極123的側(cè)壁上。間隔物材料的薄層也任選地顯示在柵極電極123的頂部上。在圖2A中示出的柵極電極123的頂部上的間隔物材料可以存在或可以不存在。在一個(gè)實(shí)施例中，側(cè)壁間隔物138包括氮化硅。示出了包括在間隔物138上方的金屬前電介質(zhì)(PMD)139。

步驟106包括在DWELL區(qū)130中形成n+源極(源極)區(qū)148，以及在NDRIFT區(qū)120中形成n+漏極(漏極)區(qū)145。通常隨后進(jìn)行接觸(例如，任選的硅化物，PMD 139和通孔)和金屬化處理，包括接觸DWELL區(qū)130的到背柵極的接觸142，到源極的接觸143，到漏極的接觸144，以及到柵極的接觸147。

使用該公開的DWELL工藝和相關(guān)聯(lián)的LDMOS布局，由于DWELL與柵極電極的一個(gè)或多個(gè)邊緣自對(duì)準(zhǔn)，如上所述，LDMOS器件的L_EFF可以減小到低至75nm。減小的L_EFF使得能夠顯著改善RSP和Qgate兩者。LDMOS器件200還具有如圖2A所示的其X_D參數(shù)，其對(duì)應(yīng)于NDRIFT區(qū)120的外邊緣上的柵極電介質(zhì)122的有源部分，該X_D參數(shù)通常僅為200nm至300nm。先前的技術(shù)節(jié)點(diǎn)LDMOS器件具有約500nm至1,000nm的X_D。因?yàn)楦怃J的DWELL摻雜，制造更尖銳的pn結(jié)，提供使用更尖銳的NDRIFT 120摻雜分布的機(jī)會(huì)，所以所公開的實(shí)施例減小了X_D。由于該公開的特征使得一切更小，所以需注意，光刻對(duì)準(zhǔn)通常變得更重要，使得所公開的DWELL處理的自對(duì)準(zhǔn)性質(zhì)通常變得更重要。

對(duì)于功率轉(zhuǎn)換器應(yīng)用，諸如在一個(gè)具體應(yīng)用中用于半橋式降壓DC/DC轉(zhuǎn)換器，通常有三種不同類型的LDMOS器件。低側(cè)LDMOS晶體管具有接地的源極和體區(qū)，因此此類LDMOS器件能夠在p外延115中工作而沒(méi)有任何隔離(即，沒(méi)有深溝槽(DT)，沒(méi)有NBL，沒(méi)有BISO，以及沒(méi)有DEEPN下沉槽(sinker))。另一個(gè)LDMOS器件是構(gòu)建到n型槽中的ISO LDMOS晶體管。ISO端子是n槽，并且其能夠與源極/背柵極區(qū)和漏極分開地偏置。又一個(gè)用于高側(cè)應(yīng)用的LDMOS器件與ISO LDMOS晶體管類似地構(gòu)建，但是ISO和漏極電連接在一起(通常通過(guò)金屬1(MET1))。對(duì)于這些類型的LDMOS器件中的每一個(gè)，需要增加開關(guān)頻率以減小外部無(wú)源部件諸如電感器的尺寸，同時(shí)保持集成功率FET中的低功耗。這涉及在導(dǎo)通狀態(tài)電阻RSP減小時(shí)減小功率FET的開關(guān)寄生Qgate和Cdrain，這些減小都由所公開的LDMOS器件提供。

圖2B是根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)130的示例LDMOS器件200’的頂視圖，DWELL注入利用柵極電極123’的邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)130與柵極電極123自對(duì)準(zhǔn)，其中柵極電極123是跑道配置。隔離槽240被示出為框架化LDMOS器件200’，LDMOS器件200’如上所述能夠包括NBL以及提供將p外延115的頂表面聯(lián)接到NBL 111的垂直壁的n+下沉槽。被示為142a的背柵極/體接觸區(qū)是在Dwell區(qū)130的表面處的集成背柵極接觸。背柵極/體接觸區(qū)142a能夠通過(guò)添加用于CMOS區(qū)段的p+SD(PSD)注入而形成在DWELL區(qū)130內(nèi)，p+SD(PSD)注入是非常重度(p+)的硼摻雜。一種布置具有在常規(guī)幾何形狀中的多個(gè)背柵極PSD條紋或正方形，其中NSD注入覆蓋源極/背柵極區(qū)的未被PSD覆蓋的區(qū)域以與源極148的低電阻接觸。背柵極/體接觸區(qū)142a允許p型體區(qū)(Dwell區(qū)130和p體140)通過(guò)硅化物層歐姆短接至n+源極148。

對(duì)于LDMOS器件200’，DWELL掩模被圖案化，從而在兩側(cè)上的柵極電極123’上停止。通常期望避免將DWELL掩模開口延伸太遠(yuǎn)進(jìn)入柵極電極123’中，以避免用p型DWELL注入反摻雜多晶硅。

圖3示出根據(jù)示例實(shí)施例的具有顯示DWELL注入的DWELL區(qū)130的所公開的LDMOS器件300(沒(méi)有如圖2A中所示的LOCOS層137)的平面版本，DWELL注入利用柵極電極的邊緣描繪DWELL離子注入的邊緣，使得DWELL區(qū)130與柵極電極123自對(duì)準(zhǔn)。如上所述，DWELL掩模被圖案化，在這種情況下，圖案停止在跑道形狀的兩側(cè)上的柵極電極123(例如，多晶硅)上。

用于CMOS電路系統(tǒng)的p型源極-漏極注入(PSD)可以任選地被圖案化以提供背柵極/體接觸142a(鄰近于NSD+DWELL區(qū)形成)，以減小寄生NPN的p體140的基極電阻，進(jìn)一步抑制體NPN作用。DWELL掩模可以跨過(guò)背柵極/體接觸142a任選地延伸，或者其可以鄰近PSD邊緣停止。PLDD2(用于形成5V PMOS的純p型SD延伸注入)也可以任選地被添加到背柵極/體接觸142a，從而任選地部分延伸到圖2A中的n型DWELL 135中，以加強(qiáng)其中的p型體摻雜，從而進(jìn)一步抑制寄生體NPN作用。

實(shí)例

通過(guò)以下具體實(shí)例進(jìn)一步說(shuō)明所公開的實(shí)施例，其不應(yīng)以任何方式解釋為限制本公開的范圍或內(nèi)容。

圖4A示出針對(duì)與具有LOCOS層137的LDMOS器件200類似的所公開的LDMOS器件(示為“10V新LDMOS”)與已知的LDMOS器件(示為“已知的LDMOS 7V ISO LDMOS”)的模擬VGate與QGate曲線圖。如上所述，已知的LDMOS器件在工藝早期(柵極之前)具有DWELL，其被認(rèn)為產(chǎn)生DWELL擴(kuò)散與多晶硅柵極的邊緣之間的未對(duì)準(zhǔn)，這導(dǎo)致LDMOS器件的L_EFF為至少200nm，通常為≥500nm(0.5μm)。Qgate被示為通過(guò)所提供的短Leff(約100nm)和LOCOS層顯著改善。

圖4B示出針對(duì)所公開的LDMOS器件(示為“新LDMOS”)與已知的LDMOS器件的RDS.QGtot的模擬數(shù)據(jù)。RDS.QGtot被示為通過(guò)所公開的LDMOS器件大大減少。圖4C示出針對(duì)所公開的LDMOS器件(再次示為“新LDMOS”)與已知的LDMOS器件的RSP的模擬數(shù)據(jù)。RSP被示為也通過(guò)所公開的LDMOS器件大大減少。這些參數(shù)比已知的LDMOS器件顯著改善，同時(shí)還發(fā)現(xiàn)了保持LDMOS器件抵擋漏極電壓的能力(即，不犧牲漏極-源極擊穿電壓(BVDSS))并維持低的結(jié)泄漏。

所公開的實(shí)施例能夠用于形成半導(dǎo)體芯片，其可以集成到各種組裝流程中以形成各種不同的器件和相關(guān)產(chǎn)品。半導(dǎo)體芯片可包括其中的各種元件和/或其上的各層，包括阻擋層、介電層、器件結(jié)構(gòu)、有源元件和無(wú)源元件，包括源極區(qū)、漏極區(qū)、位線、基極、發(fā)射極、集電極、導(dǎo)電線、導(dǎo)電通孔等。此外，半導(dǎo)體芯片能夠由包括雙極性、絕緣柵雙極性晶體管(IGBT)、CMOS、BiCMOS和MEMS的各種工藝形成。

本公開相關(guān)領(lǐng)域的技術(shù)人員將理解，在要求保護(hù)的發(fā)明的范圍內(nèi)，許多其他實(shí)施例和實(shí)施例的變型是可能的，并且在不脫離本公開的范圍的情況下，可以對(duì)所描述的實(shí)施例做出進(jìn)一步的添加、刪除、替換和修改。