技術領域

本發(fā)明構思涉及一種半導體裝置，更具體地，涉及一種禁止對寫入存儲器的數(shù)據(jù)修改的一次性可編程(OTP)存儲裝置以及制造該一次性可編程存儲裝置的方法。

背景技術：

在諸如存儲電子數(shù)據(jù)的非易失性存儲裝置的存儲裝置中，即使當切斷或從裝置去除電源時也會保留所存儲的數(shù)據(jù)。例如，非易失性存儲裝置的示例可以包括只讀存儲器(ROM)、磁盤、光盤、閃存裝置等。禁止改變寫入的數(shù)據(jù)的非易失性存儲裝置被稱作OTP存儲裝置。如果數(shù)據(jù)在OTP存儲裝置中被編程，則包括在OTP存儲裝置中并且為數(shù)據(jù)存儲的單元的OTP單元的結構被改變?yōu)椴豢赡娴慕Y構，并且可以通過使用該不可逆的結構來存儲值0或1。

技術實現(xiàn)要素：

發(fā)明構思提供了一種OTP存儲裝置、一種制造該存儲裝置的方法以及一種包括該存儲裝置的電子裝置，所述OTP存儲裝置使編程電壓降低以提高編程效率，增加了用于OTP存儲裝置的設計的外圍輸入/輸出(I/O)元件的可靠性，并且簡化設計。

根據(jù)發(fā)明構思的方面，提供了一種一次性可編程(OTP)存儲裝置，OTP存儲裝置設置有包括具有不同閾值電壓的多個金屬氧化物半導體場效應晶體管(MOSFET)的邏輯裝置，OTP存儲裝置包括：程序晶體管，被構造為根據(jù)被施加到第一柵極結構的編程電壓而一次寫入數(shù)據(jù)，程序晶體管包括所述第一柵極結構；讀取晶體管，被構造為根據(jù)被施加到第二柵極結構的操作電壓而讀取存儲在程序晶體管中的數(shù)據(jù)，讀取晶體管包括所述第二柵極結構，其中，多個MOSFET中的至少一個包括具有高k介電層、稀土元素(RE)供給層、第一金屬層和第二金屬層的第三柵極結構，其中，第一柵極結構包括具有至少一個層的第一柵極氧化物層和在第一柵極氧化物層上的具有至少一個層的第一金屬電極層，并且第一柵極結構包括第一結構和第二結構中的至少一種結構，在第一結構處，第一金屬電極層比第一金屬層的厚度與第二金屬層的厚度的總和薄，在第二結構處，第一柵極氧化物層比高k介電層的厚度與RE供給層的厚度的總和薄。

根據(jù)發(fā)明構思的另一方面，提供了一種一次性可編程(OTP)存儲裝置，所述OTP存儲裝置包括具有第一柵極結構、第二柵極結構和第三柵極結構中的一種柵極結構的晶體管，其中，第一柵極結構包括高k介電層、稀土元素(RE)供給層和第二金屬層，第二柵極結構包括高k介電層、第一金屬層和第二金屬層，第三柵極結構包括高k介電層和第二金屬層。

根據(jù)發(fā)明構思的另一方面，提供了一種電子裝置，所述電子裝置包括邏輯裝置和設置在邏輯裝置附近的一次性可編程(OTP)存儲裝置，其中，邏輯裝置包括具有不同閾值電壓的多個金屬氧化物半導體場效應晶體管(MOSFET)，多個MOSFET中的至少一個包括具有高k介電層、稀土元素(RE)供給層、第一金屬層和第二金屬層的第一柵極結構，OTP存儲裝置包括具有第二柵極結構的晶體管，第二柵極結構包括具有至少一個層的第一柵極氧化物層和在第一柵極氧化物層上的具有至少一個層的第一金屬電極層，其中，第二柵極結構包括第一結構和第二結構中的至少一種結構，在第一結構中，第一金屬電極層形成為比第一金屬層的厚度與第二金屬層的厚度的總和薄，在第二結構中，第一柵極氧化物層形成為比高k介電層的厚度與RE供給層的厚度的總和薄。

根據(jù)發(fā)明構思的另一方面，提供了一種制造一次性可編程(OTP)存儲裝置的方法，該方法包括：準備限定有第一區(qū)域至第四區(qū)域的半導體基底；在半導體基底上形成界面層和高k介電層；在高k介電層上形成稀土元素(RE)供給層；在第一區(qū)域和第二區(qū)域處的RE供給層上形成第一掩模，通過使用第一掩模來蝕刻在第三區(qū)域和第四區(qū)域處的RE供給層，以去除RE供給層；在第一區(qū)域和第二區(qū)域處的RE供給層以及第三區(qū)域和第四區(qū)域處的高k介電層上形成第一金屬層；在第一區(qū)域和第三區(qū)域處的第一金屬層上形成第二掩模，通過使用第二掩模來蝕刻在第二區(qū)域和第四區(qū)域處的第一金屬層，以去除第一金屬層；在第一區(qū)域和第三區(qū)域處的第一金屬層、第二區(qū)域處的RE供給層和第四區(qū)域處的高k介電層上形成第二金屬層；形成在第一區(qū)域處的第一柵極結構、在第二區(qū)域處的第二柵極結構、在第三區(qū)域處的第三柵極結構和在第四區(qū)域處的第四柵極結構，第一柵極結構包括界面層、高k介電層、RE供給層、第一金屬層和第二金屬層，第二柵極結構包括界面層、高k介電層、RE供給層和第二金屬層，第三柵極結構包括界面層、高k介電層、第一金屬層和第二金屬層，第四柵極結構包括界面層、高k介電層和第二金屬層，其中，OTP存儲裝置包括具有第二柵極結構至第四柵極結構中的一種柵極結構的晶體管。

根據(jù)發(fā)明構思的另一方面，提供了一種存儲裝置，該存儲裝置包括：基底；第一區(qū)域，在基底上，其中設置有OTP存儲裝置；第二區(qū)域，在基底上，其中設置有包括多個金屬氧化物半導體(MOS)晶體管的邏輯裝置，其中，所述OTP存儲裝置包括：程序晶體管，包括第一柵極結構，程序晶體管被構造為根據(jù)被施加到第一柵極結構的編程電壓而一次寫入數(shù)據(jù)；讀取晶體管，被構造為根據(jù)被施加到第二柵極結構的操作電壓而讀取存儲在程序晶體管中的數(shù)據(jù)，其中，MOS晶體管中的至少一個包括具有高k介電層、稀土元素(RE)供給層、第一金屬層和第二金屬層的第三柵極結構。

附圖說明

通過下面結合附圖的詳細的描述，將更加清楚地理解發(fā)明構思的實施例，在附圖中：

圖1是示意性地示出根據(jù)實施例的OTP存儲裝置的剖視圖；

圖2A和圖2B是用于描述圖1的OTP存儲裝置的操作的電路圖；

圖3A和圖3B是用于描述根據(jù)另一實施例的OTP存儲裝置的結構的電路圖；

圖4是用于描述根據(jù)實施例的應用于OTP存儲裝置的晶體管的一種或更多種柵極結構的剖視圖；

圖5A至圖5C是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖；

圖6A至圖7是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖；

圖8是示意性地示出根據(jù)實施例的OTP存儲裝置的透視圖；

圖9A至圖9C是示出圖8中所示的OTP存儲裝置的晶體管結構的透視圖和剖視圖；

圖10至圖12是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖；

圖13和圖14是根據(jù)實施例的將OTP存儲裝置布置為單位單元的OTP單元陣列的電路圖；

圖15是示出包括根據(jù)實施例的OTP存儲裝置的芯片上系統(tǒng)(SoC)的結構的框圖；

圖16是示出包括根據(jù)實施例的SoC的電子系統(tǒng)的結構的框圖；

圖17A至圖17E是用于描述根據(jù)實施例制造OTP存儲裝置的方法的原理的剖視圖；

圖18A至圖18F是示出制造OTP存儲裝置的工藝的剖視圖；

圖19A至圖19H是示出制造圖6A的OTP存儲裝置的工藝的剖視圖；以及

圖20A至圖29C是示出制造圖9A的OTP存儲裝置的工藝的透視圖和剖視圖。

具體實施方式

圖1是示意性示出根據(jù)實施例的OTP存儲裝置100的剖視圖。圖2A和圖2B是用于描述圖1的OTP存儲裝置100的操作的電路圖。

參照圖1，根據(jù)本實施例的OTP存儲裝置100可以包括可以成對的程序晶體管T0和讀取晶體管T1。程序晶體管T0和讀取晶體管T1中的每個可以形成在半導體基底101上。程序晶體管T0和讀取晶體管T1可以共同地構造或形成OTP存儲裝置100的單位單元。

半導體基底101可以以體硅晶片或絕緣體上硅(SOI)晶片為基礎。然而，半導體基底的材料不限于硅。例如，半導體基底101可以包括用于諸如鍺(Ge)等的IV族半導體、諸如硅鍺(SiGe)或碳化硅(SiC)等的IV-IV族化合物半導體或諸如砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)等的III-V族化合物半導體的材料。另外，半導體基底101可以以SiGe晶片、外延晶片、拋光晶片或退火晶片等為基礎。

半導體基底101可以是例如包括p型雜質離子的p型基底。然而，半導體基底101不限于P型基底。例如，半導體基底101可以是包括n型雜質離子的n型基底。半導體基底101可以包括通過諸如淺溝槽隔離(STI)的隔離層150限定在半導體基底101的上部中的有源區(qū)域ACT。有源區(qū)域ACT可以包括通過將高濃度雜質離子(即，摻雜劑)注入半導體基底101中而形成的雜質區(qū)域。例如，有源區(qū)域ACT可以包括源極/漏極區(qū)域103和在柵極結構120-T1下面的溝道區(qū)域105，其中，源極/漏極區(qū)域103通過將為1E20/cm³或更多的雜質注入半導體基底101的在讀取晶體管T1的柵極結構120-T1的兩側上的上部中而形成，如所示，源極/漏極區(qū)域103可以包括高濃度摻雜區(qū)域103h和低濃度摻雜區(qū)域(LDD)103l。

隔離層150可以形成在圍繞與OTP存儲裝置100的單位單元對應的有源區(qū)域ACT的結構中。隔離層150可以設置在多個有源區(qū)域ACT之間，并且可以使有源區(qū)域ACT電隔離。隔離層150可以包括例如氧化硅、氮化硅、氮氧化硅和它們的組合中的至少一種。

如上所述，OTP存儲裝置100的單位單元可以包括程序晶體管T0和讀取晶體管T1。程序晶體管T0(一類反熔絲器件)可以是導電狀態(tài)可變的結構。

用于參考，反熔絲器件可以是從非導電狀態(tài)到導電狀態(tài)可變的結構，響應于諸如編程電壓或電流的電應力，反熔絲器件可以從高阻態(tài)變成低阻態(tài)?？梢砸詳?shù)微秒至數(shù)十微秒的脈沖形式來施加編程電壓。反熔絲器件可以以電容器結構簡單地實施，或者可以以如在根據(jù)本實施例的OTP存儲裝置100中的晶體管結構實施。具有晶體管結構的反熔絲器件可以通過互補金屬氧化物半導體(CMOS)工藝與外圍晶體管一起實施。這里，CMOS工藝可以包括通過使用有源鰭形成具有三維(3D)結構的晶體管的鰭式場效應晶體管工藝。另外，雖然反熔絲器件具有晶體管結構，但是除了特殊情況反熔絲器件可以不執(zhí)行普通的晶體管功能。在根據(jù)本實施例的OTP存儲裝置100中，反熔絲器件可以以晶體管結構形成，并且可以具有與讀取晶體管T1的柵極結構基本相同的柵極結構。因此，反熔絲器件可以被稱作程序晶體管T0。在下文中，程序晶體管T0可以具有與反熔絲器件的含義相同或相似的含義。

如所示，程序晶體管T0可以包括柵極結構120-T0、間隔件130和源極/漏極區(qū)域103。柵極結構120-T0可以包括與半導體基底101接觸的柵極氧化物層121/123和具有堆疊在柵極氧化物層121/123上的至少一個層的金屬層120m。柵極氧化物層121/123可以包括例如界面層121和高k介電層123。將在描述圖4或圖5A時詳細地描述柵極氧化物層121/123和金屬層120m。

間隔件130可以形成在柵極結構120-T0的兩側上，并且可以由諸如氧化物、氮化物或氮氧化物等的絕緣材料形成。例如，間隔件130可以由氧化硅、氮化硅和/或氮氧化硅等形成。間隔件130可以以L形狀形成，而不限于所示出的形狀。另外，間隔件130可以由單層形成，但不限于此。在其它實施例中，間隔件130可以由多層形成。

源極/漏極區(qū)域103可以用作程序晶體管T0中的一類電流路徑，但是可以不對應于普通的源極/漏極區(qū)域。然而，源極/漏極區(qū)域103也可以共用于讀取晶體管T1中。因此，在讀取晶體管T1中，源極/漏極區(qū)域103可以對應于正常的源極/漏極區(qū)域。另外，如所示，在程序晶體管T0中，替代源極/漏極區(qū)域的隔離層150可以設置在柵極結構120-T0的一側上。因為設置了隔離層150，所以程序晶體管T0可以具有其中一個端子被浮置的結構(見圖2A)。根據(jù)情況，程序晶體管T0可以形成為源極和漏極彼此連接的耗盡型(見圖3A)。用于參考，當程序晶體管T0具有浮置結構時，OTP存儲裝置可以具有1.5TR結構，當程序晶體管T0具有耗盡結構時，OTP存儲裝置可以具有2TR結構。

如所示，讀取晶體管T1可以包括柵極結構120-T1、間隔件130、源極/漏極區(qū)域103以及溝道區(qū)域105。讀取晶體管T1可以被稱作存取晶體管或傳輸晶體管。柵極結構120-T1和間隔件130可以均包括與程序晶體管T0的柵極結構120-T0和間隔件130的結構和材料基本相同的結構和材料。因此，柵極結構120-T1可以包括在半導體基底101上的柵極氧化物層121/123和在柵極氧化物層121/123上的金屬層120m。另外，間隔件130可以在柵極結構120-T1的兩側上由諸如氧化物、氮化物或氮氧化物等的絕緣材料形成。

源極/漏極區(qū)域103可以形成在半導體基底101的在柵極結構120-T1的兩側上的上部中，溝道區(qū)域105可以在柵極結構120-T1下面形成在半導體基底101的在源極與漏極之間的上部中。因為讀取晶體管T1是普通的晶體管，所以源極/漏極區(qū)域103和溝道區(qū)域105可以分別執(zhí)行與普通的晶體管的源極/漏極區(qū)域和溝道區(qū)域的功能基本相同的功能。另外，如所示，位線170可以接觸源極/漏極區(qū)域103(例如，源極區(qū)域)，例如，高濃度摻雜區(qū)域103h。

參照圖2A和圖2B來簡要描述OTP存儲裝置100的操作原理，如圖2A中所示，由于圖1中所示的柵極氧化物層121/123，在將編程電壓施加到柵極結構WLP之前可以在程序晶體管T0的柵極結構WLP與源極/漏極區(qū)域103之間保持高阻態(tài)。因此，當將某一電壓施加到程序晶體管T0的柵極結構WLP和位線170并且將操作電壓施加到讀取晶體管T1的柵極結構WLR時，流到位線170的電流可以相對低。

當將高的編程電壓施加到程序晶體管T0的柵極結構WLP時，可以擊穿柵極氧化物層121/123，因此可以變?yōu)榈妥钁B(tài)。在圖2B中，程序晶體管T0可以變?yōu)榈妥钁B(tài)。這里，程序晶體管T0被示出為電阻器而不是晶體管。如上所述，程序晶體管T0可以進入低阻態(tài)。當將某一電壓施加到程序晶體管T0的柵極結構WLP和位線170并且將操作電壓施加到讀取晶體管T1的柵極結構WLR時，流到位線170的電流可以相對高。結果，OTP存儲裝置100可以通過將高編程電壓施加到程序晶體管T0來存儲數(shù)據(jù)。例如，OTP存儲裝置100可以存儲與程序晶體管T0保持高阻態(tài)的情況對應的數(shù)據(jù)(存儲為值0)，并且可以存儲與程序晶體管T0由于施加到其的編程電壓而變成低阻態(tài)的情況對應的數(shù)據(jù)(存儲為值1)。

在根據(jù)本實施例的OTP存儲裝置100中，程序晶體管T0和讀取晶體管T1可以通過CMOS工藝等來形成。另外，程序晶體管T0和讀取晶體管T1可以以其中晶體管的閾值電壓低的結構和/或其中柵極氧化物層的厚度薄的結構形成。因此，在程序晶體管T0中，柵極氧化物層因施加低的編程電壓而被擊穿，因此，容易地執(zhí)行編程。例如，在根據(jù)本實施例的OTP存儲裝置100中，程序晶體管T0的柵極結構120-T0和讀取晶體管T1的柵極結構120-T1可以均以其中薄地形成有金屬層的結構和/或其中省略稀土元素(RE)供給層的結構形成。

在根據(jù)本實施例的OTP存儲裝置100中，程序晶體管T0和讀取晶體管T1可以通過CMOS工藝等形成，而且，程序晶體管T0可以形成為因施加低編程電壓而易于擊穿的結構，因而增強了OTP存儲裝置100的編程效率，并且增加了用于OTP存儲裝置100的設計的外圍輸入/輸出(I/O)元件的可靠性，結果簡化了設計。根據(jù)構造和/或情況，僅程序晶體管T0可以形成為因施加低編程電壓而容易擊穿的結構。然而，因為讀取晶體管T1通過CMOS工藝等與程序晶體管T0一起形成，所以考慮到工藝的困難程度而可以使程序晶體管T0和讀取晶體管T1形成為基本相同的結構。因此，讀取晶體管T1也可以因施加低編程電壓而擊穿。

用于參考，在OTP存儲裝置中，為了容易地執(zhí)行編程，即，為了容易地擊穿柵極氧化物層，通常將高的電壓施加到程序晶體管。另外，OTP存儲裝置可以具有其中程序晶體管的柵極氧化物層容易被擊穿的結構。在傳統(tǒng)OTP存儲裝置中，將4V或更大的高編程電壓施加到程序晶體管。另外，電荷泵(charge pump)和電平位移器(level shifter)可以通常用于施加高電壓。然而，當施加4V或更大的高電壓時，應用于電荷泵和電平位移器的I/O元件的可靠性劣化，并且泄露出現(xiàn)。因此，為了解決泄露和I/O元件的可靠性的問題而可以使電荷泵形成為具有大的尺寸，但是浪費了面積，引起集成度的降低。另外，在降低程序晶體管的編程電壓的情況下，OTP存儲裝置的編程效率降低。

然而，在根據(jù)本實施例的OTP存儲裝置100中，程序晶體管T0可以形成為因施加低編程電壓而容易擊穿的結構，因而解決了傳統(tǒng)OTP存儲裝置的問題。

圖3A和圖3B是用于描述根據(jù)另一實施例的OTP存儲裝置的結構的電路圖。

參照圖3A，在根據(jù)本實施例的OTP存儲裝置100'中，程序晶體管T0'可以形成為源極和漏極彼此連接的耗盡型。具有這樣的結構的OTP存儲裝置100'可以被稱作具有2TR結構的OTP存儲裝置。即使在根據(jù)本實施例的存儲裝置100'中，程序晶體管T0'的柵極結構(圖1的120-T0)和讀取晶體管T1的柵極結構(圖1的120-T1)可以均包括柵極氧化物層(圖1的121/123)和具有至少一個層的金屬層(圖1的120m)。程序晶體管T0'的柵極結構(圖1的120-T0)和讀取晶體管T1的柵極結構(圖1的120-T1)可以形成為具有基本相同或相似的結構。

參照圖3B，根據(jù)本實施例的OTP存儲裝置100"可以被構造有一個晶體管，例如，PMOS晶體管。具有這樣的結構的OTP存儲裝置100"可以被稱作具有1TR結構的OTP存儲裝置。為了簡要描述操作原理，PMOS晶體管的源極區(qū)域和漏極區(qū)域可以全部保持浮置狀態(tài)。在將編程電壓施加到柵電極和主體的兩端時，可以擊穿柵極氧化物層。當進行擊穿時，可以在柵電極和主體之間形成寄生PN二極管。在進行擊穿之前，PMOS晶體管可以呈電流在柵電極與主體之間幾乎不流動的開路狀態(tài)，數(shù)據(jù)可以對應于0。當進行擊穿時，電流可以通過形成在柵電極與主體之間的PN二極管流動，數(shù)據(jù)可以對應于1。

即使在根據(jù)本實施例的圖3B的OTP存儲裝置100"中，PMOS晶體管也可以包括柵極氧化物層(圖1的121/123)和具有至少一個層的金屬層(圖1的120m)。然而，PMOS晶體管可以在半導體基底中形成的N型阱中形成。另外，具有至少一個層的金屬層可以由p型金屬形成。

用于參考，n型金屬可以表示構造NMOS晶體管的柵電極的金屬，p型金屬可以表示構造PMOS晶體管的柵電極的金屬。通常地，n型金屬可以包括具有鈦(Ti)或鉭(Ta)的鋁(Al)化合物。例如，n型金屬可以包括諸如TiAlC、TiAlN、TiAlC-N或TiAl等的Al化合物。然而，n型金屬的材料不限于所述材料。p型金屬可以包括鉬(Mo)、鈀(Pd)、釕(Ru)、鉑(Pt)、TiN、WN、TaN、銥(Ir)、TaC、RuN和MoN中的至少一種。具體地，TiN可以主要用作p型金屬。然而，p型金屬的材料不限于所述材料。

圖4是用于描述根據(jù)實施例的應用于OTP存儲裝置的晶體管的一種或更多種柵極結構的剖視圖。

參照圖4，根據(jù)本實施例的OTP存儲裝置可以包括程序晶體管T0和讀取晶體管T1。程序晶體管T0和讀取晶體管T1中的每個的柵極結構可以包括各種材料層。例如，如在最左邊的部分中所示，程序晶體管T0和讀取晶體管T1中的每個的第一柵極結構G1可以包括界面層/高k介電層121/123、RE供給層125、阻擋金屬層126和第二金屬層129。

在圖4中，界面層/高k介電層121/123示出為一層，但界面層121和高k介電層123可以是不同的層。詳細地，界面層121可以形成在半導體基底101上，并且可以由諸如氧化物、氮化物或氮氧化物等的絕緣材料薄薄地形成。例如，界面層121可以由氧化硅(SiO₂)和/或氮氧化硅(SiON)等形成。界面層121可以與高k介電層123一起構造柵極氧化物層。

高k介電層120可以被稱作高k層，并且可以由具有高介電常數(shù)(k)的介電材料形成。高k介電層123可以由鉿(Hf)基材料或鋯(Zr)基材料形成。例如，高k介電層123可以包括氧化鉿(HfO₂)、氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氮氧化鉿(HfON)、氧化鉿鋁(HfAlO)、氧化鉿鑭(HfLaO)、氧化鋯(ZrO₂)和/或氧化鋯硅(ZrSiO)等。

而且，高k介電層123的材料不限于Hf基材料或Zr基材料。在其它實施例中，高k介電層123可以包括另一種材料，例如，氧化鑭(La₂O₃)、氧化鑭鋁(LaAlO₃)、氧化鉭(Ta₂O₅)、氧化鈦(TiO₂)、鍶鈦氧化物(SrTiO₃)、氧化釔(Y₂O₃)、氧化鋁(Al₂O₃)、氧化鉛鈧鉭(PbSc_0.5Ta_0.5O₃)和/或鉛鋅鈮氧化物(PbZnNbO₃)等。

高k介電層123可以通過諸如原子層沉積(ALD)方法、化學氣相沉積(CVD)方法、物理氣相沉積(PVD)方法等各種沉積方法形成。隨后，為了調整從RE供給層125擴散的RE的數(shù)量，可以在形成高k介電層123期間調整膜材料結構和層厚度。可以針對高k介電層123執(zhí)行熱處理或相關技術。

RE供給層125可以形成在界面層/高k介電層121/123上，并且可以包括RE。例如，RE供給層125可以包括鑭(La)、鈧(Sc)、鉺(Er)、鍶(Sr)和釔(Yt)中的至少一種，但不限于此。在其它實施例中，RE供給層125可以包括另一種RE。在第一柵極結構G1中，RE供給層125可以包括氧化鑭(LaO)。

RE供給層125可以通過材料的擴散將RE供給到界面層121與高k介電層123之間的界面。在界面層121與高k介電層123之間的界面上的RE可以與界面層121的材料(例如，SiO₂或SiON)一起形成偶極子，因而改變了包括第一柵極結構G1和有源區(qū)域ACT的程序晶體管T0或讀取晶體管T1的閾值電壓(Vt)。通常地，通過將RE供給到界面層121與高k介電層123之間的界面，NMOS晶體管的閾值電壓(Vt)可以降低，并且/或者PMOS晶體管的閾值電壓(Vt)可以增加。

阻擋金屬層126可以形成在RE供給層125上以防止RE擴散到第二金屬層129。另外，阻擋金屬層126使第二金屬層129能夠容易地沉積。阻擋金屬層126可以包括金屬氮化物。金屬氮化物可以包括例如鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鑭(La)或它們的組合的氮化物。在根據(jù)本實施例的第一柵極結構G1中，阻擋金屬層126可以由包括TiN層和TaN層的雙層形成。另外，在根據(jù)本實施例的第一柵極結構G1中，可以省略阻擋金屬層126。

第二金屬層129可以形成在阻擋金屬層126上，例如，可以由n型金屬形成。例如，當?shù)诙饘賹?29由n型金屬形成時，第二金屬層129可以包括包含Ti或Ta的Al化合物。例如，第二金屬層129可以包括諸如TiAlC、TiAlN、TiAlC-N或TiAl的Al化合物或諸如TaAlC、TaAlN、TaAlC-N、或TaAl的Al化合物。然而，第二金屬層129的作為n型金屬的材料不限于所述材料。第二金屬層129可以由p型金屬形成而不限于n型金屬。當?shù)诙饘賹?29由p型金屬形成時，第二金屬層129可以包括鉬(Mo)、鈀(Pd)、釕(Ru)、鉑(Pt)、TiN、WN、TaN、銥(Ir)、TaC、RuN和MoN中的至少一種。然而，第二金屬層129的作為p型金屬的材料不限于所述材料。第二金屬層129可以由包括兩個層或更多層(而非單層)的多層形成。

再參照根據(jù)本實施例的第一柵極結構G1，第二金屬層129可以由n型金屬形成，并且可以包括Al。例如，第二金屬層129可以形成為TiAlC層。在根據(jù)本實施例的第一柵極結構G1中，第二金屬層129和阻擋金屬層126可以構造金屬電極。用于參考，第二金屬層129的“第二”是考慮到在其它柵極結構G3和G4中第一金屬層127形成在第二金屬層129下面的情況而被附加。

作為程序晶體管T0和讀取晶體管T1中的每個的另一柵極結構的示例，次靠近左側的第二柵極結構G2可以包括界面層/高k介電層121/123、阻擋金屬層126和第二金屬層129。即，第二柵極結構G2可以具有不包括RE供給層的結構，即，省略了第一柵極結構G1的RE供給層125。第二柵極結構G2的界面層/高k介電層121/123、阻擋金屬層126和第二金屬層129與第一柵極結構G1的以上描述相似。

作為程序晶體管T0和讀取晶體管T1中每個的另一柵極結構的示例，設置在右側的端部上的第四柵極結構G4可以包括界面層/高k介電層121/123、阻擋金屬層126、第一金屬層127和第二金屬層129。界面層/高k介電層121/123、阻擋金屬層126和第二金屬層129與第一柵極結構G1的以上描述相似。

第一金屬層127可以形成在阻擋金屬層126上，并且可以包括Ti的氮化物、Ta的氮化物、Ti的氮氧化物或Ta的氮氧化物。例如，第一金屬層127可以包括諸如TiN和/或TaN等的兩元素金屬氮化物、諸如TiAlN、TaAlN、和/或TiSiN等的三元素金屬氮化物或它們的氧化形式(即，金屬氮氧化物)。在根據(jù)本實施例的第四柵極結構G4中，第一金屬層127可以形成為p型TiN層。

第一金屬層127可以通過諸如ALD方法、CVD方法、PVD方法等各種沉積方法來形成。第一金屬層127可以與第二金屬層129一起構造第四柵極結構G4的金屬電極，并且可以具有調整金屬電極的功函數(shù)的功能。因此，第一金屬層127可以被稱作功函數(shù)調整層。例如，第二金屬層129的Al可以通過擴散被注入第一金屬層127中，以調整金屬電極的功函數(shù)，而且，電子可以在第一金屬層127與第二金屬層129之間移動以調整功函數(shù)。因為通過Al的擴散和電子的移動來調整功函數(shù)，所以可以確定第四柵極結構G4的閾值電壓。作為更詳細的示例，當?shù)谝唤饘賹?27形成為p型TiN層時，NMOS晶體管的閾值電壓可以在第一金屬層127變得較薄時降低，PMOS晶體管的閾值電壓可以在第一金屬層127變得較厚時降低。即使在第四柵極結構G4中，阻擋金屬層126也可以構造金屬電極的一部分。

圖4中示出的第三柵極結構G3可以具有將RE供給層125進一步加入第四柵極結構G4中的結構或者將第一金屬層127進一步加入第一柵極結構G1中的結構。即，第三柵極結構G3可以包括界面層/高k介電層121/123、RE供給層125、阻擋金屬層126、第一金屬層127和第二金屬層129。

在根據(jù)本實施例的OTP存儲裝置中，程序晶體管T0和讀取晶體管T1可以均包括第一柵極結構G1、第二柵極結構G2和第四柵極結構G4中的一種。第一柵極結構G1、第二柵極結構G2和第四柵極結構G4可以在CMOS工藝中同時形成。例如，具有各種閾值電壓的多個MOS晶體管可以在CMOS工藝中通過使用多功函數(shù)金屬層來形成，并且第一柵極結構G1、第二柵極結構G2和第四柵極結構G4可以在CMOS工藝中同時形成。因為第一柵極結構G1、第二柵極結構G2和第四柵極結構G4在CMOS工藝中同時形成，所以附加的掩模和工藝是不必要的，與其它裝置相比制造工藝是有效率的。

用于參考，考慮在假設NMOS晶體管實現(xiàn)有第一柵極結構G1、第二柵極結構G2、第三柵極結構G3和第四柵極結構G4的情況下閾值電壓的電平，閾值電壓可以按第一柵極結構G1、第二柵極結構G2、第三柵極結構G3和第四柵極結構G4的順序增加。因為第一柵極結構G1包括RE供給層125，所以第一柵極結構G1可以在閾值電壓方面比第二柵極結構G2低。另外，因為第二柵極結構G2不包括第一金屬層127，所以第二柵極結構G2可以在閾值電壓方面比第四柵極結構G4低。因為第三柵極結構G3包括RE供給層125，所以第三柵極結構G3可以具有比第四柵極結構G4低的閾值電壓。通常地，第一金屬層127的閾值電壓調整功能比RE供給層125的閾值電壓調整功能好，因此，第二柵極結構G2可以在閾值電壓方面比第三柵極結構G3低。

考慮用于擊穿柵極氧化物層的擊穿電壓(即，編程電壓的電平),擊穿電壓可以按第二柵極結構G2、第一柵極結構G1、第四柵極結構G4和第三柵極結構G3的順序增加。金屬電極的厚度越薄，擊穿電壓越低。另外，柵極氧化物層的厚度越薄，擊穿電壓越低。這里，柵極氧化物層可以包括界面層121、高k介電層123和RE供給層125?；谶@樣的參考，第二柵極結構G2在金屬電極和柵極氧化物層中的每個的厚度中可以是最薄的。因此，第二柵極結構G2的擊穿電壓可以是最低的。RE供給層125通常形成為具有非常薄的10nm的厚度，并且將被直接擊穿，因此，在第二柵極結構G2的擊穿電壓之后第一柵極結構G1的擊穿電壓可以是接下來較高的。然后，擊穿電壓可以根據(jù)是否設置RE供給層125而按第四柵極結構G4和第三柵極結構G3的順序增加。

在根據(jù)本實施例的OTP存儲裝置中，可以使用第一電極結構G1、第二柵極結構G2和第四柵極結構G4中的一個代替擊穿電壓高的第三柵極結構G3來實現(xiàn)程序晶體管T0和讀取晶體管T1。因此，柵極氧化物層因將低的擊穿電壓(即，編程電壓)施加到程序晶體管T0而被擊穿，從而容易地執(zhí)行編程。

作為詳細的示例，當程序晶體管T0實現(xiàn)有第三柵極結構G3時，4V或更大的擊穿電壓(即，編程電壓)可以用于引起擊穿。另一方面，當程序晶體管T0實現(xiàn)有第二柵極結構G2時，可以使用3.75V或更低的低擊穿電壓。換言之，在對實現(xiàn)有第三柵極結構G3和第二柵極結構G2的程序晶體管T0編程的情況下，實現(xiàn)有第二柵極結構G2的程序晶體管T0可以用大約3.75V的電壓來100％編程，但實現(xiàn)有第三柵極結構G3的程序晶體管T0可以通過施加4.0V或更大的電壓來100％編程。另一方面，當施加大約3.75V的電壓時，實現(xiàn)有第三柵極結構G3的程序晶體管T0可以編程大約90％。

圖5A至圖5C是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖。

參照圖5A，根據(jù)本實施例的OTP存儲裝置100詳細地示出了在圖1的OTP存儲裝置100中的讀取晶體管T1。如上所述，在圖1和圖5A的OTP存儲裝置中，程序晶體管T0和讀取晶體管T1中的每個的柵極結構的結構可以基本相同。根據(jù)OTP存儲裝置的種類，源極/漏極結構可以具有稍許不同。因此，將參照普通的讀取晶體管T1的結構進行以下描述，以下其它實施例是相似的。

在根據(jù)本實施例的OTP存儲裝置100中，讀取晶體管T1可以包括有源區(qū)域ACT、柵極結構120和間隔件130。有源區(qū)域ACT和間隔件130如以上參照圖1所述。柵極結構120可以包括界面層121、高k介電層123、阻擋金屬層126、第二金屬層129和間隙填充金屬層129-u。在上面參照圖4描述了界面層121、高k介電層123、阻擋金屬層126和第二金屬層129。

間隙填充金屬層129-u可以形成在第二金屬層129上并且可以包括鎢(W)等。間隙填充金屬層129-u可以是在形成替代金屬柵極(RMG)結構期間在形成其它金屬層之后最終填充所保留的間隙的金屬層。如所示，間隙填充金屬層129-u可以構造柵極結構120的具有平坦結構的最上部的金屬層。間隙填充金屬層129-u的材料不限于鎢。間隙填充金屬層129-u可以由各種適合填充間隙的各種金屬形成。例如，間隙填充金屬層129-u可以包括從由諸如TiN或TaN的金屬氮化物、Al、金屬碳化物、金屬硅化物、金屬碳化鋁、金屬氮化鋁和金屬氮化硅等組成的組中選取的材料。根據(jù)情況，間隙填充金屬層129-u可以從存儲裝置100的構造中省略。

在根據(jù)本實施例的OTP存儲裝置100中，柵極結構120可以與圖4的第二柵極結構G2相似。即，除了間隙填充金屬層129-u，柵極結構120可以與圖4的第二柵極結構基本相同。如上所述，參照讀取晶體管T1進行描述，但程序晶體管T0的柵極結構也可以具有與讀取晶體管T1的柵極結構120的結構相同的結構。因此，根據(jù)本實施例的OTP存儲裝置100具有以上所述的優(yōu)異特性。即，根據(jù)本實施例的OTP存儲裝置100的程序晶體管T0和讀取晶體管T1可以通過CMOS工藝等與設置在另一區(qū)域中的晶體管一起形成。另外，程序晶體管T0和讀取晶體管T1中的每個的柵極結構120可以形成為第二柵極結構G2，通過施加低編程電壓來引起擊穿，因而增強了OTP存儲裝置100的編程效率，增加了用于OTP存儲裝置100的設計的外圍I/O元件的可靠性，并且簡化了設計。

參照圖5B，在根據(jù)本實施例的OTP存儲裝置100a中，讀取晶體管T1的柵極結構120a可以在存儲裝置100a還可以包括RE供給層125方面區(qū)別于圖5A的存儲裝置100。即，在根據(jù)本實施例的OTP存儲裝置100a中，讀取晶體管T1的柵極結構120a可以包括在高k介電層123上的RE供給層125，并且因此可以具有與圖4的第一柵極結構G1的結構相似的結構。即，除了間隙填充金屬層129-u之外，柵極結構120a可以與圖4的第一柵極結構G1基本相同。另外，在根據(jù)本實施例的OTP存儲裝置100a中，程序晶體管T0的柵極結構可以具有與讀取晶體管T1的柵極結構120a的結構基本相同的結構。

參照圖5C，在根據(jù)本實施例的OTP存儲裝置100b中，讀取晶體管T1的柵極結構120b可以在存儲裝置100b可以包括第一金屬層127方面進一步區(qū)別于圖5A的存儲裝置100。即，在根據(jù)本實施例的OTP存儲裝置100b中，讀取晶體管T1的柵極結構120b可以包括在阻擋金屬層126上的第一金屬層127，并且可以具有與圖4的第四柵極結構G4的結構相似的結構。即，除了間隙填充金屬層129-u之外，柵極結構120b可以與圖4的第四柵極結構G4基本相同。另外，在根據(jù)本實施例的OTP存儲裝置100b中，程序晶體管T0的柵極結構可以具有其與讀取晶體管T1的柵極結構120b的結構基本相同的結構。

圖6A至圖7是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖。

參照圖6A，根據(jù)本實施例的OTP存儲裝置200可以具有與圖5A的OTP存儲裝置100不同的RMG結構。例如，RMG結構可以包括金屬柵極，金屬柵極形成在通過使用虛設柵極結構形成源極/漏極區(qū)域之后去除了虛設柵極的部分中，并且RMG結構可以被稱作后柵極結構。

包括在根據(jù)本實施例的OTP存儲裝置200中的讀取晶體管T1可以包括有源區(qū)域ACT、柵極結構220和間隔件230。有源區(qū)域ACT可以通過隔離層限制在半導體基底201的上部分中。有源區(qū)域ACT可以包括源極/漏極區(qū)域203和溝道區(qū)域205。源極/漏極區(qū)域203可以包括高濃度摻雜區(qū)域203h和低濃度摻雜區(qū)域203l(共稱203)。

柵極結構220可以包括界面層221、高k介電層223、阻擋金屬層226、第二金屬層229和間隙填充金屬層229-u。間隔件230可以形成在柵極結構220的兩側上。另外，間隔件230可以被層間絕緣層240圍繞。層間絕緣層240可以形成在半導體基底201上，具體地，可以形成在未設置柵極結構220和間隔件230的部分中，從而層間絕緣層240可以圍繞間隔件230的側面。

柵極結構220的層狀結構可以與包括在圖5A的OTP存儲裝置100中的讀取晶體管T1的柵極結構120的結構相似。然而，構造柵極結構220的層中的每個層可以形成為圍繞半導體基底201的頂部和間隔件230的側面的結構。詳細地，界面層221可以形成在半導體基底201的頂部和間隔件230的側面上。高k介電層223可以形成在底層的頂部和界面層221的兩側上，并且可以包括夾在界面層221與阻擋金屬層226之間的側面部分和底部部分。另外，阻擋金屬層226、第二金屬層229和間隙填充金屬層229-u可以順序地形成在下面的層的頂部和所述下面的層的兩側上。另外，如所示，間隙填充金屬層229-u可以以填充在形成第二金屬層229之后保留的溝槽或間隙的結構形成。因此，當在形成第二金屬層229之后沒有保留的間隙時，間隙填充金屬層229-u可以從OTP存儲裝置200的構造中省略。

構造柵極結構220的每層的功能或材料如以上參照圖4或圖5A所述。除了柵極結構220具有形成為U型而非平板型的層狀結構之外，柵極結構220可以與圖4的第二柵極結構G2相似。即，不考慮層狀結構的形狀，在從柵極結構220中排除間隙填充金屬層229-u的狀態(tài)下，柵極結構220可以與圖4的第二柵極結構G2相似。另外，在根據(jù)本實施例的OTP存儲裝置200中，程序晶體管T0的柵極結構可以具有與讀取晶體管T1的柵極結構220的結構基本相同的結構。

參照圖6B，在根據(jù)本實施例的OTP存儲裝置200a中，讀取晶體管T1的柵極結構220a與圖6A的存儲裝置200可以進一步區(qū)別在于存儲裝置200a可以包括RE供給層225。即，在根據(jù)本實施例的OTP存儲裝置200a中，讀取晶體管T1的柵極結構220a可以包括在高k介電層223上的RE供給層225。除了層狀結構的形狀和間隙填充金屬層229-u之外，讀取晶體管T1的柵極結構220a可以具有與圖4的第一柵極結構G1的結構相似的結構。另外，在根據(jù)本實施例的OTP存儲裝置200a中，程序晶體管T0的柵極結構可以具有與讀取晶體管T1的柵極結構220a的結構基本相同的結構。

參照圖6C，在根據(jù)本實施例的OTP存儲裝置200b中，讀取晶體管T1的柵極結構220b還可以包括第一金屬層227，為此，OTP存儲裝置200b可以與圖6A的OTP存儲裝置200不同。即，在根據(jù)本實施例的OTP存儲裝置200b中，讀取晶體管T1的柵極結構220b可以包括在阻擋金屬層226上的第一金屬層227，因此，除了層狀結構的形狀和間隙填充金屬層229-u之外，讀取晶體管T1的柵極結構220b可以具有與圖4的第四柵極結構G4的結構相似的結構。另外，在根據(jù)本實施例的OTP存儲裝置200b中，程序晶體管T0的柵極結構可以具有與讀取晶體管T1的柵極結構220b的結構基本相同的結構。

參照圖7，在根據(jù)本實施例的OTP存儲裝置200c中，與圖6A的OTP存儲裝置200、圖6B的OTP存儲裝置200a和圖6C的OTP存儲裝置200b不同，程序晶體管T0的柵極結構220-T0可以具有與讀取晶體管T1的柵極結構220-T1的結構不同的結構。詳細地，程序晶體管T0的柵極結構220-T0可以具有圖6A中示出的讀取晶體管T1的柵極結構220的結構。讀取晶體管T1的柵極結構220-T1可以具有圖6B中示出的讀取晶體管T1的柵極結構220a的結構。

在根據(jù)本實施例的OTP存儲裝置200c中，例如，程序晶體管T0可以包括使用最小擊穿電壓的柵極結構220-T0，讀取晶體管T1可以使用具有低閾值電壓的柵極結構220-T1。如上所述，在根據(jù)本實施例的OTP存儲裝置200c中，柵極結構可以形成為適合于程序晶體管T0和讀取晶體管T1中的每個的特性，因而增強OTP存儲裝置200c的性能和可靠性。然而，程序晶體管T0的柵極結構和讀取晶體管T1的柵極結構可以有區(qū)別地形成，結果引起工藝難度的增加。

圖8是示意性示出根據(jù)實施例的OTP存儲裝置300的透視圖。

參照圖8，根據(jù)本實施例的OTP存儲裝置300可以包括具有FinFET(鰭式場效應晶體管)結構的程序晶體管T0和讀取晶體管T1。OTP存儲裝置300可以在FinFET工藝中通過使用多功函數(shù)工藝來使編程電壓降低，以增加編程產(chǎn)出率(program yield rate)，例如，關于在這里的實施例的描述。

詳細地，程序晶體管T0可以包括三個有源鰭F1至F3和柵極結構320-T0，讀取晶體管T1可以包括三個有源鰭F1至F3和柵極結構320-T1。

如所示，有源鰭F1至F3可以突出到半導體基底上面，并且可以在一個方向上延伸。有源鰭F1至F3可以對應于圖1或圖5A中的有源區(qū)域ACT。因此，雖然未詳細示出，但有源鰭F1至F3可以包括源極/漏極區(qū)域和溝道區(qū)域。在根據(jù)本實施例的OTP存儲裝置300中，三個有源鰭F1至F3可以構造為一個單位單元，但是構造單位單元的有源鰭的數(shù)量不限于三個。例如，一個或兩個有源鰭可以構造為單位單元，或者四個或更多個有源鰭可以構造為單位單元。

柵極結構320-T0和柵極結構320-T1中的每個可以覆蓋有源鰭F1至F3的頂部和側面，并且可以在橫跨有源鰭F1至F3的一個方向上延伸。雖然未詳細示出，但柵極結構320-T0和柵極結構320-T1中的每個可以包括柵極氧化物層和具有至少一個層的金屬層，并且可以形成為使用低擊穿電壓的結構。另外，程序晶體管T0的柵極結構320-T0和讀取晶體管T1的柵極結構320-T1可以具有基本相同的結構。將參照圖9A至圖9C詳細地描述柵極結構320-T0和柵極結構320-T1中的每個的詳細結構。

在圖8中，有源鰭F1至F3可以突出并延伸到程序晶體管T0的一側，但不限于此。在其它實施例中，當OTP存儲裝置300形成1.5TR結構時，有源鰭F1至F3可以不突出到程序晶體管T0的所述一側。如所示，因為三個有源鰭F1至F3構造了單位單元，所以位線370可以毗連全部三個有源鰭F1至F3或以其它方式接觸全部三個有源鰭F1至F3。

圖9A至圖9C是示出圖8中所示的OTP存儲裝置300的晶體管結構的透視圖和剖視圖。圖9B是沿圖9A的線I-I'截取的剖視圖，圖9C是沿圖9A的線II-II'截取的剖視圖。

參照圖9A至圖9C，根據(jù)本實施例的OTP存儲裝置300的讀取晶體管T1可以包括半導體基底301、具有鰭結構的有源區(qū)域(在下文中稱作鰭有源區(qū)域)ACT以及柵極結構320。詳細地，在根據(jù)本實施例的OTP存儲裝置300中，讀取晶體管T1可以包括但不限于半導體基底301、鰭有源區(qū)域ACT、隔離層310、柵極結構320、間隔件330和層間絕緣層340。

半導體基底301可以對應于圖1或圖5A的OTP存儲裝置100的半導體基底101，因此，為了簡潔，不提供其詳細描述。

鰭有源區(qū)域ACT可以形成為從半導體基底301突出并且可以在第一方向(x方向)上延伸的結構。鰭有源區(qū)域ACT可以在半導體基底301上沿第二方向(y方向)設置為多個。多個鰭有源區(qū)域ACT可以通過隔離層彼此電絕緣。根據(jù)本實施例的OTP存儲裝置300可以對應于圖8的OTP存儲裝置300。因此，可以為了構造單位單元而形成三個鰭有源區(qū)域ACT，但為了方便，僅示出了一個鰭有源區(qū)域ACT。另外，如上所述，一個鰭有源區(qū)域ACT可以構造為單位單元。

鰭有源區(qū)域ACT可以包括鰭305和源極/漏極區(qū)域303。鰭305可以包括其兩側由隔離層310圍繞的下鰭部305d和從隔離層310的頂部突出的上鰭部305u。上鰭部305u可以設置在柵極結構320下面并且可以構造溝道區(qū)域。源極/漏極區(qū)域303可以形成在下鰭部305d的在柵極結構320的兩側上的上部分中。

鰭305可以包括基于半導體基底301形成的部分。源極/漏極區(qū)域303可以由在下鰭部305d中生長的外延層形成。根據(jù)情況，上鰭部305u可以設置在柵極結構320的兩側上并且可以構造源極/漏極區(qū)域303。例如，源極/漏極區(qū)域303可以不通過外延層的單獨生長來形成，類似于溝道區(qū)域，源極/漏極區(qū)域303可以形成為鰭305的上鰭部305u。

如上所述，鰭305可以以半導體基底301為基礎，當源極/漏極區(qū)域303形成為在下鰭部305d中生長的外延層或形成為鰭305時，鰭305可以包括硅或鍺或相關元素的半導體。另外，鰭305可以包括諸如IV-IV族化合物半導體或III-V族化合物半導體的化合物半導體。例如，鰭305可以包括作為IV-IV族化合物半導體的二元化合物、三元化合物或其上摻雜IV族元素(包括碳(C)、硅(Si)、鍺(Ge)和錫(Sn)中的兩種或更多種)的化合物。另外，例如，鰭305可以包括作為III-V族化合物半導體的二元化合物、三元化合物和四元化合物中的一種，其中，通過將為III族元素的鋁(Al)、鎵(Ga)和銦(In)中的至少一種與為V族元素的磷(P)、砷(As)和銻(Sb)中的一種結合而產(chǎn)生所述化合物。將參照圖20A至圖29C詳細地描述鰭305的結構和形成鰭305的方法。

源極/漏極區(qū)域303可以形成在柵極結構320的兩側上和下鰭部305d的上部分中。根據(jù)所期望的晶體管的溝道類型，源極/漏極區(qū)域303可以包括壓應力材料或拉應力材料。例如，當PMOS晶體管形成時，在柵極結構320的兩側上的源極/漏極區(qū)域303可以包括壓應力材料。詳細地，當下鰭部305d由硅形成時，源極/漏極區(qū)域303可以由例如SiGe的材料形成，SiGe是壓應力材料并且在晶格常數(shù)方面比硅大。另外，當NMOS晶體管形成時，在柵極結構320的兩側上的源極/漏極區(qū)域303可以包括拉應力材料。詳細地，當下鰭部305d由硅形成時，源極/漏極區(qū)域303可以由例如SiC的材料形成，SiC是拉應力材料并且是在晶格常數(shù)方面比硅小的硅化物或材料。

另外，根據(jù)本實施例的OTP存儲裝置300，讀取晶體管T1的源極/漏極區(qū)域303可以具有各種形狀。源極/漏極區(qū)域303可以在與第一方向(x方向)垂直的剖面的表面中具有諸如菱形、圓形、橢圓形、多邊形等的各種形狀。圖9A示例性地示出六角菱形形狀。

隔離層310可以形成在基底301上以圍繞鰭305的下鰭部305d的兩側。隔離層310可以與圖1的OTP存儲裝置100的隔離層150對應，并且可以使沿第二方向(y方向)布置的鰭電絕緣。隔離層310可以包括例如氧化硅、氮化硅、氮氧化硅和其組合中的至少一種。

鰭305的上鰭部305u可以具有突出結構而未被隔離層310圍繞。另外，如圖9B和圖9C中所見，鰭305的上鰭部305u可以僅在柵極結構320下面設置，并且可以構造溝道區(qū)域。

讀取晶體管T1的柵極結構320可以在隔離層310上在橫跨鰭305的第二方向(y方向)上延伸。柵極結構320可以形成為圍繞上鰭部305u的頂部和側面的結構。

讀取晶體管T1的柵極結構320可以與圖6A的OTP存儲裝置200中的讀取晶體管T1的柵極結構220對應。因此，圖9A至圖9C中所示的柵極結構320可以包括但不限于界面層321、高k介電層323、阻擋金屬層326、第二金屬層329和間隙填充金屬層329-u。構造柵極結構320的每個層的材料和功能如以上參照圖4、圖5A或圖6A所述。然而，在根據(jù)本實施例的OTP存儲裝置300中，因為柵極結構320形成為覆蓋鰭305的結構，所以柵極結構320的結構可以與圖6A的OTP存儲裝置200的柵極結構220的結構不同。另外，因為源極/漏極區(qū)域303如圖9B中所示形成在下鰭部305d上，所以柵極結構320的兩側的源極/漏極區(qū)域303的結構可以與圖6A的OTP存儲裝置200的源極/漏極區(qū)域203的結構不同。

層間絕緣層340可以形成在隔離層310上以覆蓋源極/漏極區(qū)域303。例如，層間絕緣層340可以具有圍繞源極/漏極區(qū)域303的頂部和側面的結構。層間絕緣層340可以與圖6A的OTP存儲裝置200的層間絕緣層240對應。因此，層間絕緣層340的材料或功能如描述圖6A的OTP存儲裝置200時所述。

間隔件330可以形成在層間絕緣層340與柵極結構320之間。間隔件330可以圍繞柵極結構320的兩側并且沿第二方向(y方向)延伸。另外，類似于柵極結構320，間隔件330可以與鰭305交叉并且圍繞上鰭部305u的頂部和側面。間隔件330可以與圖6A的OTP存儲裝置200的間隔件230對應。因此，間隔件330的材料如在描述圖6A的OTP存儲裝置200時所述。

在根據(jù)本實施例的OTP存儲裝置300中，除了層狀結構的形狀和間隙填充金屬層329-u之外，柵極結構320可以與圖4的第二柵極結構G2相似。如上所述，通過示例的方式描述讀取晶體管T1，但程序晶體管T0的柵極結構也可以具有與讀取晶體管T1的柵極結構320的結構相同的結構。因此，根據(jù)本實施例的OTP存儲裝置300可以展現(xiàn)上述有利的特性。即，根據(jù)本實施例的OTP存儲裝置300的程序晶體管T0和讀取晶體管T1可以通過CMOS工藝等與在另一區(qū)域中設置的晶體管一起形成。另外，因為程序晶體管T0和讀取晶體管T1中的每個的柵極結構320形成為第二柵極結構G2，所以通過施加低編程電壓而容易引起擊穿，因而增強OTP存儲裝置300的編程效率，增加了用于OTP存儲裝置300的設計的外圍I/O元件的可靠性，并且簡化了設計。

圖10至圖12是示出根據(jù)實施例的OTP存儲裝置的晶體管結構的剖視圖。

參照圖10，在根據(jù)本實施例的OTP存儲裝置300a中，讀取晶體管T1的柵極結構320a還可以包括RE供給層325，為此，OTP存儲裝置300a可以與圖9A的OTP存儲裝置300不同。即，在根據(jù)本實施例的OTP存儲裝置300a中，讀取晶體管T1的柵極結構320a可以包括在高k介電層323上的RE供給層325。因此，除了層狀結構的形狀和間隙填充金屬層329-u之外，讀取晶體管T1的柵極結構320a可以與圖4的第一柵極結構G1相似。另外，在根據(jù)本實施例的OTP存儲裝置300a中，程序晶體管T0的柵極結構可以與讀取晶體管T1的柵極結構320a的結構基本相同。

參照圖11，在根據(jù)本實施例的OTP存儲裝置300b中，讀取晶體管T1的柵極結構320b還可以包括第一金屬層327，為此，OTP存儲裝置300b可以與圖9A的OTP存儲裝置300不同。即，在根據(jù)本實施例的OTP存儲裝置300b中，讀取晶體管T1的柵極結構320b可以包括在阻擋金屬層326上的第一金屬層327。因此，除了層狀結構的形狀和間隙填充金屬層329-u之外，讀取晶體管T1的柵極結構320b可以與圖4的第四柵極結構G4的結構相似。另外，在根據(jù)本實施例的OTP存儲裝置300b中，程序晶體管T0的柵極結構可以與讀取晶體管T1的柵極結構320b的結構基本相同。

參照圖12，在根據(jù)本實施例的OTP存儲裝置300c中，與圖9A至圖11的OTP存儲裝置300、300a和300b不同，程序晶體管T0的柵極結構320-T0可以具有與讀取晶體管T1的柵極結構320-T1的結構不同的結構。詳細地，程序晶體管T0的柵極結構320-T0可以與圖9A中示出的讀取晶體管T1的柵極結構320的結構相似或相同。讀取晶體管T1的柵極結構320-T1可以與圖10中示出的讀取晶體管T1的柵極結構320a的結構相似或相同。

在根據(jù)本實施例的OTP存儲裝置300c中，例如，程序晶體管T0可以包括使用最小擊穿電壓的柵極結構320-T0。讀取晶體管T1可以使用具有低閾值電壓的柵極結構320-T1。如上所述，在根據(jù)本實施例的OTP存儲裝置300c中，可以形成柵極結構320-T0和柵極結構320-T1以適合于程序晶體管T0和讀取晶體管T1中的每個的特性，從而增強OTP存儲裝置300c的性能和可靠性。

圖13和圖14是根據(jù)實施例的將OTP存儲裝置布置為單位單元的OTP單元陣列的電路圖。

參照圖13，在OTP單元陣列1000中，圖5A至圖7、圖9A以及圖10至圖12的OTP存儲裝置100、100a、100b、200、200a、200b、200c、300、300a、300b和300c中的一個可以構成并布置為單位單元。多個單位單元可以布置成陣列結構，從而形成OTP單元陣列1000。如所示，行解碼器1100、會聚單元1200a和感測放大器單元1300a可以設置在OTP單元陣列1000附近。OTP單元陣列1000、行解碼器1100、會聚單元1200a和感測放大器單元1300a可以構造完整的OTP存儲裝置。

簡要地描述OTP存儲裝置的操作，當字線被激活時，OTP單元陣列1000可以將與存儲在單位單元中的數(shù)據(jù)對應的信號輸出到位線。行解碼器1100可以接收并且對從外部接收的地址之中的行地址RA進行解碼，從而激活多條字線中的一條。OTP單元陣列1000可以通過位線將信號傳輸?shù)綍蹎卧?200a。會聚單元1200a可以根據(jù)列地址CA從OTP單元陣列1000的位線之中選取一些位線，并且可以輸出選取的位線的信號。感測放大器單元1300a可以包括多個感測放大器300。每個感測放大器300可以感測并放大流經(jīng)對應的位線的電流。感測放大器單元1300a可以分別將對應的感測放大器300連接到由會聚單元1200a選取的位線。對應的感測放大器300可以分別感測并放大流經(jīng)選取的位線的電流。

與圖13的實施例不同，OTP存儲裝置可以不包括會聚單元1200a。在這種情況下，多個感測放大器可以分別連接到OTP存儲裝置1000的位線，因此，感測放大器單元1300a可以包括更多個感測放大器。

參照圖14，OTP存儲裝置可以包括第一OTP單元陣列1000_1、第二OTP單元陣列1000_2、會聚單元1200f和感測放大器單元1300f。第一OTP單元陣列1000_1和第二OTP單元陣列1000_2中的每個可以與圖13的OTP單元陣列1000對應。會聚單元1200f可以通過2n條位線從第一OTP單元陣列1000_1和第二OTP單元陣列1000_2接收信號，并且可以將2n條位線中的n條位線的信號傳輸?shù)礁袦y放大器單元1300f。感測放大器單元1300f可以包括n個感測放大器，并且可以通過n條信號線從會聚單元1200f接收信號，以感測并放大所接收的信號。在圖14中，示出了OTP存儲裝置包括兩個OTP單元陣列的結構，但本實施例不限于此。在其它實施例中，OTP存儲裝置可以包括三個或更多個OTP單元陣列。

為了提供詳細的描述，在一些實施例中包括在OTP存儲裝置中的字線WL(0)至WL(2m-1)的數(shù)量可以總共為2m。第一OTP單元陣列1000_1和第二OTP單元陣列1000_2中的每個可以包括不同的m條字線。另外，如上所述，第一OTP單元陣列1000_1和第二OTP單元陣列1000_2中的每個可以包括n條位線。

會聚單元1200f可以通過第一OTP單元陣列1000_1的位線BL(0)至BL(n-1)并通過第二OTP單元陣列1000_2的位線BL(n)至BL(2n-1)來接收信號，并且可以輸出通過2n條位線接收的信號之中的n條信號。感測放大器單元1300f可以通過n個感測放大器來感測并放大會聚單元1200f的輸出信號。

在根據(jù)本實施例的OTP存儲裝置中，因為第一OTP單元陣列1000_1和第二OTP單元陣列1000_2不共享相同的字線，所以第一OTP單元陣列1000_1的位線BL(0)至BL(n-1)和第二OTP單元陣列1000_2的位線BL(n)至BL(2n-1)不能同時輸出與存儲在單位單元中的比特數(shù)據(jù)對應的信號。因此，會聚單元1200f可以將第一OTP單元陣列1000_1的位線BL(0)至BL(n-1)或第二OTP單元陣列1000_2的位線BL(n)至BL(2n-1)的信號傳輸?shù)礁袦y放大器單元1300f。

圖15是示出包括根據(jù)實施例的OTP存儲裝置的芯片上系統(tǒng)(SoC)1300的結構的框圖。

參照圖15，SoC 1300可以包括中央處理單元(CPU)1310、系統(tǒng)存儲器1320、接口1330、OTP存儲裝置(或稱為OTP存儲器)1000a、多個功能塊1340和連接元件的系統(tǒng)總線1350。CPU 1310可以控制SoC 1300的操作。CPU 1310可以包括核心和L2高速緩存。例如，CPU 1310可以包括多核心。多核心中的一個或更多個核心可以具有相同的性能或不同的性能。另外，多核心的核心中的一個或更多個可以在相同的時刻或不同的時刻被激活。系統(tǒng)存儲器1320可以存儲根據(jù)CPU 1310的控制而通過功能塊1340中的每個功能塊執(zhí)行的處理的結果。例如，當存儲在CPU 1310的L2高速緩存中的細節(jié)被清除時，處理結果可以存儲在系統(tǒng)存儲器1320中。接口1330可以執(zhí)行與外部裝置交互。例如，接口1330可以執(zhí)行與照相機、液晶顯示器(LCD)、和/或揚聲器等交互。

OTP存儲裝置1000a可以存儲關于SoC 1300的設置信息。OTP存儲裝置1000a可以用圖5A至圖7、圖9A和圖10至圖12的OTP存儲裝置100、100a、100b、200、200a、200b、200c、300、300a、300b和300c中的一個來實現(xiàn)。例如，如圖13或圖14中所示，OTP存儲裝置1000a可以用包括OTP單元陣列1000、1000_1和1000_2的OTP存儲裝置來是實現(xiàn)。因此，OTP存儲裝置1000a增強了SoC 1300的可靠性。功能塊1340可以執(zhí)行SoC 1300期望的各種功能。例如，功能塊1340可以執(zhí)行視頻編碼解碼器功能和/或可以處理三維(3D)圖像。

圖16是示出包括根據(jù)實施例的SoC的電子系統(tǒng)1400的結構的框圖。

參照圖16，圖15中示出的SoC 1300可以裝備在諸如移動設備、臺式計算機、或服務器等的電子系統(tǒng)1400中。另外，電子系統(tǒng)1400還可以包括存儲裝置1420、輸入/輸出(I/O)裝置1440和顯示裝置1460，所述元件可以電連接到總線1480。電子系統(tǒng)1400可以基于存儲在SoC 1300的OTP存儲裝置1000a中的設置信息來操作。

圖17A至圖17E是用于描述制造根據(jù)實施例的OTP存儲裝置的方法的原理的剖視圖。

參照圖17A，可以在限定了第一區(qū)域I至第四區(qū)域IV的半導體基底(未示出)上順序地形成界面層(IL)121、第一高k介電層(HK-1)123和第二高k介電層(HK-2)125。界面層(IL)121和第一高k介電層123與以上圖4的界面層/高k介電層121/123的描述相似，并且因為簡潔而不再重復。第二高k介電層125可以與RE供給層對應，并且與以上圖4的RE供給層125的描述相似。由LaO、和/或YO等形成的RE供給層也可以具有高介電常數(shù)(k)，因此在這里可以被稱作第二高k介電層。如所示，可以在第一區(qū)域I至第四區(qū)域IV中的每個區(qū)域中形成界面層121、第一高k介電層123和第二高k介電層125。

用于參考，第二區(qū)域II至第四區(qū)域IV中的至少一個區(qū)域可以與設置有OTP存儲裝置的區(qū)域對應。另外，第一區(qū)域I至第四區(qū)域IV中的至少一個區(qū)域可以與設置有邏輯裝置的區(qū)域對應。在第一區(qū)域I中，僅邏輯裝置可以設置，OTP存儲裝置可以不設置。為了方便，可以在從左至右的方向上順序地布置第一區(qū)域I至第四區(qū)域IV。第一區(qū)域I至第四區(qū)域IV的位置不限于此。例如，第一區(qū)域I至第四區(qū)域IV可以設置在各種位置處，而且，可以二維地設置在各種位置處。

參照圖17B，隨后，可以在第一區(qū)域I和第二區(qū)域II中的每個區(qū)域中形成第一掩模125M。例如，可以由光致抗蝕劑(PR)形成第一掩模125M。根據(jù)情況，可以由相對于第二高k介電層125具有蝕刻選擇性的硬掩模材料形成第一掩模125M。隨后，可以通過利用第一掩模125M執(zhí)行蝕刻工藝來去除在第三區(qū)域III和第四區(qū)域IV中的每個區(qū)域中的第二高k介電層125。在去除第三區(qū)域III和第四區(qū)域IV中的每個區(qū)域中的第二高k介電層125之后，可以去除第一掩模125M。

參照圖17C，在去除第一掩模125M之后，可以在第一區(qū)域I至第四區(qū)域IV中的每個區(qū)域中形成第一金屬層(M-1)127。第一金屬層127可以與以上圖4的第一金屬層127的描述相同或相似。第一金屬層127可以是功函數(shù)調整層并且可以形成為例如p型TiN層。然而，第一金屬層127的材料不限于p型TiN層。

參照圖17D，在形成第一金屬層127之后，可以在第一區(qū)域I和第三區(qū)域III中的每個區(qū)域中形成第二掩模127M。隨后，可以通過利用第二掩模127M執(zhí)行蝕刻工藝來去除在第二區(qū)域II和第四區(qū)域IV中的每個區(qū)域中的第一金屬層127。在去除了在第二區(qū)域II和第四區(qū)域IV中的每個區(qū)域中的第一金屬層127之后，可以去除第二掩模127M。

參照圖17E，在去除第二掩模127M之后，可以在第一區(qū)域I至第四區(qū)域IV中的每個區(qū)域中形成第二金屬層(M-2)129。第二金屬層129可以與以上圖4的第二金屬層129的描述相似?？梢杂蒼型或p型金屬形成第二金屬層129。例如，第二金屬層129可以是n型金屬并且可以形成為n型TiAlC層。然而，第二金屬層129的材料不限于n型TiAlC層。

關于第二金屬層129的形成，可以完成具有不同閾值電壓的晶體管的柵極結構。用于參考，在第一區(qū)域I中的材料層結構可以與圖4的第三柵結構G3對應，在第二區(qū)域II中的材料層結構可以與圖4的第一柵極結構G1對應，在第三區(qū)域III中的材料層結構可以與圖4的第四柵極結構G4對應，在第四區(qū)域IV中的材料層結構可以與圖4的第二柵極結構G2對應。因此，當晶體管以在第一區(qū)域I至第四區(qū)域IV中的每個區(qū)域中的材料層結構實現(xiàn)時，閾值電壓可以按第二區(qū)域II、第四區(qū)域IV、第一區(qū)域I、第三區(qū)域III的順序增加。因此，擊穿電壓可以按第四區(qū)域IV、第二區(qū)域II、第三區(qū)域III和第一區(qū)域I的順序增加。

如上所述，可以通過兩次掩模工藝和蝕刻工藝在第一區(qū)域I至第四區(qū)域IV中的每個區(qū)域中形成具有各種結構的材料層，可以通過使用材料層來形成柵極結構，從而實現(xiàn)具有不同閾值電壓的晶體管。另外，可以通過使用晶體管來形成邏輯裝置和OTP存儲裝置。例如，程序晶體管T0的柵極結構和讀取晶體管T1的柵極結構可以通過使用在第二區(qū)域II至第四區(qū)域IV中的一個區(qū)域中的材料層來形成，從而形成上述具有可靠性的OTP存儲裝置，增加了外圍I/O元件的可靠性，并且簡化了設計。

圖18A至圖18F是示出制造OTP存儲裝置的工藝的剖視圖。在附圖中，“A”指設置有OTP存儲裝置的OTP存儲裝置區(qū)域，“B”指設置有邏輯裝置的邏輯裝置區(qū)域。邏輯裝置可以包括多個MOS晶體管，例如，具有各種閾值電壓的金屬氧化物半導體場效應晶體管(MOSFET)，但不限于此。

參照圖18A，可以在半導體基底101上順序地形成界面層121、高k介電層123和RE供給層125，其中，在半導體基底101中通過隔離層(圖1的150)限定了有源區(qū)域?；?01、界面層121、高k介電層123和RE供給層125的材料如以上參照圖1、圖4和圖5A所述。界面層121、高k介電層123和RE供給層125可以通過諸如ALD方法、CVD方法、和PVD方法等各種沉積方法形成。

為了適當?shù)卣{整從RE供給層125擴散的RE的數(shù)量，可以在形成高k介電層123時通過控制工藝條件來調整膜材料結構和層厚度。高k介電層123的膜材料結構和層厚度可以根據(jù)控制諸如工藝溫度、工藝持續(xù)時間和原材料的適當?shù)倪x擇來調整。例如，高k介電層123的膜材料結構可以通過控制工藝條件而形成為柱狀晶界結構。在柱狀晶界結構中，因為RE容易擴散，所以可以將許多RE注入界面層121與高k介電層123之間的界面中。

RE供給層125可以包括各種RE。例如，在根據(jù)本實施例的制造OTP存儲裝置100的方法中，RE供給層125可以包括LaO。在形成RE供給層125之后，可以執(zhí)行初步熱處理。更多RE可以通過初步熱處理而注入界面層121與高k介電層123之間的界面中。然而，初步熱處理可以省略。在這種情況下，RE可以基于高k介電層123的膜材料結構和層厚度而擴散并注入界面層121與高k介電層123之間的界面中。

參照圖18B，在形成RE供給層之后，可以在邏輯裝置區(qū)域B處形成第一掩模125M。第一掩模125M可以通過光刻工藝由例如PR形成。隨后，可以通過利用第一掩模125M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的RE供給層125。高k介電層123的頂部可以暴露在OTP存儲裝置區(qū)域A中。根據(jù)情況，可以去除RE供給層125的僅一部分。因此，可以薄薄地保留RE供給層125。另外，可以由于過蝕刻而去除高k介電層123的頂部的一部分。在去除OTP存儲裝置區(qū)域A中的RE供給層125之后，可以同樣地去除第一掩模125M。

參照圖18C，在去除第一掩模125M之后，可以在半導體基底101上的生成的材料上順序地形成阻擋金屬層126和第一金屬層127。阻擋金屬層126和第一金屬層127的功能或材料如以上參照圖4或圖5A所描述。另外，通過薄薄地調整阻擋金屬層126的厚度或省略阻擋金屬層126本身RE可以從RE供給層125擴散到第一金屬層127。另外，為了調整擴散到第一金屬層127的RE的數(shù)量，可以在形成第一金屬層127時控制第一金屬層127的膜材料結構、金屬成分、厚度、工藝溫度和工藝持續(xù)時間。

參照圖18D，在形成第一金屬層127之后，可以在邏輯裝置區(qū)域B處形成第二掩模127M。第二掩模127M可以通過光刻工藝而由例如PR或硬掩模形成。隨后，可以通過利用第二掩模127M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的第一金屬層127。因此，阻擋金屬層126可以暴露在OTP存儲裝置區(qū)域A中。根據(jù)情況，可以去除第一金屬層127的僅一部分。因此，可以薄薄地保留第一金屬層127。換言之，可以在阻擋金屬層126上存在原始第一金屬層127的薄的一部分。在某些情況下，可以由于過蝕刻而去除阻擋金屬層126。在去除OTP存儲裝置區(qū)域A中的第一金屬層127之后，可以去除第二掩模127M。

參照圖18E，在去除第二掩模127M之后，可以在半導體基底101上的生成的材料上順序地形成第二金屬層129和間隙填充金屬層129-u。第二金屬層129和間隙填充金屬層129-u的功能或材料如以上參照圖4或圖5A所述。另外，在形成間隙填充金屬層129-u之前還可以形成阻擋金屬層。另外，可以省略而不形成間隙填充金屬層129-u。

參照圖18F，在形成間隙填充金屬層129-u之后，可以對材料層執(zhí)行圖案化工藝。通過圖案化工藝，可以在OTP存儲裝置區(qū)域A中形成圖5A的OTP存儲裝置100的柵極結構120，可以在邏輯裝置區(qū)域B處形成與圖4的第三柵極結構G3相似的柵極結構120-LO。

分別在OTP存儲裝置區(qū)域A處和邏輯裝置區(qū)域B處形成柵極結構120和120-LO之后，可以形成間隔件(圖5A的130)，可以通過離子注入工藝形成源極/漏極區(qū)域103，因而在OTP存儲裝置區(qū)域A中形成圖5A的OTP存儲裝置100的讀取晶體管T1。另外，可以在邏輯裝置區(qū)域B處形成具有期望閾值電壓的MOS晶體管。

如以上參照圖17A至圖17E所述，可以將掩模工藝和蝕刻工藝適當?shù)貞糜贠TP存儲裝置區(qū)域A，因而形成圖5B的OTP存儲裝置100a的柵極結構120a或圖5C的OTP存儲裝置100b的柵極結構120b。另外，可以將掩模工藝和蝕刻工藝應用于邏輯裝置區(qū)域B以形成與除了第三柵極結構G3之外的第一柵極結構G1、第二柵極結構G2和第四柵極結構G4中的至少一種柵極結構相似的柵極結構。

圖19A至圖19H是示出制造圖6A的OTP存儲裝置的工藝的剖視圖。在圖中，“A”指OTP存儲裝置區(qū)域，“B”指邏輯裝置區(qū)域。

參照圖19A，可以在OTP存儲裝置區(qū)域A和邏輯裝置區(qū)域B中的每個區(qū)域中的半導體基底201上形成虛設柵極結構220d和間隔件230。為了提供詳細的描述，可以在半導體基底201上形成犧牲絕緣層和犧牲柵極層?？梢酝ㄟ^光刻工藝使犧牲絕緣層和犧牲柵極層圖案化來形成虛設柵極結構220d。虛設柵極結構220d可以形成為在第二方向(在圖中進入紙張的方向或從紙張出來的方向)上延伸的結構。虛設柵極結構220d可以包括虛設柵極絕緣層221d和虛設柵電極223d。虛設柵極絕緣層221d可以在去除虛設柵電極223d時執(zhí)行例如蝕刻終止件的功能。

在形成虛設柵極結構220d之后，可以在虛設柵極結構220d的兩側壁上形成間隔件230?？梢孕纬删鶆蚋采w在半導體基底201上的生成的材料的絕緣層，然后，可以通過干法蝕刻和/或回蝕刻來去除在虛設柵電極223d的頂部和半導體基底201的頂部上的絕緣層，并且可以保留在虛設柵電極223d的兩側壁上的絕緣層，從而形成間隔件230。間隔件230可以由諸如氮化物、或氮氧化物等的絕緣材料形成。例如，間隔件230可以由氮化硅、和/或氮氧化硅等形成。

在形成間隔件230之后，可以通過用虛設柵極結構220d和間隔件230作為掩模執(zhí)行離子注入工藝來在半導體基底201的上部區(qū)域中形成雜質區(qū)域(例如，可以是有源區(qū)域ACT一部分的源極/漏極區(qū)域203)。另外，可以在形成間隔件230之前通過執(zhí)行離子注入工藝來形成LDD區(qū)域(圖5A的103l)。

參照圖19B，可以形成覆蓋半導體基底201上的生成的材料的絕緣層。可以通過使絕緣層平坦化來形成層間絕緣層240。可以通過CMOS工藝來執(zhí)行絕緣層的平坦化。虛設柵極結構220d的頂部可以通過絕緣層的平坦化而暴露。層間絕緣層240可以包括例如氧化硅、氮化硅、氮氧化硅和它們的組合中的至少一種，并且可以由具有與間隔件230的蝕刻選擇性不同的蝕刻選擇性的材料形成。

參照圖19C，在形成層間絕緣層240之后，可以去除虛設柵極結構220d。半導體基底201的頂表面Fs可以通過由去除間隔件230之間的虛設柵極結構220d而形成的溝槽T來暴露。間隔件230和層間絕緣層240可以相對于虛設柵極結構220d均具有蝕刻選擇性。因此，可以通過例如濕法蝕刻來去除虛設柵極結構220d。另外，可以順序地去除虛設柵電極223d和虛設柵極絕緣層221d。隨后，可以去除虛設柵極結構220d。

參照圖19D，可以在半導體基底201上的生成的材料上順序地并共形地形成界面層221a、高k介電層223a和RE供給層225a。界面層221a、高k介電層223a和RE供給層225a的功能、材料或形成方法如以上參照圖4、圖6A和圖18A所述。

參照圖19E，可以在RE供給層225a上形成犧牲層250。犧牲層可以形成為充分地填充在形成RE供給層225a之后保留的間隙的厚度。當保留的間隙的寬度窄時，可以省略犧牲層250。在形成犧牲層250之后，可以選擇地執(zhí)行諸如化學機械拋光(CMP)工藝的平坦化工藝。在形成犧牲層250之后，可以在邏輯裝置區(qū)域B處形成第一掩模225M。

隨后，可以通過使用第一掩模225M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的犧牲層250和RE供給層225a。如所示，通過去除RE供給層225a，高k介電層223a的頂部可以暴露在OTP存儲裝置區(qū)域A中。根據(jù)情況，可以在OTP存儲裝置區(qū)域A處保留RE供給層225a的至少一部分。在去除RE供給層225a之后，可以去除在邏輯裝置區(qū)域B處的第一掩模225M和犧牲層250。

參照圖19F，在去除第一掩模225M之后，可以在半導體基底201上的生成的材料上順序地形成阻擋金屬層226a和第一金屬層227a。阻擋金屬層226a和第一金屬層227a的功能、材料或形成方法如以上參照圖4、圖6A或圖18C所述。另外，可以通過薄薄地調阻擋金屬層226a的厚度或相關尺寸或者省略阻擋金屬層226a本身而使RE從RE供給層225a擴散到第一金屬層227a。

參照圖19G，在形成第一金屬層227a之后，可以在邏輯裝置區(qū)域B處形成第二掩模227M。第二掩模227M可以通過光刻工藝由例如PR或硬掩模形成。另外，當在形成第一金屬層227a之后保留的間隙的寬度是寬的時，還可以在形成第二掩模227M之前形成犧牲層。隨后，可以通過使用第二掩模227M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的第一金屬層227a。因此，阻擋金屬層226a可以暴露在OTP存儲裝置區(qū)域A處。根據(jù)情況，可以在OTP存儲裝置區(qū)域A中薄薄地保留第一金屬層227a。換言之，可以在阻擋金屬層226a上存在薄薄的一部分金屬層227a。另外，阻擋金屬層226a可以由于過蝕刻而被去除。在去除OTP存儲裝置區(qū)域A中的第一金屬層227a之后，可以去除第二掩模227M。

參照圖19H，在去除第二掩模227M之后，可以在半導體基底201上的生成的材料上順序地形成第二金屬層229a和間隙填充金屬層229-ua。由于在邏輯裝置區(qū)域B中存在第一金屬層227a，在OTP存儲裝置區(qū)域A上的間隙填充金屬層229-ua與在邏輯裝置區(qū)域B上的間隙填充金屬層229-ua相比可以在高度或水平方面不同。第二金屬層229a和間隙填充金屬層229-ua的功能或材料如以上參照圖4、圖6A或圖18F所述。另外，還可以在形成間隙填充金屬層229-ua之前形成阻擋金屬層。另外，可以省略而不形成間隙填充金屬層229-ua。

在形成間隙填充金屬層229-ua之后，可以執(zhí)行平坦化工藝。例如，平坦化工藝可以通過CMP工藝來執(zhí)行?？梢詧?zhí)行平坦化工藝來使層間絕緣層240的頂部暴露。通過執(zhí)行平坦化工藝，可以在OTP存儲裝置區(qū)域A中形成圖6A的OTP存儲裝置200的柵極結構220，并且可以在邏輯裝置區(qū)域B處形成具有與圖4的第三柵極結構G3相似的層狀結構的U型柵極結構。圖6A的OTP存儲裝置200的讀取晶體管T1可以通過形成柵極結構來形成在OTP存儲裝置區(qū)域A中。另外，可以在邏輯裝置區(qū)域B處形成具有期望的閾值電壓的MOS晶體管。

如以上參照圖17A至圖17E所述，可以將掩模工藝和蝕刻工藝應用于OTP存儲裝置區(qū)域A，從而形成圖6B的OTP存儲裝置200a的柵極結構220a或圖6C的OTP存儲裝置200b的柵極結構220b。另外，可以將掩模工藝和蝕刻工藝應用于邏輯裝置區(qū)域B，從而形成與除了第三柵極結構G3之外的第一柵極結構G1、第二柵極結構G2和第四柵極結構G4中的至少一種柵極結構類似的柵極結構。

圖20A至圖29C是示出制造圖9A的OTP存儲裝置的工藝的透視圖和剖視圖。圖20B、圖21B、圖22B、圖23B、圖24B、圖25B、圖26B、圖27B、圖28B和圖29B是沿圖20A、圖21A、圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28A和圖29A的線I-I'截取的剖視圖。圖20C、圖21C、圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖28C和圖29C是沿圖20A、圖21A、圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28A和圖29A的線II-II'和線III-III'截取的剖視圖。在附圖中，“A”指OTP存儲裝置區(qū)域，“B”指邏輯裝置區(qū)域。

參照圖20A至圖20C，可以在OTP存儲裝置區(qū)域A和邏輯裝置區(qū)域B中的每個區(qū)域中通過蝕刻半導體基底301的上部分來形成具有從半導體基底301突出的結構的鰭305a。鰭305a可以形成在半導體基底301上沿第一方向(例如，沿x軸)延伸的結構。如所示，鰭305a可以包括下鰭部305d和上鰭部305u。

半導體基底301和鰭305a的結構或材料的細節(jié)如以上參照圖1和圖9A至圖9C所述。另外，圖9A的OTP存儲裝置300可以與圖8的OTP存儲裝置300對應。因此，為了構造單位單元可以形成三個鰭，但為了方便，僅示出一個鰭305a，但不限于此。另外，如上所述，一個鰭305a可以構造單位單元。

參照圖21A至圖21C，在形成鰭305a之后，可以形成覆蓋鰭305a的兩側的下部分的隔離層310。因為形成隔離層310，所以鰭305a的上部分(即，上鰭部305u)可以具有從隔離層310突出的結構。

可以形成覆蓋在半導體基底301上生成的材料的絕緣層并使其平坦化。隨后，為了使鰭305a的上部分突出，可以去除隔離層310的上部分，從而形成隔離層310。另外，隔離層310的材料的細節(jié)如以上參照圖9A至圖9C所述。

參照圖22A至圖22C，在形成隔離層310之后，可以形成包括虛設柵極絕緣層321d和虛設柵電極323d的虛設柵極結構320d?？梢栽谔撛O柵極結構320d的兩側上形成間隔件330。例如，虛設柵極結構320d可以形成為在第二方向(例如，沿y軸)上延伸的結構。形成虛設柵極結構320和間隔件330的工藝與以上參照圖19A所述的工藝相似。然而，可以在半導體基底301上形成鰭305a，可以形成圍繞鰭305a的下鰭部305d的兩側的下部分的隔離層310，從而虛設柵極結構320d和間隔件330可以在隔離層310上形成為圍繞鰭305a的上鰭部305u的側面和頂部的結構。

參照圖23A至圖23C，上鰭部305u從隔離層310突出到虛設柵極結構320d的兩側，并且可以被去除?？梢孕纬稍礃O/漏極區(qū)域303。詳細地，可以通過去除從隔離層310突出的上鰭部305u并且在下鰭部305d中生長外延層來形成源極/漏極區(qū)域303。例如，源極/漏極區(qū)域303可以包括已經(jīng)在下鰭部305d中外延生長的SiGe、Ge、Si和SiC中的至少一種。另外，可以在外延層生長工藝的同時或之后將雜質摻雜在源極/漏極區(qū)域303中。

如圖23B中所示，源極/漏極區(qū)域303的頂部可以在位置上比在虛設柵極結構320d下面的上鰭部305u的頂部區(qū)域或頂表面高。另外，源極/漏極區(qū)域303可以部分覆蓋間隔件330的下部分。根據(jù)情況，可以不去除上鰭部305u，可以基于上鰭部305u來形成源極/漏極區(qū)域303。源極/漏極區(qū)域303可以保留上鰭部305u的初始形狀，或者可以通過外延層的生長而具有與上鰭部305u的初始形狀不同的形狀。

在OTP存儲裝置區(qū)域A中形成的程序晶體管T0中，如上所述，可以根據(jù)OTP存儲裝置的種類而在虛設柵極結構320d的一側上不形成單獨的源極/漏極區(qū)域303。

參照圖24A至圖24C，在形成源極/漏極區(qū)域303之后，可以形成覆蓋半導體基底301上的生成的材料的絕緣層?？梢酝ㄟ^使絕緣層平坦化來形成層間絕緣層340。層間絕緣層340的材料的細節(jié)如以上通過示例的方式參照圖9A至圖9C所述。

在形成層間絕緣層340之后，可以去除虛設柵極結構320d。虛設柵極結構320d的去除如以上參照圖19C所述。如圖24C中所示，可以通過由去除虛設柵極結構320d形成的溝槽T1來暴露上鰭部305u的頂部和側面。

另外，雖然未在圖24C中示出，但在沿線III-III'截取的剖面結構中，在去除虛設柵極結構320d之后，間隔件330可以相對于上鰭部305u的頂部和側面而在外部被觀察，但未被示出。

參照圖25A至圖25C，可以在半導體基底301上的生成的材料上順序地并共形地形成界面層321a、高k介電層323a和RE供給層325a。界面層321a、高k介電層323a和RE供給層325a的功能、材料或形成方法如以上參照圖19D所述。

在圖25C中，可以在外部觀察到RE供給層325a的側部，但未示出。

參照圖26A至圖26C，可以在RE供給層325a上形成犧牲層350。犧牲層可以形成為充分填充在形成RE供給層325a之后保留的間隙的厚度。當保留的間隙的寬度窄時，可以省略犧牲層350。在形成犧牲層350之后，可以選擇地執(zhí)行諸如CMP工藝的平坦化工藝。在形成犧牲層350之后，可以在邏輯裝置區(qū)域B處形成第一掩模325M。

隨后，可以通過使用第一掩模325M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的RE供給層325a和犧牲層350。如所示，通過去除RE供給層325a，高k介電層323a的頂部可以暴露在OTP存儲裝置區(qū)域A中。根據(jù)情況，可以在OTP存儲裝置區(qū)域A中保留RE供給層325a的一部分。在去除RE供給層325a之后，可以去除在邏輯裝置區(qū)域B處的第一掩模325M和犧牲層350。

類似于圖24C，在圖26C的OTP存儲裝置區(qū)域A中，高k介電層323a的側部可以在外部被觀察到，但未示出。

參照圖27A至圖27C，在去除第一掩模325M之后，可以在半導體基底301上的生成的材料上順序地形成阻擋金屬層326a和第一金屬層327a。阻擋金屬層326a和第一金屬層327a的功能、材料或形成方法如以上參照圖19F所述。另外，可以通過薄薄地調整阻擋金屬層326a的厚度或省略阻擋金屬層326本身來使RE從RE供給層325a擴散到第一金屬層327a。

類似于圖24C，在圖27C中，可以在外部觀察到第一金屬層327a的側部，但未被示出。

參照圖28A至圖28C，在形成第一金屬層327a之后，可以在邏輯裝置區(qū)域B中形成第二掩模327M。第二掩模327M可以通過光刻工藝由例如PR或硬掩模形成。另外，當在形成第一金屬層327a之后保留的間隙的寬度寬時，可以在形成第二掩模327M之前形成犧牲層。隨后，可以通過使用第二掩模327M執(zhí)行蝕刻工藝來去除在OTP存儲裝置區(qū)域A中的第一金屬層327a。因此，阻擋金屬層326a可以暴露在OTP存儲裝置區(qū)域A中。根據(jù)情況，可以在OTP存儲裝置區(qū)域A中薄薄地保留第一金屬層327a。另外，可以由于過蝕刻而去除阻擋金屬層326a。在去除OTP存儲裝置區(qū)域A中的第一金屬層327a之后，可以去除第二掩模327M。

類似于圖24C，在圖28C的OTP存儲裝置區(qū)域A中，可以在外部觀察到阻擋金屬層326a的側部，但未被示出。

參照圖29A至圖29C，在去除第二掩模327M之后，可以在半導體基底301上的生成的材料上順序地形成第二金屬層和間隙填充金屬層。第二金屬層和間隙填充金屬層的功能或材料如以上參照圖19H所述。另外，還可以在形成間隙填充金屬層之前形成阻擋金屬層。另外，在邏輯裝置區(qū)域B處，第二金屬層可以填充整個間隙。因此，間隙填充金屬層可以形成在第二金屬層上而不形成在間隙中。

在形成間隙填充金屬層之后，可以執(zhí)行平坦化工藝。例如，平坦化工藝可以通過CMP工藝等執(zhí)行。可以執(zhí)行平坦化工藝以暴露層間絕緣層340的頂部。通過平坦化工藝，圖9A的OTP存儲裝置300的柵極結構320可以形成在OTP存儲裝置區(qū)域A中，具有與圖4的第三柵極結構G3相似的層狀結構的U型柵極結構320-LO可以形成在邏輯裝置區(qū)域B處。可以通過形成柵極結構320來在OTP存儲裝置區(qū)域A中形成圖9A的OTP存儲裝置300的讀取晶體管T1。另外，可以在邏輯裝置區(qū)域B處形成具有期望的閾值電壓的MOS晶體管。

如以上參照圖17A至圖17E所述，可以將掩模工藝和蝕刻工藝適當?shù)貞糜贠TP存儲裝置區(qū)域A，從而形成圖10的OTP存儲裝置300a的柵極結構320a或圖11的OTP存儲裝置300b的柵極結構320b。另外，可以將掩模工藝和蝕刻工藝適當?shù)貞糜谶壿嬔b置區(qū)域B，從而形成與除了第三柵極結構G3之外的第一柵極結構G1、第二柵極結構G2和第四柵極結構G4中的至少一種柵極結構相似的柵極結構。

如上所述，在根據(jù)實施例的OTP存儲裝置和制造該OTP存儲裝置的方法中，程序晶體管和讀取晶體管可以通過CMOS工藝等形成。程序晶體管可以形成為通過施加低編程電壓而容易擊穿的結構，因而增強了OTP存儲裝置的編程效率，因而增加了用于OTP存儲裝置的設計的外圍I/O元件的可靠性，并且簡化了設計。

雖然已經(jīng)參照發(fā)明構思的實施例具體地示出并描述了發(fā)明構思，但是將理解的是，在不脫離權利要求的精神和范圍的情況下，可以在其中做形式和細節(jié)上的各種改變。