本發(fā)明涉及一種具有錯位排列的超結P區(qū)的高壓MOSFET及其制造方法。

背景技術：

現(xiàn)有超結功率MOSFET在制造工藝上主要有兩種技術路線：1、深槽刻蝕并填充單晶硅；2、多次離子注入、退火及外延。一般地，以600V的SJ-VDMOS為例，前者需要刻蝕形成深度達到或者超過外延層厚度三分之二的溝槽，而且溝槽深寬比要求較高，超過20:1，這對刻蝕設備和工藝提出了很高要求；采用多次離子注入、退火及外延技術則無需進行溝槽刻蝕，但是完整的制造流程須經(jīng)過多次離子注入、退火、外延等工序的循環(huán)，工藝復雜，效率較低。在實際的工藝過程中，普通超結結構會出現(xiàn)電荷平衡偏移的問題。電荷不平衡，器件耐壓將會受到嚴重的影響而急劇下降，柱區(qū)間電荷量偏移±10％的情況下，器件的擊穿電壓下降將近22％。

技術實現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有技術中不足，提供一種具有錯位排列的超結P區(qū)的高壓MOSFET及其制造方法。

為了達到上述目的，本發(fā)明是通過以下技術方案實現(xiàn)的：

本發(fā)明的一種具有錯位排列的超結P區(qū)的高壓MOSFET，包括金屬層A(19)、N+襯底(10)、P串區(qū)、P柱區(qū)、第五層外延層(25)、第六層外延層(26)、柵氧化層(13)、金屬層B(29)、多晶硅柵(14)，所述金屬層A(19)、N+襯底(10)、P串區(qū)、P柱區(qū)、第五層外延層(25)、第六層外延層(26)從下至上依次排列，所述金屬層A(19)、P串區(qū)都與N+襯底(10)連接，所述P串區(qū)、第五層外延層(25)都與P柱區(qū)連接，所述第六層外延層(26)與第五層外延層(25)相連接，所述金屬層B(29)、柵氧化層(13)都位于第六層外延層(26)上方，所述金屬層B(29)、柵氧化層(13)都與第六層外延層(26)相連接，所述多晶硅柵(14)位于柵氧化層(13)內部，所述金屬層B(29)引出S極，所述多晶硅柵(14)引出G極，所述金屬層A(19)引出D極，所述第五層外延層(25)內設有P埋層，所述P埋層為若干個離子注入?yún)^(qū)，所述若干個離子注入?yún)^(qū)呈錯位交叉排列分布。

本發(fā)明所述P串區(qū)包括第一層外延層(21)、第二層外延層(22)、第三層外延層(23)，所述第二層外延層(22)位于第一層外延層(21)和第三層外延層(23)之間，所述第一層外延層(21)設有若干個第一P型離子注入?yún)^(qū)(31)，所述第二層外延層(22)設有若干個第二P型離子注入?yún)^(qū)(32)，所述第三層外延層(23)設有若干個第三P型離子注入?yún)^(qū)(33)，所述若干個第一P型離子注入?yún)^(qū)(31)、若干個第二P型離子注入?yún)^(qū)(32)、若干個第三P型離子注入?yún)^(qū)(33)都呈錯位交叉排列分布。

本發(fā)明所述P柱區(qū)包括第四層外延層(24)，所述第四層外延層(24)設有若干個溝槽(11)，所述溝槽(11)內都填充P型單晶硅(34)，所述溝槽(11)呈錯位交叉排列分布。

本發(fā)明所述第一層外延層(21)位于第二層外延層(22)的下方，所述第三層外延層(23)位于第二層外延層(22)的上方。

本發(fā)明所述第一層外延層(21)的電阻率、第二層外延層(22)的電阻率、第三層外延層(23)的電阻率、第四層外延層(24)的電阻率、第五層外延層(25)的電阻率、第六層外延層(26)的電阻率依次增大，所述第一P型離子注入?yún)^(qū)(31)的離子濃度、第二P型離子注入?yún)^(qū)(32)的離子濃度、第三P型離子注入?yún)^(qū)(33)的離子濃度、P型單晶硅(34)的離子濃度依次減小。

本發(fā)明所述第六層外延層(26)設有P阱區(qū)(15)，所述P阱區(qū)(15)內設有P+接觸區(qū)(17)、N+源區(qū)(16)，所述P+接觸區(qū)(17)和N+源區(qū)(16)都與金屬層B(29)相連接，所述P+接觸區(qū)(17)連接N+源區(qū)(16)。

本發(fā)明還包括介質層(18)，所述介質層(18)設置于金屬層B(29)內，所述介質層(18)與P+接觸區(qū)(17)、N+源區(qū)(16)和多晶硅柵(14)相連接。

本發(fā)明所述金屬層B(29)、柵氧化層(13)都位于第六層外延層(26)上方的兩側。

一種具有錯位排列的超結P區(qū)的高壓MOSFET的制造方法，包括如下步驟：

(A)、在N+襯底(10)上外延，形成第一層外延層(21)，外延層厚度標記為D₀，然后通過光刻、在第一P型離子注入?yún)^(qū)(31)內離子注入并退火，形成超結P串區(qū)的第一層；

(B)、在第一層外延層(21)上外延，形成第二層外延層(22)，外延層厚度標記為D1，然后通過光刻、在第二P型離子注入?yún)^(qū)(32)內離子注入并退火，形成超結P串區(qū)的第二層；

(C)、在第二層外延層(22)上外延，形成第三層外延層(23)，外延層厚度標記為D2，并通過光刻、在第三P型離子注入?yún)^(qū)(33)內離子注入并退火，形成超結P串區(qū)的第三層；

(D)、在第三層外延層(23)上外延，形成第四層外延層(24)，外延層厚度范圍是2/3(D0+D1+D2)～(D0+D1+D2)，并通過光刻、在溝槽(11)內填充P型單晶硅(34)，形成第四層外延層(24)；

(E)、在第四層外延層(24)上外延，形成第五層外延層(25)，通過光刻、離子注入并退火，形成P埋層(12)，所述P埋層為若干個離子注入?yún)^(qū)，所述若干個離子注入?yún)^(qū)呈錯位交叉排列分布；

(F)、在第五層外延層(25)上外延，形成第六層外延層(26)，熱生長，形成柵氧化層(12)；通過淀積、光刻和刻蝕，形成多晶硅柵(14)；通過光刻、離子注入并退火，依次形成P阱區(qū)(15)、P+接觸區(qū)(17)和N+源區(qū)(16)；

(G)、通過淀積、光刻、刻蝕，依次形成接觸孔、金屬導線和電極引出端，完成高壓MOSFET的制作。

本發(fā)明的有益效果如下：本發(fā)明設有P串區(qū)、P柱區(qū)，形成具有混合結構的SJMOS，P串區(qū)包括第一層外延層上的第一P型離子注入?yún)^(qū)、第二層外延層上的第二P型離子注入?yún)^(qū)、第三層外延層上的第三P型離子注入?yún)^(qū)，所述第一層外延層、第二層外延層、第三層外延層從下至上依次排列且電阻率依次增大，實現(xiàn)階梯摻雜結構；P串區(qū)設有第四層外延層，所述第四層外延層設有若干個溝槽。若干個P串和P柱，在縱向窗口一致，在橫向呈錯位交叉排列分布，可以使P超結區(qū)與N超結區(qū)的更容易互相耗盡，各個外延層的電阻率不同，使得器件在電荷平衡的一定范圍內，電場分布更均勻，耐壓值更穩(wěn)定，抗電荷偏移影響的能力增強；P埋層的引入，使PW與P超結區(qū)形成電氣連接，也可以抑制N+源區(qū)、PW和N漂移區(qū)組成的寄生三極管導通，可靠性提高。本發(fā)明溝槽刻蝕并填充單晶硅和多次離子注入、退火及外延的結合，使得刻蝕溝槽深度降低，又減少了多次離子注入、退火及外延的繁瑣，因此簡化了超結MOSFET制造工藝，其工藝簡單，本發(fā)明的一種具有錯位排列的超結P區(qū)的高壓MOSFET提高其抗電荷量偏移對器件性能造成影響的能力，降低器件制造對高端設備的依賴程度，提高效率和功率器件的良品比例，降低成本。

附圖說明

圖1為本發(fā)明的立體結構示意圖；

圖2是沿圖1中A-A’點劃線截取的縱向二維剖面示意圖；

圖3是沿圖1中B-B’點劃線截取的縱向二維剖面示意圖；

圖4是在襯底外延片上，離子注入形成第一層超結區(qū)的結構示意圖；

圖5是在第二層外延層上，離子注入形成第二層超結區(qū)的結構示意圖；

圖6是在第三層外延層上，離子注入形成第三層超結區(qū)的結構示意圖；

圖7是在第四層外延層上，在溝槽中填充P型單晶硅，形成第四層超結區(qū)的結構示意圖。

圖8是在第五層外延層上，離子注入形成P埋層的結構示意圖。

具體實施方式

下面結合說明書附圖對本發(fā)明的技術方案作進一步說明：

如圖1到圖3所示，一種具有錯位排列的超結P區(qū)的高壓MOSFET，包括金屬層A19、N+襯底10、P串區(qū)、P柱區(qū)、第五層外延層25、第六層外延層26、柵氧化層13、金屬層B29、多晶硅柵14，所述金屬層A19、N+襯底10、P串區(qū)、P柱區(qū)、第五層外延層25、第六層外延層26從下至上依次排列，所述金屬層A19、P串區(qū)都與N+襯底10連接，所述P串區(qū)、第五層外延層25都與P柱區(qū)連接，所述第六層外延層26與第五層外延層25相連接，所述金屬層B29、柵氧化層13都位于第六層外延層26上方，所述金屬層B29、柵氧化層13都與第六層外延層26相連接，所述多晶硅柵14位于柵氧化層13內部，所述金屬層B29引出S極，所述多晶硅柵14引出G極，所述金屬層A19引出D極，所述第五層外延層25內設有P埋層，所述P埋層為若干個離子注入?yún)^(qū)，所述若干個離子注入?yún)^(qū)呈錯位交叉排列分布。

如圖1到圖3所示本發(fā)明所述P串區(qū)包括第一層外延層21、第二層外延層22、第三層外延層23，所述第二層外延層22位于第一層外延層21和第三層外延層23之間，所述第一層外延層21設有若干個第一P型離子注入?yún)^(qū)31，所述第二層外延層22設有若干個第二P型離子注入?yún)^(qū)32，所述第三層外延層23設有若干個第三P型離子注入?yún)^(qū)33，所述若干個第一P型離子注入?yún)^(qū)31、若干個第二P型離子注入?yún)^(qū)32、若干個第三P型離子注入?yún)^(qū)33都呈錯位交叉排列分布。

如圖1到圖3所示，P柱區(qū)包括第四層外延層24，所述第四層外延層24設有若干個溝槽11，所述溝槽11內都填充P型單晶硅34，所述溝槽11呈錯位交叉排列分布。

如圖1到圖3所示，所述第一層外延層21位于第二層外延層22的下方，所述第三層外延層23位于第二層外延層22的上方。

如圖1到圖3所示，所述第一層外延層21的電阻率、第二層外延層22的電阻率、第三層外延層23的電阻率、第四層外延層24的電阻率、第五層外延層25的電阻率、第六層外延層26的電阻率依次增大，所述第一P型離子注入?yún)^(qū)31的離子濃度、第二P型離子注入?yún)^(qū)32的離子濃度、第三P型離子注入?yún)^(qū)33的離子濃度、P型單晶硅34的離子濃度依次減小。

如圖1到圖3所示，所述第六層外延層26設有P阱區(qū)15，所述P阱區(qū)15內設有P+接觸區(qū)17、N+源區(qū)16，所述P+接觸區(qū)17和N+源區(qū)16都與金屬層B29相連接，所述P+接觸區(qū)17連接N+源區(qū)16。

如圖1到圖3所示，本發(fā)明還包括介質層18，所述介質層18設置于金屬層B29內，所述介質層18與P+接觸區(qū)17、N+源區(qū)16和多晶硅柵14相連接。

如圖1到圖3所示，所述金屬層B29、柵氧化層13都位于第六層外延層26上方的兩側。

如圖4到圖8所示，一種具有錯位排列的超結P區(qū)的高壓MOSFET的制造方法，包括如下步驟：

(A)、在N+襯底10上外延，形成第一層外延層21，外延層厚度標記為D₀，然后通過光刻、在第一P型離子注入?yún)^(qū)31內離子注入并退火，形成超結P串區(qū)的第一層；

(B)、在第一層外延層21上外延，形成第二層外延層22，外延層厚度標記為D1，然后通過光刻、在第二P型離子注入?yún)^(qū)32內離子注入并退火，形成超結P串區(qū)的第二層；

(C)、在第二層外延層22上外延，形成第三層外延層23，外延層厚度標記為D2，并通過光刻、在第三P型離子注入?yún)^(qū)33內離子注入并退火，形成超結P串區(qū)的第三層；

(D)、在第三層外延層23上外延，形成第四層外延層24，外延層厚度范圍是2/3(D0+D1+D2)～(D0+D1+D2)，并通過光刻、在溝槽11內填充P型單晶硅34，形成第四層外延層24；

(E)、在第四層外延層24上外延，形成第五層外延層25，通過光刻、離子注入并退火，形成P埋層12，所述P埋層12為若干個離子注入?yún)^(qū)，所述若干個離子注入?yún)^(qū)呈錯位交叉排列分布；

(F)、在第五層外延層25上外延，形成第六層外延層26，熱生長，形成柵氧化層12；通過淀積、光刻和刻蝕，形成多晶硅柵14；通過光刻、離子注入并退火，依次形成P阱區(qū)15、P+接觸區(qū)17和N+源區(qū)16；

(G)、通過淀積、光刻、刻蝕，依次形成接觸孔、金屬導線和電極引出端，完成高壓MOSFET的制作。

本發(fā)明若干個P串和P柱，在縱向窗口一致，在橫向呈錯位交叉排列分布，可以使P超結區(qū)與N超結區(qū)的更容易互相耗盡，各個外延層的電阻率不同，使得器件在電荷平衡的一定范圍內，電場分布更均勻，耐壓值更穩(wěn)定，抗電荷偏移影響的能力增強；P埋層的引入，使P埋層與P超結區(qū)形成電氣連接，也可以抑制N+源區(qū)、PW和N漂移區(qū)組成的寄生三極管導通，可靠性提高。

本發(fā)明溝槽11刻蝕并填充單晶硅和多次離子注入、退火及外延的結合，使得刻蝕溝槽深度降低，又減少了多次離子注入、退火及外延的繁瑣，因此簡化了超結MOSFET制造工藝，其工藝簡單，本發(fā)明一種具有錯位排列的超結P區(qū)的高壓MOSFET提高其抗電荷量偏移對器件性能造成影響的能力，降低器件制造對高端設備的依賴程度，提高效率和功率器件的良品比例，降低成本。

需要注意的是，以上列舉的僅是本發(fā)明的一種具體實施例。顯然，本發(fā)明不限于以上實施例，還可以有許多變形。

總之，本領域的普通技術人員能從本發(fā)明公開的內容直接導出或聯(lián)想到的所有變形，均應認為是本發(fā)明的保護范圍。