本發(fā)明構思涉及集成電路器件，更具體地，涉及包括鰭型場效應晶體管(FET)的集成電路器件。

背景技術：

隨著電子技術已經被發(fā)展，半導體器件已經快速地被制作得更小。由于期望半導體器件具有操作準確性和高運行速度兩者，所以正在發(fā)展用于優(yōu)化半導體中包括的晶體管的結構的方法。

技術實現(xiàn)要素：

本發(fā)明構思的一些實施方式提供具有能夠改善包括在高度集成的半導體器件中的高度集成的鰭型場效應晶體管(FET)的性能的結構的集成電路器件。

本發(fā)明構思的另一些實施方式提供一種集成電路器件，該集成電路器件包括：鰭型有源區(qū)，從基板突出；多個襯層，順序地覆蓋鰭型有源區(qū)的下側壁；器件隔離層，覆蓋鰭型有源區(qū)的下側壁，其中多個襯層在器件隔離層和鰭型有源區(qū)之間；以及柵絕緣層，延伸以覆蓋鰭型有源區(qū)的溝道區(qū)、多個襯層和器件隔離層，并包括位于柵絕緣層的覆蓋多個襯層的部分上的突起。

在另一些實施方式中，多個襯層的每個可以包括包含彼此不同的材料的絕緣襯層和應力襯層，絕緣襯層可以接觸鰭型有源區(qū)的下側壁并可以具有在自基板的第一高度處的第一上表面，應力襯層可以與鰭型有源區(qū)的下側壁間隔開并且絕緣襯層在應力襯層和鰭型有源區(qū)的下側壁之間，并且應力襯層可以具有在自基板的第二高度處的第二上表面，其中第二高度比第一高度高。應力襯層的第二上表面可以面對所述突起。基板可以包括限定鰭型有源區(qū)的溝槽，絕緣襯層可以包括在溝槽中在鰭型有源區(qū)和應力襯層之間的側壁延伸部以及一體地連接到側壁延伸部并在溝槽的底表面和應力襯層之間的底部延伸部，側壁延伸部可以具有第一厚度，底部延伸部可以具有第二厚度，其中第一厚度大于第二厚度。器件隔離層可以包括在自基板的第三高度處的上表面，其中第三高度低于第一高度。

在一些實施方式中，器件隔離層可以包括背對基板的凹入的上表面。

在另一些實施方式中，器件隔離層可以包括從多個襯層延伸到器件隔離層的上表面中的中心部分的傾斜面，基板和傾斜面之間的垂直距離朝向上表面中的中心部分減小。

在另一些實施方式中，所述突起可以圍繞多個襯層的端部。

在一些實施方式中，集成電路器件還可以包括覆蓋柵絕緣層和鰭型有源區(qū)的溝道區(qū)的柵線，其中柵線可以包括接觸所述突起的凹入的表面部分。

本發(fā)明構思的另一些實施方式提供一種集成電路器件，該集成電路器件包括：一對鰭型有源區(qū)，從基板突出并在第一方向上平行于彼此延伸；多個襯層，順序地覆蓋該對鰭型有源區(qū)的下側壁；器件隔離層，覆蓋該對鰭型有源區(qū)的下側壁，多個襯層在器件隔離層與該對鰭型有源區(qū)的下側壁之間；柵絕緣層，延伸以覆蓋該對鰭型有源區(qū)的溝道區(qū)、多個襯層和器件隔離層，并包括位于柵絕緣層的覆蓋多個襯層的部分上的多個突起；以及柵線，形成在柵絕緣層上，柵線覆蓋該對鰭型有源區(qū)的溝道區(qū)、多個襯層和器件隔離層，并在交叉第一方向的第二方向上延伸。

在另一些實施方式中，多個襯層可以包括包含彼此不同的材料的絕緣襯層和應力襯層，絕緣襯層可以接觸該對鰭型有源區(qū)的每個的下側壁并可以具有在自基板的第一高度處的第一上表面，應力襯層可以與該對鰭型有源區(qū)的每個的下側壁間隔開并且絕緣襯層在應力襯層和每個鰭型有源區(qū)的下側壁之間，并且應力襯層可以具有在自基板的第二高度處的第二上表面，其中第二高度比第一高度高，應力襯層的第二上表面可以面對多個突起中的一個。

在一些實施方式中，基板可以包括形成在該對鰭型有源區(qū)之間并具有在第一水平處的第一底表面的淺溝槽以及鄰近該對鰭型有源區(qū)形成并具有在低于第一水平的第二水平處的第二底表面的深溝槽，多個襯層可以包括接觸從該對鰭型有源區(qū)當中選擇的鰭型有源區(qū)的下側壁的絕緣襯層以及與該對鰭型有源區(qū)間隔開的應力襯層，其中絕緣襯層在深溝槽中設置在應力襯層和該對鰭型有源區(qū)之間，絕緣襯層可以包括設置在所選擇的鰭型有源區(qū)和應力襯層之間的側壁延伸部和一體地連接到側壁延伸部并設置在深溝槽的第二底表面和應力襯層之間的底部延伸部，側壁延伸部可以具有第一厚度并且底部延伸部具有第二厚度，其中第一厚度大于第二厚度。器件隔離層可以包括在淺溝槽中的第一器件隔離層和在深溝槽中的第二器件隔離層，第一器件隔離層和第二器件隔離層中的至少一個可以具有在比絕緣襯層的第一上表面和應力襯層的第二上表面的水平低的水平處的上表面。器件隔離層可以包括在淺溝槽中的第一器件隔離層和在深溝槽中的第二器件隔離層，第一器件隔離層和第二器件隔離層中的至少一個可以包括具有遠離多個襯層而降低的水平的凹入的上表面。器件隔離層可以包括在淺溝槽中的第一器件隔離層和在深溝槽中的第二器件隔離層，第一器件隔離層和第二器件隔離層中的至少一個可以包括從多個襯層延伸到器件隔離層的上表面的中心部分的傾斜面。

在另一些實施方式中，基板可以包括形成在該對鰭型有源區(qū)之間并具有在第一水平處的第一底表面的淺溝槽以及鄰近該對鰭型有源區(qū)形成并具有在低于第一水平的第二水平處的第二底表面的深溝槽，多個襯層可以包括在淺溝槽和深溝槽中接觸該對鰭型有源區(qū)的每個的下側壁的絕緣襯層以及在淺溝槽和深溝槽中與一對鰭型有源區(qū)間隔開的應力襯層，其中絕緣襯層在應力襯層和一對鰭型有源區(qū)的每個之間，絕緣襯層的覆蓋淺溝槽的底表面的第一部分可以比絕緣襯層的覆蓋深溝槽的底表面的第二部分更厚。

本發(fā)明構思的另一些實施方式提供一種集成電路器件，該集成電路器件包括：第一鰭型有源區(qū)，從基板的第一區(qū)域突出并包括第一導電類型的第一溝道區(qū)；多個襯層，在第一區(qū)域上覆蓋第一鰭型有源區(qū)的下側壁；第一器件隔離層，覆蓋第一鰭型有源區(qū)的下側壁，其中多個襯層在第一區(qū)域上設置在第一器件隔離層與第一鰭型有源區(qū)的下側壁之間；第一柵絕緣層，在第一區(qū)域上，第一柵絕緣層延伸以覆蓋第一鰭型有源區(qū)的第一溝道區(qū)、多個襯層和第一器件隔離層，并包括位于第一柵絕緣層的覆蓋多個襯層的部分上的第一突起；第二鰭型有源區(qū)，從基板的第二區(qū)域突出并包括第二導電類型的第二溝道區(qū)；第二器件隔離層，在第二區(qū)域上覆蓋第二鰭型有源區(qū)的下側壁；以及第二柵絕緣層，在第二區(qū)域上，第二柵絕緣層延伸以覆蓋第二溝道區(qū)和第二器件隔離層。

在一些實施方式中，第一柵絕緣層可以在第一鰭型有源區(qū)上具有第一厚度，第二柵絕緣層可以在第二鰭型有源區(qū)上具有第二厚度，其中第二厚度小于第一厚度。

在另一些實施方式中，第一柵絕緣層和第二柵絕緣層可以包括相同的材料。

在另一些實施方式中，多個襯層可以包括在第一區(qū)域上的包含彼此不同的材料的第一絕緣襯層和第一應力襯層，第一絕緣襯層可以接觸第一鰭型有源區(qū)的下側壁并可以具有在自基板的第一高度處的第一上表面，第一應力襯層可以與第一鰭型有源區(qū)的下側壁間隔開并可以具有在自基板的第二高度處的第二上表面，其中第一絕緣層在第一應力襯層與第一鰭型有源區(qū)的下側壁之間，并且第二高度比第一高度高。第一器件隔離層可以具有在自基板的第三高度處的上表面，其中第三高度低于第一高度。

在一些實施方式中，基板可以包括在第一區(qū)域中限定第一鰭型有源區(qū)的第一溝槽，第一絕緣襯層可以包括在第一溝槽中設置在第一鰭型有源區(qū)和第一應力襯層之間的側壁延伸部以及一體地連接到側壁延伸部并設置在第一溝槽的底表面和第一應力襯層之間的底部延伸部，第一絕緣襯層的側壁延伸部可以具有第一厚度并且第一絕緣襯層的底部延伸部具有第二厚度，其中第一厚度大于第二厚度。

在另一些實施方式中，集成電路器件還可以包括覆蓋第二鰭型有源區(qū)的下側壁的第二絕緣襯層，其中第二絕緣襯層在第二區(qū)域上的第二鰭型有源區(qū)和第二器件隔離層之間?；蹇梢园ㄔ诘诙^(qū)域中限定第二鰭型有源區(qū)的第二溝槽，第二絕緣襯層可以包括在第二溝槽中設置在第二鰭型有源區(qū)和第二器件隔離層之間的側壁延伸部以及一體地連接到側壁延伸部并設置在第二溝槽的底表面和第二器件隔離層之間的底部延伸部，第二絕緣襯層的側壁延伸部可以具有第三厚度并且第二絕緣襯層的底部延伸部可以具有第四厚度，其中第三厚度可以大于第四厚度。第二絕緣襯層和第二器件隔離層可以彼此接觸。

在另一些實施方式中，集成電路器件還可以包括在第二區(qū)域上設置在第二絕緣襯層和第二器件隔離層之間的第二應力襯層，其中第二絕緣襯層可以具有在自基板的第四高度處的第四上表面，第二應力襯層可以具有在自基板的第五高度處的第五上表面，其中第五高度可以比第四高度高，第四上表面和第五上表面之間的高度差可以小于第一上表面和第二上表面之間的高度差。第二柵絕緣層可以包括位于第二柵絕緣層的覆蓋第二應力襯層的部分上的第二突起。

在一些實施方式中，第一器件隔離層可以包括第一傾斜面和具有凹入的中心部分的第一上表面，其中第一傾斜面可以具有從第一鰭型有源區(qū)處的邊緣朝向上表面的中心部分減小的水平，第二器件隔離層可以包括第二傾斜面和具有凹入的中心部分的第二上表面，其中第二傾斜面可以具有從第二鰭型有源區(qū)處的邊緣朝向上表面的中心部分減小的水平。

在另一些實施方式中，第一鰭型有源區(qū)的第一溝道區(qū)可以具有在第一鰭型有源區(qū)的較短的寬度方向上的第一寬度，第二鰭型有源區(qū)的第二溝道區(qū)可以具有在第二鰭型有源區(qū)的較短的寬度方向上的第二寬度，其中第二寬度可以小于第一寬度。

本發(fā)明構思的另一些實施方式提供一種集成電路器件，該集成電路器件包括：鰭型有源區(qū)，從基板突出；第一襯層，覆蓋鰭型有源區(qū)的第一下側壁；第一器件隔離層，覆蓋鰭型有源區(qū)的第一下側壁，其中第一襯層設置在第一器件隔離層和鰭型有源區(qū)的第一下側壁之間；第二襯層，覆蓋鰭型有源區(qū)的第二下側壁，其中第二下側壁與第一下側壁相反；第二器件隔離層，覆蓋鰭型有源區(qū)的第二下側壁，其中第二襯層設置在第二器件隔離層與鰭型有源區(qū)的第二下側壁之間；以及第一柵絕緣層，延伸以覆蓋鰭型有源區(qū)、第一襯層和第一器件隔離層，并包括位于第一柵絕緣層的覆蓋第一襯層的部分上的第一突起。

在一些實施方式中，鰭型有源區(qū)可以具有在較短的軸方向上的相對側壁的截面輪廓，其中該截面輪廓可以具有不對稱的形狀。

在另一些實施方式中，集成電路器件還可以包括第二柵絕緣層，該第二柵絕緣層延伸以覆蓋鰭型有源區(qū)、第二襯層和第二器件隔離層，并一體地連接到第一柵絕緣層。第一柵絕緣層和第二柵絕緣層可以關于鰭型有源區(qū)不對稱。第二柵絕緣層可以包括位于第二柵絕緣層的覆蓋第二襯層的部分上的第二突起。第一柵絕緣層和第二柵絕緣層的相應的厚度可以彼此不同。

在另一些實施方式中，基板可以包括彼此相鄰的第一導電類型的晶體管區(qū)域和第二導電類型的晶體管區(qū)域，鰭型有源區(qū)可以沿第一導電類型的晶體管區(qū)域和第二導電類型的晶體管區(qū)域之間的邊界延伸。

附圖說明

從以下結合附圖的詳細描述，本發(fā)明構思的示例實施方式將被更清楚地理解，附圖中：

圖1A是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件中包括的元件的平面布局的圖示。

圖1B是該集成電路器件沿圖1A的線B-B'截取的橫截面。

圖2是根據(jù)本發(fā)明構思的一些實施方式的集成電路器件的橫截面。

圖3A是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件中包括的元件的平面布局的圖示。

圖3B是該集成電路器件沿圖3A的線B1-B1'和線B2-B2'截取的橫截面。

圖4是根據(jù)本發(fā)明構思的一些實施方式的集成電路器件的橫截面。

圖5A是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件中包括的元件的平面布局的圖示。

圖5B是該集成電路器件沿圖5A的線B-B'截取的橫截面。

圖6是根據(jù)本發(fā)明構思的一些實施方式的集成電路器件的橫截面。

圖7A至圖7I是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件制造制造中的工藝步驟的橫截面。

圖8是根據(jù)本發(fā)明構思的一些實施方式的電子設備的方框圖。

圖9是根據(jù)本發(fā)明構思的一些實施方式的電子系統(tǒng)的方框圖。

具體實施方式

在下文，本發(fā)明構思將通過參照附圖說明本發(fā)明的示例實施方式而被詳細描述。附圖中的相同的附圖標記表示相同的元件，因此為了簡潔起見將省略其詳細說明。

本發(fā)明構思可以以許多不同的形式實施而不應被解釋為限于這里闡述的示例實施方式。而是，提供這些實施方式使得本公開透徹和完整，并將本發(fā)明構思的范圍充分傳達給本領域技術人員。在附圖中，為了清晰，層和區(qū)域的長度和尺寸可以被夸大。

此外，雖然術語像“第一”和“第二”用來在本發(fā)明構思的各種實施方式中描述各種元件、部件、區(qū)域、層和/或部分，但是所述元件、部件、區(qū)域、層和/或部分不應受到這些術語限制。這些術語僅用于將一個元件、部件、區(qū)域、層或部分與另一個區(qū)別開。因此，以下論述的第一元件、部件、區(qū)域、層或部分可以被稱為第二元件、部件、區(qū)域、層或部分，而沒有背離本發(fā)明構思的教導。

除非另外地限定，否則這里使用的所有術語(包括技術和科學術語)都具有本發(fā)明構思所屬的領域內的普通技術人員所通常理解的相同的含義。還將理解的是，術語諸如通用詞典中限定的那些應當被解釋為與現(xiàn)有技術的背景中的含義相一致的含義，而不會被解釋為理想化或過度形式化的含義，除非這里明確如此限定。

當某一實施方式可以以不同的方式實施時，指定的工藝次序可以以不同的方式進行以被描述。例如，被順序地描述的兩個工藝可以基本上同時進行或可以以與描述的次序相反的次序進行。

因而，由例如制造技術和/或公差引起的圖示形狀的偏差將是可能發(fā)生的。因此，本發(fā)明構思的實施方式不應被解釋為限于這里示出的區(qū)域的特定形狀，而是將包括由例如制造引起的形狀偏差。當在這里使用時，術語“和/或”包括一個或多個所列相關項目的任意和所有組合。諸如“...中的至少一個”的表述，當在一列元件之后時，修飾元件的整個列表，而不是修飾該列表的單個元件。術語諸如“基板”可以表示基板自身，或包括基板和形成在基板的表面上的預定層或膜的堆疊結構。此外，術語“基板的表面”可以表示基板自身的暴露表面或形成在基板上的預定層或膜的外表面。

圖1A是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件100中包括的主要元件的平面布局的圖示。圖1B是集成電路器件100沿圖1A的線B-B'截取的橫截面。

首先參照圖1A和1B，集成電路器件100包括從基板110突出的鰭型有源區(qū)FA。基板110可以包括半導體材料諸如Si和Ge或化合物半導體材料諸如SiGe、SiC、GaAs、InAs和InP。在某些示例實施方式中，基板110可以包括III-V族材料和IV族材料中的至少一種。III-V族材料可以包括二元的、三元的或四元的化合物，其包括至少一個III族元素和至少一個V族元素。III-V族材料可以是包括In、Ga和Al中的至少一種元素作為III族元素以及As、P和Sb中的至少一種元素作為V族元素的化合物。例如，III-V族材料可以從InP、In_zGa_1-zAs(0≤z≤1)和Al_zGa_1-zAs(0≤z≤1)中選擇。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的一種。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的一種。IV族材料可以是Si或Ge。然而，一個或多個示例實施方式不限于III-V族材料和IV族材料的以上示例。III-V族材料和IV族材料諸如Ge可以用作用于形成具有低功耗和高運行速度的晶體管的溝道材料。高性能互補金屬氧化物半導體(CMOS)可以通過利用包括III-V族材料例如GaAs(其具有比Si基板高的電子遷移率)的半導體基板以及具有半導體材料例如鍺(其具有比Si基板高的空穴遷移率)的半導體基板制造。

在某些示例實施方式中，當NMOS晶體管形成在基板110上時，基板110可以包括以上說明的III-V族材料中的一種。在某些其它的示例實施方式中，當PMOS晶體管形成在基板110上時，基板110的至少一部分可以包括Ge。在一些實施方式中，基板110可以具有絕緣體上硅(SOI)結構?；?10可以包括導電的區(qū)域，例如用雜質摻雜的阱或用雜質摻雜的結構。

鰭型有源區(qū)FA可以由形成在基板110中的溝槽T限定。鰭型有源區(qū)FA在垂直于基板110的主表面的方向(Z方向)上從基板110突出，并可以沿一方向(圖1A和1B中的Y方向)在基板110上延伸。覆蓋鰭型有源區(qū)FA的下側壁的器件隔離層112形成在基板110上。鰭型有源區(qū)FA從器件隔離層112突出為鰭形狀。

鰭型有源區(qū)FA包括在其下部上的溝道區(qū)CH和位于溝道區(qū)CH下面的基底區(qū)BA。鰭型有源區(qū)FA的下側壁被多個襯層132和134嵌入。此外，鰭型有源區(qū)FA的下側壁被器件隔離層112嵌入，多個襯層132和134插設在兩者之間。

在某些示例實施方式中，鰭型有源區(qū)FA的溝道區(qū)CH可以包括單一的材料。例如，包括溝道區(qū)CH的鰭型有源區(qū)FA可以包括Si。在一些其它的示例實施方式中，鰭型有源區(qū)FA的一部分可以包括Ge，鰭型有源區(qū)FA的另一個部分可以包括Si。

在圖1B中，鰭型有源區(qū)FA形成為具有關于中心線CL對稱的輪廓，該中心線CL在垂直于基板110的主表面的方向(Z方向)上延伸。然而，一個或多個示例實施方式不限于圖1B所示的示例，鰭型有源區(qū)FA可以具有關于中心線CL不對稱的輪廓。

鰭型有源區(qū)FA的溝道區(qū)CH被界面層122覆蓋。覆蓋鰭型有源區(qū)FA的相反的側壁和上表面的柵絕緣層124和柵線150可以在交叉鰭型有源區(qū)FA延伸的方向的方向(例如圖1A和1B中的X方向)上在界面層122上延伸。

柵絕緣層124包括覆蓋多個襯層132和134中的端部的上表面的突起PR。突起PR可以形成在鰭型有源區(qū)FA的相反兩側。

多個襯層132和134可以包括包含彼此不同的材料的絕緣襯層132和應力襯層134。在圖1B中，多個襯層132和134具有雙層結構，但是一個或多個示例實施方式不限于圖1B的示例。例如，集成電路器件100可以包括包含三個或更多的層的襯層，代替多個襯層132和134。

絕緣襯層132接觸鰭型有源區(qū)FA的下側壁并可以包括在距鰭型有源區(qū)FA周圍的基板110的上表面(也就是，溝槽T的底表面)的第一高度H1處的第一上表面TS1。應力襯層134與鰭型有源區(qū)FA的下側壁間隔開并且絕緣襯層132插設在兩者之間，并且應力襯層134可以具有距鰭型有源區(qū)FA周圍的基板110的上表面(也就是，溝槽T的底表面)的第二高度H2處的第二上表面TS2。應力襯層134的第二上表面TS2可以面對柵絕緣層124的突起PR。柵絕緣層124的突起PR可以圍繞絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2。

絕緣襯層132包括設置在鰭型有源區(qū)FA和溝槽T中的應力襯層134之間的側壁延伸部132W以及一體地連接到側壁延伸部132W并設置在溝槽T的底表面和應力襯層134之間的底部延伸部132B。側壁延伸部132W的第一厚度D1可以大于底部延伸部132B的第二厚度D2。

應力襯層134的在溝槽中沿鰭型有源區(qū)FA的下側壁延伸的部分可以在厚度上等于應力襯層134的沿溝槽T的底表面延伸的部分。

在某些示例實施方式中，絕緣襯層132可以包括氧化物層。例如，絕緣襯層132可以包括自然氧化物層。在某些示例實施方式中，包括在絕緣襯層132中的第一氧化物層可以通過對鰭型有源區(qū)FA的表面進行熱氧化而獲得。在一些其它的示例實施方式中，絕緣襯層132可以包括通過原位蒸汽產生(ISSG)工藝形成的氧化物層。在某些示例實施方式中，絕緣襯層132可以具有約10至約的厚度。

應力襯層134可以包括施加應力到鰭型有源區(qū)FA的溝道區(qū)CH的材料。應力襯層134可以通過施加應力到鰭型有源區(qū)FA的溝道區(qū)CH而改善溝道區(qū)CH中的載流子遷移率。在某些示例實施方式中，當溝道區(qū)CH為N型溝道區(qū)時，應力襯層134可以包括施加張應力到溝道區(qū)CH的材料。例如，應力襯層134可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅硼氮化物(SiBN)、碳化硅(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、硅氧碳化物(SiOC)、二氧化硅(SiO₂)、多晶硅或其組合。在某些示例實施方式中，當溝道區(qū)CH是P型溝道區(qū)時，應力襯層134可以包括施加壓應力到溝道區(qū)CH的材料。例如，應力襯層134可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO₂、多晶硅或其組合。在某些示例實施方式中，應力襯層134可以具有約10至約的厚度。

柵線150可以具有在對應于柵絕緣層124的突起PR的位置且鄰近于絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2的凹陷表面部分150R。

器件隔離層112可以具有在距鰭型有源區(qū)FA周圍的基板110的上表面(也就是，溝槽T的底表面)的比第一高度H1低的第三高度H3的上表面。器件隔離層112具有朝向基板110的相反側凹入的上表面112T。器件隔離層112可以包括從應力襯層134朝向器件隔離層112的上表面112T的中心部分延伸的傾斜面112S。從傾斜面112S到基板110的垂直距離可以朝向上表面112T的中心部分減小。

晶體管TR可以形成在鰭型有源區(qū)FA和柵線150彼此交叉的部分上。晶體管TR是具有三維結構的金屬氧化物半導體(MOS)晶體管，其溝道形成在鰭型有源區(qū)FA的上表面和相反側壁上。MOS晶體管TR可以配置NMOS晶體管或PMOS晶體管。

在某些示例實施方式中，器件隔離層112可以包括包含硅的絕緣層諸如硅氧化物層、硅氮化物層、硅氮氧化物層和硅碳氮化物膜、多晶硅或其組合。例如，器件隔離層112可以包括通過沉積工藝或涂覆工藝形成的膜。在某些示例實施方式中，器件隔離層112可以包括通過可流動的化學氣相沉積(FCVD)工藝或旋涂工藝形成的氧化物層。例如，器件隔離層112可以包括氟化物硅酸鹽玻璃(FSG)、非摻雜的硅酸鹽玻璃(USG)、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)、可流動的氧化物(FOX)、等離子體增強的正硅酸乙酯(PE-TEOS)或聚硅氮烷，但是不限于此。

在某些示例實施方式中，界面層122可以通過氧化鰭型有源區(qū)FA的表面而獲得。界面層122可以接觸鰭型有源區(qū)FA。界面層122可以修復鰭型有源區(qū)FA和柵絕緣層124之間的界面缺陷。

在某些示例實施方式中，界面層122可以包括具有9或更小的介電常數(shù)的低介電材料層，例如硅氧化物層、硅氮氧化物層或其組合。在一些其它的示例實施方式中，界面層122可以包括硅酸鹽、硅酸鹽和硅氧化物層的組合、或硅酸鹽和硅氮氧化物層的組合。在某些示例實施方式中，界面層122可以具有約至約的厚度，但是不限于此。在某些示例實施方式中，界面層122可以被省略。

柵絕緣層124可以包括具有大于界面層122的介電常數(shù)的介電常數(shù)的材料。例如，柵絕緣層124可以具有約10至約25的介電常數(shù)。柵絕緣層124可以包括從鉿氧化物、鉿氮氧化物、鉿硅氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯硅氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、鈮鋅酸鉛及其組合中選擇的材料，但是不限于此。柵絕緣層124可以通過原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)工藝形成。柵絕緣層124可以具有約至約的厚度，但是不限于此。

柵線150可以包括包含用于調節(jié)功函數(shù)的金屬的層和用于填充形成在包含用于調節(jié)功函數(shù)的金屬的層的上部上的間隙的包含金屬的層。在某些示例實施方式中，柵線150可以具有其中金屬氮化物層、金屬層、導電的覆蓋層和間隙填充金屬層被順序地堆疊的結構。金屬氮化物層和金屬層可以每個包括從Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中選擇的至少一種金屬材料。金屬氮化物層和金屬層可以通過ALD工藝、金屬有機ALD(MOALD)工藝或金屬有機CVD(MOCVD)工藝形成。導電的覆蓋層可以用作用于防止金屬層的表面的氧化的保護層。此外，導電的覆蓋層可以用作用于使另一個導電層在金屬層上的沉積容易的潤濕層。導電的覆蓋層可以包括金屬氮化物層例如TiN、TaN或其組合，但是不限于此。間隙填充金屬層可以在導電的覆蓋層上延伸。間隙填充金屬層可以包括W層。間隙填充層可以通過ALD、CVD或PVD工藝形成。間隙填充金屬層可以嵌入由導電的覆蓋層的上表面上的區(qū)域之間的臺階形成的凹陷空間而沒有空隙。在某些示例實施方式中，柵線150可以包括TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。在以上堆疊結構中，TiAlC層或TiN層可以用作包含用于調節(jié)功函數(shù)的金屬的層。

如圖1A所示，一對源極和漏極區(qū)162可以形成在柵線150的相反兩側且在鰭型有源區(qū)FA中。該對源極和漏極區(qū)162可以包括從鰭型有源區(qū)FA外延地生長的半導體層。源極和漏極區(qū)162可以具有嵌入的SiGe結構，該嵌入的SiGe結構包括外延地生長的Si層、外延地生長的SiC層和外延地生長的多個SiGe層。

在參照圖1A和1B示出的集成電路器件100中，覆蓋鰭型有源區(qū)FA的溝道區(qū)CH的柵絕緣層124包括在覆蓋多個襯層132和134的端部的上表面的部分上的突起PR，多個襯層132和134覆蓋鰭型有源區(qū)FA的下側壁。根據(jù)依照某些實施方式的具有以上結構的集成電路器件100，可以獲得根據(jù)高度集成的半導體器件中的期望設計而優(yōu)化的操作特性，并可以改善高度地按比例縮小的鰭型FET的性能。

現(xiàn)在參照圖2，將論述根據(jù)本發(fā)明構思的某些實施方式的集成電路器件200的橫截面。在圖2中，與圖1A和1B相同的附圖標記表示相同的元件，因此為了簡潔起見將省略這些元件的詳細說明。

如圖2所示，集成電路器件200包括在垂直于基板110的主表面的方向(Z方向)上從基板110突出并平行于彼此延伸的一對鰭型有源區(qū)FA。

每個鰭型有源區(qū)FA的下側壁被多個襯層132和134覆蓋。器件隔離層112覆蓋每個鰭型有源區(qū)FA的下側壁，并且多個襯層132和134插設在兩者之間。多個襯層132和134可以包括包含彼此不同的材料的絕緣襯層132和應力襯層134。

每個鰭型有源區(qū)FA中的溝道區(qū)CH的表面被界面層122覆蓋。界面層122上的覆蓋該對鰭型有源區(qū)FA的相反側壁和上表面的柵絕緣層124和柵線150可以在交叉該對鰭型有源區(qū)FA的延伸方向(Y方向)的方向(圖2的X方向)上延伸。

柵絕緣層124和柵線150延伸以覆蓋該對鰭型有源區(qū)FA的每個中的溝道區(qū)CH的相反側壁和上表面、多個襯層132和134以及器件隔離層112。

柵絕緣層124可以包括從覆蓋多個襯層132和134的部分的多個突起PR。柵線150可以具有在面對柵絕緣層124的突起PR的部分上的多個凹陷表面150R，該多個凹陷表面150R具有對應于多個突起PR的形狀。

柵絕緣層124的多個突起PR可以形成在面對應力襯層134的第二上表面TS2的部分上。

基板110包括形成在該對鰭型有源區(qū)FA之間并具有第一水平LV1的底表面的淺溝槽ST以及形成在每個鰭型有源區(qū)FA的一側并具有低于第一水平LV1的第二水平LV2的底表面的深溝槽DT。

在淺溝槽ST和深溝槽DT的每個中，絕緣襯層132和應力襯層134可以形成。此外，淺溝槽ST和深溝槽DT中的應力襯層134的上部空間可以被器件隔離層112填充。

絕緣襯層132可以形成在深溝槽DT中從而接觸每個鰭型有源區(qū)FA的下側壁。應力襯層134與鰭型有源區(qū)FA間隔開且絕緣襯層132設置在兩者之間。

在深溝槽DT中，絕緣襯層132包括設置在鰭型有源區(qū)FA和應力襯層134之間的側壁延伸部132W以及一體地連接到側壁延伸部132W并設置在深溝槽DT的底表面和應力襯層134之間的底部延伸部132B。在深溝槽DT中，側壁延伸部132W的第一厚度D1大于底部延伸部132B的第二厚度D2。深溝槽DT中的應力襯層134可以具有恒定的厚度。

在淺溝槽ST中，絕緣襯層132可以形成為具有沿淺溝槽ST的內壁的恒定厚度。因此，絕緣襯層132的覆蓋淺溝槽ST的側壁的部分可以具有與絕緣襯層132的覆蓋淺溝槽ST的底表面的部分相同的厚度。在淺溝槽ST中，應力襯層134可以具有恒定的厚度。

在某些示例實施方式中，絕緣襯層132的覆蓋淺溝槽ST的底表面的部分的第三厚度D3可以大于覆蓋深溝槽DT的底表面的底部延伸部132B的第二厚度D2。

器件隔離層112可以包括填充淺溝槽ST的第一器件隔離層112S和填充深溝槽DT的第二器件隔離層112D。第一和第二器件隔離層112S和112D可以分別具有在比絕緣襯層132和應力襯層134的上表面低的水平處的上表面112TS和112TD。根據(jù)示例實施方式，第一和第二器件隔離層112S和112D的上表面112TS和112TD可以位于比絕緣襯層132的第一上表面TS1低的水平處。在另一個示例實施方式中，第一和第二器件隔離層112S和112D的上表面112TS和112TD可以低于應力襯層134的第二上表面TS2。第一和第二器件隔離層112S和112D的上表面112TS和112TD可以遠離絕緣襯層132和應力襯層134而降低以具有凹入的中心部分。

第一和第二器件隔離層112S和112D的上表面112TS和112TD可以分別具有從絕緣襯層132和應力襯層134朝向第一和第二器件隔離層112S和112D的中心部分延伸的傾斜面112SS和112SD。在某些示例實施方式中，第一器件隔離層112S的上表面112TS中的傾斜面112SS的斜度可以大于第二器件隔離層112D的上表面112TD中的傾斜面112SD的斜度，但是不限于此。

第一和第二器件隔離層112S和112D的詳細結構與參照圖1A和1B示出的器件隔離層112的基本上類似。

在參照圖2示出的集成電路器件200中，覆蓋一對鰭型有源區(qū)FA的溝道區(qū)CH的柵絕緣層124包括從覆蓋多個襯層132和134的端部上的上表面的部分的突起PR，多個襯層132和134覆蓋一對鰭型有源區(qū)FA的下側壁。根據(jù)某些實施方式的具有以上結構的集成電路器件200可以獲得根據(jù)高度地集成的半導體器件中的期望設計而優(yōu)化的操作特性，并可以改善高度地按比例縮小的鰭型FET的性能。

現(xiàn)在將參照圖3A和圖3B進行論述，圖3A是示出根據(jù)某些實施方式的集成電路器件300的主要元件的平面布局圖，圖3B是集成電路器件300沿圖3A的線B1-B1'和B2-B2'截取的橫截面。在圖3A和3B中，與圖1A和1B相同的附圖標記表示相同的元件，因此為了簡潔起見將省略對其的詳細說明。

參照圖3A和3B，集成電路器件300的基板110包括第一區(qū)域I和第二區(qū)域II?；?10的第一區(qū)域I和第二區(qū)域II表示基板110中的不同的區(qū)域，也就是要求彼此不同的閾值電壓的區(qū)域。例如，第一區(qū)域I可以是NMOS晶體管，第二區(qū)域II可以是PMOS晶體管，但是不限于此。

在集成電路器件300的第一區(qū)域I中，第一柵線150A在第一鰭型有源區(qū)F1上延伸以交叉第一鰭型有源區(qū)F1，在第二區(qū)域II中，第二柵線150B在第二鰭型有源區(qū)F2上延伸以交叉第二鰭型有源區(qū)F2。

第一晶體管TR1可以形成在第一鰭型有源區(qū)F1和第一柵線150A彼此交叉的部分上。第二晶體管TR2可以形成在第二鰭型有源區(qū)F2和第二柵線150B彼此交叉的部分上。第一晶體管TR1和第二晶體管TR2可以是具有三維結構的MOS晶體管，其中溝道形成在第一和第二鰭型有源區(qū)F1和F2的每個的上表面和相反兩側表面上。MOS晶體管可以是NMOS晶體管或PMOS晶體管。例如，形成在第一區(qū)域I上的第一晶體管TR1可以是NMOS晶體管，形成在第二區(qū)域II上的第二晶體管TR2可以是PMOS晶體管，但是不限于此。

本發(fā)明構思的技術思想不限于圖3A所示的結構。例如，在第一區(qū)域I和第二區(qū)域II的每個中，至少一條柵線可以延伸以交叉單個或多個鰭型有源區(qū)，彼此交叉的柵線和鰭型有源區(qū)的數(shù)目可以不限于以上示例。

如圖3B所示，在第一區(qū)域I中，第一鰭型有源區(qū)F1可以通過形成在基板110中的第一溝槽T11限定。第一鰭型有源區(qū)F1可以在垂直于基板110的主表面的方向(也就是，Z軸方向)上從基板110突出。第一鰭型有源區(qū)F1可以包括第一溝道區(qū)CH1。第一鰭型有源區(qū)F1的相反的側壁被第一溝道區(qū)CH1的下部上的第一器件隔離層112A覆蓋。

第一鰭型有源區(qū)F1可以具有沿縱向方向(Y軸方向)在基板110上線性地延伸的線形。第一鰭型有源區(qū)F1的第一溝道區(qū)CH1具有小于位于其下的第一基底區(qū)域BA1的寬度，其中第一溝道區(qū)CH1突出在第一器件隔離層112A之上。第一鰭型有源區(qū)F1的第一溝道區(qū)CH1可以具有在第一鰭型有源區(qū)F1的較短軸方向(也就是，X軸方向)上的第一寬度W1。

第一鰭型有源區(qū)F1的第一溝道區(qū)CH1被第一界面層122A覆蓋。覆蓋第一鰭型有源區(qū)F1的相反側壁和上表面的第一柵絕緣層124A和第一柵線150A可以在交叉第一鰭型有源區(qū)F1的延伸方向的方向(圖3A和3B中的X軸方向)上在第一界面層122A上延伸。

第一柵絕緣層124A包括覆蓋多個襯層132和134的端部處的上表面的第一突起PR1。第一突起PR1可以設置在第一鰭型有源區(qū)F1的相反兩側。

第一柵線150A可以包括在第一柵絕緣層124A的第一突起PR1的部分處具有對應于第一突起PR1的形狀的凹陷表面部分150R1，以鄰近絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2。

設置在第一鰭型有源區(qū)F1和第一器件隔離層112A之間的多個襯層132和134可以沿第一溝槽T11的側壁和底表面延伸。多個襯層132和134可以包括如以上參照圖1A和1B描述的絕緣襯層132和應力襯層134。絕緣襯層132接觸第一鰭型有源區(qū)F1的下側壁，并可以具有位于比自第一溝槽T11的底表面到第一器件隔離層112A的上表面112AT的高度高的水平處的第一上表面TS1。應力襯層134與第一鰭型有源區(qū)F1的下側壁間隔開并且絕緣襯層132設置在兩者之間，并且應力襯層134可以具有位于比絕緣襯層132的自第一溝槽T11的底表面的第一上表面TS1高的水平處的第二上表面TS2。應力襯層134的第二上表面TS2可以面對第一柵絕緣層124A的第一突起PR1。第一柵絕緣層124A的第一突起PR1可以圍繞絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2。

第一器件隔離層112A的上表面112AT包括從第一鰭型有源區(qū)F1的一側處的邊緣朝向中心部分的上表面降低的第一傾斜面112AS，并可以具有在上表面112AT的中心部分處的凹入形狀。

絕緣襯層132包括在第一溝槽T11中的設置在第一鰭型有源區(qū)F1和應力襯層134之間的側壁延伸部132W以及一體地連接到側壁延伸部132W并設置在第一溝槽T11的底表面和應力襯層134之間的底部延伸部132B。側壁延伸部132W的第一厚度D11可以大于底部延伸部132B的第二厚度D12。

在應力襯層134中，在第一溝槽T11中沿第一鰭型有源區(qū)F1的下側壁延伸的部分具有與沿第一溝槽T11的底表面延伸的部分基本上相同的厚度。

在第一區(qū)域I中，第一柵絕緣層124A和第一柵線150A可以在第一鰭型有源區(qū)F1的第一溝道區(qū)CH1、絕緣襯層132的第一上表面TS1、應力襯層134的第二上表面TS2以及第一器件隔離層112A的凹入的上表面112AT上延伸。

在第二區(qū)域II中，第二鰭型有源區(qū)F2可以通過形成在基板110中的第二溝槽T21限定。第二鰭型有源區(qū)F2可以在垂直于基板110的主表面的方向(Z軸方向)上從基板110突出。第二鰭型有源區(qū)F2可以包括第二溝道區(qū)CH2。第二鰭型有源區(qū)F2的相反的側壁在第二溝道區(qū)CH2的下部被第二器件隔離層112B覆蓋。

第二鰭型有源區(qū)F2可以具有沿縱向方向(Y軸方向)在基板110上線性地延伸的線形。第二鰭型有源區(qū)F2的突出在第二器件隔離層112B之上的第二溝道區(qū)CH2可以具有比位于其下的第二基底區(qū)域BA2小的寬度。第二鰭型有源區(qū)F2的第二溝道區(qū)CH2可以具有在第二鰭型有源區(qū)F2的較短軸方向(X軸方向)上的第二寬度W2，其中第二寬度W2小于第一鰭型有源區(qū)F1的第一溝道區(qū)CH1的第一寬度W1。

第二鰭型有源區(qū)F2的第二溝道區(qū)CH2被第二界面層122B覆蓋。覆蓋第二鰭型有源區(qū)F2的相反側壁和上表面的第二柵絕緣層124B和第二柵線150B可以在交叉第二鰭型有源區(qū)F2的延伸方向的方向(圖3A和3B中的X軸方向)上在第二界面層122B上延伸。

覆蓋第二鰭型有源區(qū)F2的下側壁的絕緣襯層142可以設置在第二鰭型有源區(qū)F2和第二器件隔離層112B之間。絕緣襯層142可以沿第二溝槽T21的側壁和底表面延伸。絕緣襯層142可以包括在第二溝槽T21中設置在第二鰭型有源區(qū)F2和第二器件隔離層112B之間的側壁延伸部142W以及一體地連接到側壁延伸部142W并設置在第二溝槽T21的底表面和第二器件隔離層112B之間的底部延伸部142B。側壁延伸部142W的第一厚度D21可以大于底部延伸部142B的第二厚度D22。絕緣襯層142可以接觸第二器件隔離層112B。

絕緣襯層142可以包括氧化物層。例如，絕緣襯層142可以包括自然氧化物層。在某些示例實施方式中，絕緣襯層142可以通過對第二鰭型有源區(qū)F2的表面進行熱氧化而獲得。在一些其它的示例實施方式中，絕緣襯層142可以是由ISSG工藝形成的氧化物層。在某些示例實施方式中，絕緣襯層142可以具有約10至約的厚度。在某些示例實施方式中，絕緣襯層142可以包括與形成在第一區(qū)域I上的絕緣襯層132相同的材料。

在第二區(qū)域II中，絕緣襯層142可以具有面對第二柵絕緣層124B的第三上表面TS3。第二柵絕緣層124B可以不包括在面對第三上表面TS3的部分上的突起。第二器件隔離層112B可以具有在第二鰭型有源區(qū)F2的一側處的邊緣部分的上表面112BT，其中上表面112BT可以從絕緣襯層142的第三上表面TS3連續(xù)地延伸而沒有形成臺階。第二器件隔離層112B包括從第二鰭型有源區(qū)F2的一側處的邊緣部分朝向其中心部分的上表面逐漸地降低的第二傾斜面112BS，第二器件隔離層112B的上表面112BT可以具有在中心部分處的凹入表面。

在第二區(qū)域II中，第二柵絕緣層124B和第二柵線150B可以延伸以覆蓋第二鰭型有源區(qū)F2的第二溝道區(qū)CH2、絕緣襯層142的第三上表面TS3以及第二器件隔離層112B的凹入的上表面112BT。

形成在第一區(qū)域I上的第一柵絕緣層124A和形成在第二區(qū)域II上的第二柵絕緣層124B可以具有彼此不同的厚度。在圖3B中，形成在第一區(qū)域I上的第一柵絕緣層124A的第一厚度TH1大于形成在第二區(qū)域II上的第二柵絕緣層124B的第二厚度TH2。例如，當?shù)谝粎^(qū)域I是NMOS晶體管區(qū)域并且第二區(qū)域II是PMOS晶體管區(qū)域時，第一柵絕緣層124A的第一厚度TH1可以大于第二柵絕緣層124B的第二厚度TH2使得形成在第一區(qū)域I和第二區(qū)域II上的第一晶體管TR1和第二晶體管TR2的每個的功函數(shù)可以被優(yōu)化。然而，一個或多個示例實施方式不限于參照圖3B示出的示例，而是在本發(fā)明構思的范圍內可以進行各種變型。

圖3A和3B中示出的第一和第二器件隔離層112A和112B、第一和第二界面層122A和122B、第一和第二柵絕緣層124A和124B以及第一和第二柵線150A和150B的具體結構類似于以上參照圖1A和1B描述的器件隔離層112、界面層122、柵絕緣層124和柵線150的具體結構。

在某些示例實施方式中，在第一區(qū)域I和第二區(qū)域II中，第一和第二柵絕緣層124A和124B可以每個包括單層。在某些示例實施方式中，第一和第二柵絕緣層124A和124B可以具有相同的材料。在某些示例實施方式中，第一柵線150A可以包括TiAlC/TiN/W或TiN/TaN/TiAlC/TiN/W的堆疊結構，第二柵線150B可以包括TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。在第一柵線150A中，TiAlC層可以用作用于調節(jié)功函數(shù)的包含金屬的層(metal containing layer)，并且在第二柵線150B中，TiN可以用作用于調節(jié)功函數(shù)的包含金屬的層。

如圖3A所示，在第一區(qū)域I中，第一源/漏極區(qū)162A可以在第一鰭型有源區(qū)F1中形成在第一柵線150A的相反兩側。此外，在第二區(qū)域II中，第二源/漏極區(qū)162B可以在第二鰭型有源區(qū)F2中形成在第二柵線150B的相反兩側。

盡管沒有在附圖中示出，但是第一和第二源/漏極區(qū)162A和162B可以每個包括從第一鰭型有源區(qū)F1或第二鰭型有源區(qū)F2外延地生長的半導體層。第一和第二源/漏極區(qū)162A和162B可以每個包括嵌入的SiGe結構，該嵌入的SiGe結構包括外延地生長的多個SiGe層、外延地生長的Si層或外延地生長的SiC層。第一源/漏極區(qū)162A可以具有與第二源/漏極區(qū)162B不同的結構。

在以上參照圖3A和3B示出的集成電路器件300中，在具有不同的導電類型的溝道區(qū)的第一區(qū)域I和第二區(qū)域II中，覆蓋第一和第二鰭型有源區(qū)F1和F2的下側壁的襯層具有彼此不同的結構，覆蓋第一和第二鰭型有源區(qū)F1和F2的第一和第二溝道區(qū)CH1和CH2以及襯層的端部的上表面的第一和第二柵絕緣層124A和124B的形狀彼此不同。根據(jù)按照一個或多個示例實施方式的具有以上結構的集成電路器件，當具有不同的導電類型的溝道區(qū)的高度地按比例縮小的鰭型FET形成在基板的多個區(qū)域上時，可以獲得適合于分別形成在該多個區(qū)域上的每個晶體管的優(yōu)化的操作特性，并可以改善晶體管的性能。此外，執(zhí)行其不同的功能的多柵極晶體管可以容易地形成在第一區(qū)域I和第二區(qū)域II上。

現(xiàn)在參照圖4，將論述示出根據(jù)某些實施方式的集成電路器件400沿圖3A的線B1-B1'和B2-B2'截取的橫截面。在圖4中，與圖3A和3B相同的附圖標記表示相同的元件，因此為了簡潔起見將省略對其的詳細說明。

參照圖4，集成電路器件400具有與圖3A和3B中示出的集成電路器件300基本上相同的結構，除了圖4的集成電路器件400還包括在第二區(qū)域II上的設置在絕緣襯層142和第二器件隔離層112B之間的應力襯層144。

在第二區(qū)域II中，絕緣襯層142具有第四上表面TS4，第四上表面TS4具有自基板110(也就是，第二溝槽T21的底表面)的第四高度H4，應力襯層144可以具有第五上表面TS5，第五上表面TS5具有自基板110(也就是，第二溝槽T21的底表面)的比第四高度H4高的第五高度H5。形成在第二區(qū)域II上的應力襯層144的第五上表面TS5的第五高度H5可以低于形成在第一區(qū)域I上的應力襯層134的第二上表面TS2的高度。在某些示例實施方式中，第二區(qū)域II中的絕緣襯層142的第四上表面TS4的高度和應力襯層144的第五上表面TS5的高度之間的差異可以小于第一區(qū)域I上的絕緣襯層132的第一上表面TS1的高度和應力襯層134的第二上表面TS2的高度之間的差異。

在第二區(qū)域II中，第二柵絕緣層124B可以包括在覆蓋應力襯層144的部分上的第二突起PR2。第二柵線150B可以包括具有對應于第二柵絕緣層124B的第二突起PR2的形狀的凹入的表面部分150R2，在鄰近于絕緣襯層142的上表面TS4和應力襯層144的第五上表面TS5的位置。

形成在第二區(qū)域II上的第二突起PR2可以小于形成在第一區(qū)域I上的第一突起PR1。

應力襯層144的具體結構類似于以上參照圖1A和1B描述的應力襯層134的具體結構。在某些示例實施方式中，形成在第二區(qū)域II上的應力襯層144的厚度可以小于形成在第一區(qū)域I上的應力襯層134的厚度。例如，形成在第一區(qū)域I上的應力襯層134可以具有約至約的厚度，形成在第二區(qū)域II上的應力襯層144可以具有約至約的厚度，但是它們不限于此。

例如，形成在第一區(qū)域I上的應力襯層134施加第一應力到第一溝道區(qū)CH1以改善第一溝道區(qū)CH1中的載流子遷移率。在某些示例實施方式中，當?shù)谝粶系绤^(qū)CH1為N型溝道區(qū)時，應力襯層134可以包括施加張應力到第一溝道區(qū)CH1的材料。例如，第一應力襯層134可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO₂、多晶硅或其組合。形成在第二區(qū)域II上的應力襯層144可以包括施加第二應力到第二溝道區(qū)CH2的材料，其中第二應力不同于第一應力。應力襯層144可以施加第二應力到第二溝道區(qū)CH2以改善第二溝道區(qū)CH2中的載流子遷移率。在某些示例實施方式中，當?shù)诙系绤^(qū)CH2是P型溝道區(qū)時，應力襯層144可以包括施加壓應力到第二溝道區(qū)CH2的材料。例如，應力襯層144可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO₂、多晶硅或其組合。

在某些示例實施方式中，形成在第一區(qū)域I上的應力襯層134和形成在第二區(qū)域II上的應力襯層144可以包括相同的材料。在一些其它的示例實施方式中，形成在第一區(qū)域I上的應力襯層134和形成在第二區(qū)域II上的應力襯層144可以包括彼此不同的材料。在某些示例實施方式中，形成在第一區(qū)域I上的應力襯層134和形成在第二區(qū)域II上的應力襯層144可以包括相同的材料，其施加不同的應力到相鄰的溝道區(qū)。形成在第一區(qū)域I上的應力襯層134和形成在第二區(qū)域II上的應力襯層144可以分別包括通過不同的工藝獲得的膜。關于應力襯層144的詳細說明可以采用關于以上參照圖1A和1B描述的應力襯層134的描述。

圖5A是根據(jù)某些實施方式的集成電路器件500的平面布局圖，圖5B是集成電路器件500沿圖5A的線B-B'截取的橫截面。在圖5A和5B中，與圖1A至4相同的附圖標記表示相同的元件，因此省略對其的詳細說明。

參照圖5A和5B，集成電路器件500包括具有第一區(qū)域I和第二區(qū)域II的基板110。在第一區(qū)域I中，多個第一鰭型有源區(qū)F1從基板110突出。在限定多個第一鰭型有源區(qū)F1的多個第一溝槽T11的每個中，絕緣襯層134、應力襯層134和第一器件隔離層112A被順序地形成。

在第二區(qū)域II中，多個第二鰭型有源區(qū)F2從基板110突出。在限定多個第二鰭型有源區(qū)F2的多個第二溝槽T21的每個中，絕緣襯層142和第二器件隔離層112B被順序地形成。

多個第一鰭型有源區(qū)F1和多個第二鰭型有源區(qū)F2可以在基板110上沿Y軸方向平行于彼此延伸。虛設鰭型有源區(qū)FD形成在多個第一鰭型有源區(qū)F1和多個第二鰭型有源區(qū)F2之間。虛設鰭型有源區(qū)FD可以沿第一區(qū)域I和第二區(qū)域II之間的邊界延伸。

虛設鰭型有源區(qū)FD可以平行于多個第一鰭型有源區(qū)F1和多個第二鰭型有源區(qū)F2延伸。在某些示例實施方式中，多個第一鰭型有源區(qū)F1、多個第二鰭型有源區(qū)F2以及設置在第一鰭型有源區(qū)F1和第二鰭型有源區(qū)F2之間的虛設鰭型有源區(qū)FD可以以相等的距離彼此間隔開。

形成在第一區(qū)域I上的多個第一鰭型有源區(qū)F1的每個中的第一溝道區(qū)CH1可以具有在第一鰭型有源區(qū)F1的較短寬度方向(X軸方向)上的第一寬度W1。形成在第二區(qū)域II上的多個第二鰭型有源區(qū)F2的每個中的第二溝道區(qū)CH2可以具有在第二鰭型有源區(qū)F2的較短寬度方向(X軸方向)上小于第一寬度W1的第二寬度W2。

在沿第一區(qū)域I和第二區(qū)域II之間的邊界延伸的虛設鰭型有源區(qū)FD中，基于沿虛設鰭型有源區(qū)FD的高度方向延伸的中心線CL的相反側壁可以具有不對稱的輪廓。虛設鰭型有源區(qū)FD的上部可以具有在較短寬度方向(X軸方向)上的小于第一寬度W1且大于第二寬度W2的第三寬度W3。

在圖5A中，四個第一鰭型有源區(qū)F1和四個第二鰭型有源區(qū)F2被示出為示例，但是不限于此。例如，在第一區(qū)域I和第二區(qū)域II中，第一鰭型有源區(qū)F1的數(shù)目和第二鰭型有源區(qū)F2的數(shù)目可以是一個或多個，并可以根據(jù)需要而被不同地選擇。

在基板110的第一區(qū)域I和第二區(qū)域II上，多個第一柵線150A和多個第二柵線150B可以在交叉多個第一和第二鰭型有源區(qū)F1和F2的延伸方向(Y軸方向)的方向(X軸方向)上延伸。

在第一柵線150A和第二柵線150B當中，在直線上延伸的一個第一柵線150A和一個第二柵線150B可以在虛設鰭型有源區(qū)FD上或在虛設鰭型有源區(qū)FD周圍一體地連接到彼此。

在第一區(qū)域I中，第一界面層122A和第一柵絕緣層124A可以設置在多個第一鰭型有源區(qū)F1的第一溝道區(qū)CH1與多個第一柵線150A之間。在第二區(qū)域II中，第二界面層122B和第二柵絕緣層124B設置在多個第二鰭型有源區(qū)F2的第二溝道區(qū)CH2與多個第二柵線150B之間。

在多個第一和第二柵線150A和150B當中，一體地連接到彼此的第一和第二柵絕緣層124A和124B可以在第一和第二柵線150A和150B下面平行于第一和第二柵線150A和150B延伸，第一和第二柵線150A和150B沿直線并排地設置。

在第一區(qū)域I上，第一柵絕緣層124包括在覆蓋絕緣襯層132和應力襯層134的部分上的多個第一突起PR1。在第二區(qū)域II上，第二柵絕緣層124B可以不包括在絕緣襯層142的端部的上表面周圍的突起。

在沿第一區(qū)域I和第二區(qū)域II之間的邊界延伸的虛設鰭型有源區(qū)FD與覆蓋虛設鰭型有源區(qū)FD的第一和第二柵線150A和150B之間，可以設置虛設界面層122D和虛設柵絕緣層124D。虛設柵絕緣層124D可以包括第一柵絕緣層124A和第二柵絕緣層124B連接到彼此的部分。虛設柵絕緣層124D可以包括對應于第一柵絕緣層124A的第一厚度TH1和第二柵絕緣層124B的第二厚度TH2之間的差異的臺階部分124S，如由虛設鰭型有源區(qū)FD的上部上的虛線所示的。在圖5B中，虛設柵絕緣層124D的臺階部分124S鄰近于虛設鰭型有源區(qū)FD的上表面定位，但是不限于此。例如，虛設柵絕緣層124D的臺階部分124S可以位于虛設鰭型有源區(qū)FD的側壁上，并可以由虛設鰭型有源區(qū)FD形成。

在虛設鰭型有源區(qū)FD的相反的下側壁之間，第一區(qū)域I側的下側壁通過第一溝槽T11限定，第二區(qū)域II側的下側壁通過第二溝槽T21限定。在虛設鰭型有源區(qū)FD的相反的下側壁之間，第一區(qū)域I側的下側壁可以被形成在第一溝槽T11中的絕緣襯層132、應力襯層134和第一器件隔離層112A順序地覆蓋。另一方面，第二區(qū)域II側的虛設鰭型有源區(qū)FD的下側壁可以被形成在第二溝槽T21中的絕緣襯層142和第二器件隔離層112B順序地覆蓋。

第一柵絕緣層124A的第一突起PR1可以鄰近于虛設鰭型有源區(qū)FD的在第一區(qū)域I側的側壁設置，使得覆蓋虛設鰭型有源區(qū)FD的側壁的絕緣襯層132和應力襯層134的端部的上表面可以被第一突起PR1覆蓋。然而，覆蓋虛設鰭型有源區(qū)FD的在第二區(qū)域II側的側壁的第二柵絕緣層124B可以不包括突起。因此，覆蓋虛設鰭型有源區(qū)FD的相反側壁的第一柵絕緣層124A和第二柵絕緣層124B可以具有基于虛設鰭型有源區(qū)FD的不對稱的橫截面。

圖6是根據(jù)另一個示例實施方式的集成電路器件600沿圖5A的線B-B'截取的橫截面。在圖6中，與圖1A至圖5相同的附圖標記表示相同的元件，因此為了簡潔起見將省略對其的詳細說明。

參照圖6，集成電路器件600具有與以上參照圖5A和5B示出的集成電路器件500類似的結構。然而，圖6的集成電路器件600還包括在第二區(qū)域II上的設置在絕緣襯層142和第二器件隔離層112B之間的應力襯層144，類似于以上參照圖4示出的集成電路器件400。

在集成電路器件600中，第一區(qū)域I的結構類似于圖5A和5B的第一區(qū)域I的結構。在第二區(qū)域II上，絕緣襯層142、應力襯層144和第二器件隔離層112B順序地形成在限定多個第二鰭型有源區(qū)F2的多個第二溝槽T21的每個中。

虛設鰭型有源區(qū)FD形成在形成于第一區(qū)域上的多個鰭型有源區(qū)F1A與形成于第二區(qū)域II上的多個第二鰭型有源區(qū)F2之間。虛設鰭型有源區(qū)FD可以沿第一區(qū)域I和第二區(qū)域II之間的邊界延伸。

在虛設鰭型有源區(qū)FD的相反的下側壁之間，第一區(qū)域I側的下側壁通過第一溝槽T11限定，第二區(qū)域II側的下側壁可以通過第二溝槽T21限定。因此，虛設鰭型有源區(qū)FD的在第一區(qū)域I側的下側壁可以被形成在第一溝槽T11中的絕緣襯層132、應力襯層134和第一器件隔離層112A順序地覆蓋。此外，虛設鰭型有源區(qū)FD的在第二區(qū)域II側的下側壁可以被形成在第二溝槽T21中的絕緣襯層142、應力襯層144和第二器件隔離層112B順序地覆蓋。

在第一區(qū)域I上，第一柵絕緣層124A包括在覆蓋絕緣襯層132和應力襯層134的上端表面的部分上的第一突起PR1。在第二區(qū)域II上，第二柵絕緣層124B包括在覆蓋絕緣襯層142和應力襯層144的上端表面的部分上的第二突起PR2。形成在第二區(qū)域II上的第二突起PR2可以在尺寸上小于形成在第一區(qū)域I上的第一突起PR1。

形成在第一柵絕緣層124A中的第一突起PR1可以設置得鄰近于虛設鰭型有源區(qū)FD在第一區(qū)域I側的側壁。第一突起PR1可以覆蓋絕緣襯層132和應力襯層134的上端表面，絕緣襯層132和應力襯層134覆蓋虛設鰭型有源區(qū)FD的在第一區(qū)域I側的側壁。此外，形成在第二柵絕緣層124B中的第二突起PR2可以設置得鄰近于虛設鰭型有源區(qū)FD在第二區(qū)域II側的側壁。第二突起PR2可以覆蓋絕緣襯層142和應力襯層144的上端表面，絕緣襯層142和應力襯層144覆蓋虛設鰭型有源區(qū)FD在第二區(qū)域II側的側壁。由于第一突起PR1和第二突起PR2的尺寸之間的差異，覆蓋虛設鰭型有源區(qū)FD的相反側壁的第一柵絕緣層124A和第二柵絕緣層124B的截面形狀可以基于虛設鰭型有源區(qū)FD是不對稱的。

圖7A至7I是示出根據(jù)本發(fā)明構思的一些實施方式的集成電路器件的制造中的工藝步驟的橫截面。參照圖7A至7I，以下將描述制造參照圖3A和3B示出的集成電路器件300的示例方法。在圖7A至7I中，與圖1A至3B的那些相同的附圖標記表示相同的元件，因此為了簡潔起見將省略其詳細說明。

參照圖7A，制備包括第一區(qū)域I和第二區(qū)域II的基板110。多個襯墊氧化物層圖案712和多個掩模圖案714形成在基板110的第一區(qū)域和第二區(qū)域II上。

多個襯墊氧化物層圖案712和多個掩模圖案714可以在一方向(Y軸方向)上在基板110上平行于彼此延伸。

在某些示例實施方式中，多個襯墊氧化物層圖案712可以包括通過熱氧化基板110的表面獲得的氧化物層。多個掩模圖案714可以包括硅氧化物層、硅氮氧化物層、玻璃上旋涂(SOG)層、硬掩模上旋涂(SOH)層、光致抗蝕劑層或其組合，但是不限于此。

參照圖7B，基板110通過利用多個掩模圖案714作為蝕刻掩模而被部分地蝕刻，從而在基板110中形成多個第一溝槽T11和多個第二溝槽T21。當多個第一和第二溝槽T11和T21被形成時，可以獲得在垂直于基板110的主表面的方向(Z軸方向)上從基板110突出并在一方向(Y軸方向)上延伸的第一和第二初始鰭型有源區(qū)P1和P2。

參照圖7C，覆蓋第一和第二初始鰭型有源區(qū)P1和P2的暴露表面的絕緣襯層132形成在第一區(qū)域I和第二區(qū)域II上。

絕緣襯層132可以通過氧化第一和第二初始鰭型有源區(qū)P1和P2的表面而獲得。當形成絕緣襯層132時，第一和第二初始鰭型有源區(qū)P1和P2可以由于從其表面到預定深度的氧化而被消耗。在某些示例實施方式中，絕緣襯層132可以通過熱氧化工藝形成。在一些其它的示例實施方式中，絕緣襯層132可以通過利用H₂氣體和O₂氣體的混合物的原位水汽生成(ISSG)工藝形成。然而，用于形成絕緣襯層132的工藝不限于以上示例。在一些示例實施方式中，絕緣襯層132可以形成為約至約的厚度。

參照圖7D，應力襯層134形成在第一區(qū)域I和第二區(qū)域II上的絕緣襯層132上。應力襯層134可以具有恒定的厚度以共形地覆蓋絕緣襯層132。

當NMOS晶體管將形成在第一區(qū)域I上時，應力襯層134可以包括施加張應力到將通過后續(xù)工藝形成的第一鰭型有源區(qū)F1(見圖3B)的第一溝道區(qū)CH1的材料。例如，應力襯層134可以包括例如SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO₂、多晶硅或其組合。在一些示例實施方式中，應力襯層134可以形成為約至約的厚度。

在某些示例實施方式中，應力襯層134可以通過等離子體增強化學氣相沉積(PECVD)工藝、高密度等離子體CVD(HDP CVD)工藝、感應耦合等離子體CVD(ICP CVD)工藝或電容耦合等離子體CVD(CCP CVD)工藝形成。

參照圖7E，覆蓋第一區(qū)域I的掩模圖案720形成在基板110上從而暴露第二區(qū)域II，應力襯層134和絕緣襯層132在第二區(qū)域II上被除去以暴露第二初始鰭型有源區(qū)P2。

在某些示例實施方式中，當用于除去應力襯層134和絕緣襯層132的蝕刻工藝在第二區(qū)域II上進行時，第二初始鰭型有源區(qū)P2由于蝕刻氣氛而從其暴露表面部分地消耗，從而減小第二初始鰭型有源區(qū)P2的寬度。

參照圖7F，絕緣襯層142形成在第二區(qū)域II上的第二初始鰭型有源區(qū)P2的暴露表面上，然后，保留在第一區(qū)域I上的掩模圖案720被除去以從第一區(qū)域I暴露應力襯層134。

絕緣襯層142可以通過氧化第二初始鰭型有源區(qū)P2的表面而獲得。在某些示例實施方式中，絕緣襯層142可以通過熱氧化工藝形成。當形成絕緣襯層142時，第二初始鰭型有源區(qū)P2可以從其表面消耗到預定深度。在一些其它的示例實施方式中，絕緣襯層142可以通過利用H₂氣體和O₂氣體的混合物的ISSG工藝形成。然而，用于形成絕緣襯層142的工藝不限于以上示例。在一些示例實施方式中，絕緣襯層142可以形成為約至約的厚度。

參照圖7G，填充第一溝槽T11和第二溝槽T21的初始器件隔離層112P形成在第一區(qū)域I和第二區(qū)域II上。

為了形成初始器件隔離層112P，氧化物材料被沉積以填充多個第一和第二溝槽T11和T21，并被退火從而使沉積的氧化物材料固化并致密。

初始器件隔離層112P可以通過可流動的化學氣相沉積(FCVD)工藝或旋涂工藝形成。例如，初始器件隔離層112P可以包括FSG、USG、BPSG、PSG、FOX、PE-TEOS或聚硅氮烷。

為了進行初始器件隔離層112P的退火工藝，可以使用熔爐或快速熱處理(RTP)腔室。例如，初始器件隔離層112P的退火可以通過利用RTP腔室在約700℃至約1100℃的溫度進行幾秒至幾分鐘。

在退火初始器件隔離層112P期間，第一和第二區(qū)域I和II上的絕緣襯層132和142被部分地氧化，從而增大絕緣襯層132和142的某些部分的厚度。具體地，絕緣襯層132和142的覆蓋第一和第二初始鰭型有源區(qū)P1和P2側壁的部分很可能受退火氣氛的影響，因此，其厚度可以由于氧化而相對大量地增加。在這些實施方式中，第一初始鰭型有源區(qū)P1、第二初始鰭型有源區(qū)P2和應力襯層134的至少某些部分可以由于氧化而從其表面消耗至預定深度。絕緣襯層132和142的覆蓋第一和第二溝槽T11和T21的底表面的部分較少地受到退火氣氛的影響。因此，所述部分的厚度可以由于絕緣襯層132和142的氧化而較少地增加。

因此，在退火初始器件隔離層112P之后，第一區(qū)域I上的絕緣襯層132可以具有包括側壁延伸部132W和底部延伸部132B的結構，側壁延伸部132W設置在第一初始鰭型有源區(qū)P1和應力襯層134之間并具有第一厚度D11，底部延伸部132B設置在第一溝槽T11的底表面和應力襯層134之間并具有小于第一厚度D11的第二厚度D12。在第一溝槽T11中，應力襯層134可以具有恒定的厚度。

此外，在第二區(qū)域II上，絕緣襯層142可以具有包括側壁延伸部142W和底部延伸部142B的結構，側壁延伸部142W設置在第二初始有源區(qū)P2和初始器件隔離層112P之間并具有第一厚度D21，底部延伸部142B設置在第二溝槽T21的底表面和初始器件隔離層112P之間并具有小于第一厚度D21的第二厚度D22。

在進行初始器件隔離層112P的退火工藝之后，初始器件隔離層112P的上部被部分地除去以暴露多個掩模圖案714的上表面。

參照圖7H，多個掩模圖案714和多個襯墊氧化物層圖案712(見圖7G)被除去以暴露第一和第二初始鰭型有源區(qū)P1和P2的上表面和側壁，凹陷工藝被進行以部分地除去初始器件隔離層112P、絕緣襯層132和142以及應力襯層134。

因此，具有減小的高度的第一和第二器件隔離層112A和112B在第一和第二區(qū)域I和II上獲得，第一和第二鰭型有源區(qū)F1和F2可以從第一和第二初始鰭型有源區(qū)P1和P2獲得。

在某些示例實施方式中，干蝕刻、濕蝕刻、或干蝕刻和濕蝕刻的組合可以用于進行凹陷工藝。

當多個掩模圖案714包括硅氮化物層時，可以進行利用例如H₃PO₄的濕蝕刻工藝以便除去多個掩模圖案714。為了除去多個襯墊氧化物層圖案712，可以進行利用例如稀釋的HF(DHF)的濕蝕刻工藝。

在某些示例實施方式中，為了進行初始器件隔離層112P的凹陷工藝，進行利用NH₄OH、四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)溶液等作為蝕刻劑的濕蝕刻工藝或諸如ICP工藝、TCP工藝、電子回旋共振(ECR)工藝、反應離子蝕刻(RIE)工藝等的干蝕刻工藝。當初始器件隔離層112P的凹陷工藝通過干蝕刻工藝進行時，使用含氟氣體諸如CF₄、含氯氣體諸如Cl₂、HBr等，但是不限于此。

在進行凹陷工藝期間，第一和第二初始鰭型有源區(qū)P1和P2(見圖7G)的暴露在第一和第二區(qū)域I和II上的上部可以暴露于后續(xù)工藝的蝕刻氣氛諸如等離子體和/或清潔氣氛。因此，第一和第二初始鰭型有源區(qū)P1和P2的暴露于蝕刻、氧化和/或清潔氣氛的上部被部分地消耗，并且如圖7H所示，可以獲得具有減小的寬度的上部的第一和第二鰭型有源區(qū)F1和F2。具體地，由于第二鰭型有源區(qū)F2在參照圖7E示出的蝕刻工藝期間在第二初始鰭型有源區(qū)P2的外表面已經被部分地除去的狀態(tài)下另外地經受凹陷工藝，所以第二鰭型有源區(qū)F2的上部的寬度可以比第一鰭型有源區(qū)F1的上部的寬度進一步減小。

在第一區(qū)域I和第二區(qū)域II上進行凹陷工藝期間，第一和第二溝槽T11和T21的中心部分上的初始器件隔離層112P的蝕刻量可以大于中心部分的周邊部分上的蝕刻量。因此，在完成凹陷工藝之后，具有凹入的上表面112AT的第一器件隔離層112A可以在第一區(qū)域I上獲得，具有凹入的上表面112BT的第二器件隔離層112B可以在第二區(qū)域II上獲得。

第一區(qū)域I上的應力襯層134可以在凹陷工藝期間在蝕刻氣氛下具有小于初始器件隔離層112P的蝕刻選擇比。于是，具有在比第一器件隔離層112A的上表面112AT高的水平處的第二上表面TS2的應力襯層134可以保留。此外，由于第一區(qū)域I上的設置在第一鰭型有源區(qū)F1和應力襯層134之間的絕緣襯層132設置在第一鰭型有源區(qū)F1和應力襯層134之間的相對窄的間隙中，所以絕緣襯層132可以在初始器件隔離層112P的凹陷工藝期間比初始器件隔離層112P較少地受到蝕刻氣氛的影響。因此，絕緣襯層132的蝕刻量可以大于應力襯層134的蝕刻量并可以小于初始器件隔離層112P的蝕刻量。因此，在完成凹陷工藝之后，絕緣襯層132的第一上表面TS1可以低于應力襯層134的第二上表面TS2并可以高于第一器件隔離層112A的上表面112AT。

然而，在第二區(qū)域II上，在凹陷工藝期間初始器件隔離層112P和絕緣襯層142的蝕刻量可以類似于彼此，或可以具有非常小的差異。因此，第二器件隔離層112B的上表面112BT可以從絕緣襯層142的第三上表面TS3連續(xù)地延伸而不產生臺階。

在某些示例實施方式中，用于調整閾值電壓的雜質離子注入工藝可以對第一和第二鰭型有源區(qū)F1和F2的暴露在第一和第二區(qū)域I和II上的上部進行。在用于調整閾值電壓的雜質離子注入工藝期間，硼(B)離子被注入到第一和第二區(qū)域I和II中的其上將形成NMOS晶體管的一個中，磷(P)或砷(As)離子可以被注入到第一和第二區(qū)域I和II中的將形成PMOS晶體管的一個中。

參照圖7I，分別在第一和第二區(qū)域I和II上的覆蓋第一和第二鰭型有源區(qū)F1和F2的暴露表面的第一和第二界面層122A和122B、第一和第二柵絕緣層124A和124B和第一和第二柵線150A和150B、以及第一和第二源/漏極區(qū)162A和162B(見圖3A)被形成以制造參照圖3A和3B示出的集成電路器件300。

在某些示例實施方式中，置換多柵極(RPG)工藝可以用于形成第一和第二界面層122A和122B、第一和第二柵絕緣層124A和124B、以及第一和第二柵線150A和150B。第一和第二鰭型有源區(qū)F1和F2的上部可以分別形成第一溝道區(qū)CH1和第二溝道區(qū)CH2。

為了在第一區(qū)域I和第二區(qū)域II上形成具有彼此不同的厚度的第一和第二柵絕緣層124A和124B，覆蓋第一和第二區(qū)域I和II上的第一和第二鰭型有源區(qū)F1和F2的暴露表面的第一和第二界面層122A和122B被首先形成，然后從第一和第二界面層122A和122B的上部分別連續(xù)地延伸到第一和第二器件隔離層112A和112B的上部的第一柵絕緣層124A可以形成在第一和第二區(qū)域I和II上。然后，第一柵絕緣層124A在第二區(qū)域II上從其上表面被選擇性地部分去除至預定深度以形成具有減小的厚度的第二柵絕緣層124B。

形成在第一區(qū)域I上的第一柵絕緣層124A具有在覆蓋絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2的部分上的第一突起PR1。當形成第一柵絕緣層124A時，第一突起PR1可以由于絕緣襯層132的第一上表面TS1、應力襯層134的第二上表面TS2和第一器件隔離層112A的上表面112AT的高度之間的差異而產生。第一突起PR1可以設置在第一鰭型有源區(qū)F1的相反兩側。第一柵線150A可以形成為在其面對第一柵絕緣層124A的第一突起PR1的部分上包括對應于第一突起PR1的凹陷表面部分150R1，在鄰近于絕緣襯層132的第一上表面TS1和應力襯層134的第二上表面TS2的位置。

在第二區(qū)域II上，臺階在第二器件隔離層112B的上表面112BT和絕緣襯層142的第三上表面TS3之間幾乎看不到。因此，第二柵絕緣層124B可以不包括在第二器件隔離層112B的上表面112BT和絕緣襯層142的第三上表面TS3之間的邊界上的突起。

根據(jù)參照圖7A至7I示出的制造集成電路器件300的方法，具有不同的導電類型的溝道區(qū)的第一和第二區(qū)域I和II具有不同構造的襯層，其中襯層覆蓋第一和第二鰭型有源區(qū)F1和F2的下側壁，覆蓋第一和第二鰭型有源區(qū)F1和F2的第一和第二溝道區(qū)CH1和CH2以及襯層的上端表面的第一和第二柵絕緣層124A和124B在第一和第二區(qū)域I和II上是不同的。因此，當具有不同的導電類型的溝道區(qū)的被高度地按比例縮小的鰭FET形成在基板的多個區(qū)域上時，可以獲得適合于形成在多個區(qū)域上的晶體管的每個的優(yōu)化的操作特性，從而改善晶體管的性能。

圖3A和3B中示出的制造集成電路器件300的方法在以上參照圖7A至7I描述，但是說明書中示出的各種結構示例的集成電路器件(例如圖1A和1B的集成電路器件100、圖2的集成電路器件200、圖4的集成電路器件400、圖5A和5B的集成電路器件500、圖6的集成電路器件600和其它修改的集成電路器件)可以通過利用在本發(fā)明構思的范圍內的各種修改的方法來實現(xiàn)。

例如，為了制造圖2的集成電路器件200，淺溝槽ST形成在基板110中，然后，深溝槽DT以與參照圖7A和圖7B示出的類似的方式形成以限定一對鰭型有源區(qū)FA。然后，絕緣襯層132、應力襯層134和器件隔離層112可以關于第一區(qū)域I以與參照圖7C至7H示出的類似的方式形成在淺溝槽ST和深溝槽DT中。這里，形成在淺溝槽ST中的絕緣襯層132可以形成為在覆蓋淺溝槽ST的側壁的部分處和在覆蓋淺溝槽ST的底表面的部分處具有大致恒定的厚度。因此，如圖2所示，淺溝槽ST的底表面上的絕緣襯層132的第三厚度D3可以大于覆蓋深溝槽DT的底表面的底部延伸部132B的第二厚度D2。

在制造圖2的集成電路器件200的工藝中，為了使淺溝槽ST的底表面上的絕緣層132的第三厚度D3形成得大于深溝槽DT的底表面上的底部延伸部132B的第二厚度D2，參照圖7G示出的初始器件隔離層112P的退火處理條件以及淺溝槽ST和深溝槽DT的尺寸可以被調整。例如，淺溝槽ST的底表面可以在淺溝槽ST和深溝槽DT的寬度方向(X軸方向)上具有小于深溝槽DT的底表面的寬度。在這種情況下，當進行初始器件隔離層112P的退火工藝時，絕緣襯層132的氧化在淺溝槽ST的底表面上在比深溝槽DT窄的空間中進行，因此，在淺溝槽ST的底表面上，絕緣襯層132的覆蓋淺溝槽ST的側壁的部分以及絕緣襯層132的覆蓋淺溝槽ST的底表面的部分由于氧化同時在厚度上增大。因此，絕緣襯層132的厚度可以在限定窄空間的淺溝槽ST的底表面上比在深溝槽DT上更多地增加。

為了制造圖4的集成電路器件400，如參照圖7A至7F所示進行工藝到在第二區(qū)域II上的第二初始鰭型有源區(qū)P2的暴露表面上形成絕緣襯層142的步驟，然后，在除去保留在第一區(qū)域I上的掩模圖案720之前可以在第二區(qū)域II上進一步進行在絕緣襯層142上形成應力襯層144的工藝。

應力襯層144可以包括與包含在應力襯層134中的材料相同的材料，或者可以包括與包含在應力襯層134中的材料不同的材料。然而，應力襯層144可以包括比形成在第一區(qū)域I上的應力襯層134小的厚度。因而，在如參照圖7H所述進行初始器件隔離層112P的凹陷工藝之后，形成在第二區(qū)域II上的應力襯層144的第五上表面TS5的第五高度H5可以低于形成在第一區(qū)域I上的應力襯層134的第二上表面TS2的高度。此外，第二區(qū)域II上的絕緣襯層142的上表面TS4與應力襯層144的第五上表面TS5之間的差異可以小于第一區(qū)域I上的絕緣襯層132的第一上表面TS1與應力襯層134的第二上表面TS2之間的差異。因此，當?shù)诙沤^緣層124B以與圖7I類似的方式形成在第二區(qū)域II上時，覆蓋絕緣襯層142的第四上表面TS4和應力襯層144的第五上表面TS5的第二突起PR2可以如圖4所示形成。此外，第二柵線150B可以包括在面對第二突起PR2的部分上的對應于突起PR2的凹陷表面部分150R2。

以上描述了根據(jù)一個或多個示例實施方式的制造集成電路器件的示例方法。然而，本領域普通技術人員將理解，圖1A至圖6中示出的集成電路器件100、200、300、400、500和600以及具有從其修改和改變的各種結構的集成電路器件可以通過在本發(fā)明構思的范圍內的各種制造方法來制造。

現(xiàn)在參照圖8，將論述根據(jù)本發(fā)明構思的某些實施方式的電子設備1000的方框圖。如圖8所示，電子設備1000包括邏輯區(qū)域1010和存儲器區(qū)域1020。

邏輯區(qū)域1010可以包括各種邏輯單元，該各種邏輯單元包括多個電路元件諸如晶體管、寄存器等作為執(zhí)行期望的邏輯功能的標準單元諸如計數(shù)器、緩存器等。邏輯單元可以配置例如AND、NAND、OR、NOR、XOR(異或)、XNOR(同或)、INV(非門)、ADD(加法器)、BUF(緩沖器)、DLY(延遲)、FILL(濾波器)、多路復用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(和/或)、AOI(AND/OR/INVERTER)、D觸發(fā)器、復位觸發(fā)器、主從觸發(fā)器、鎖存器等。然而，根據(jù)一個或多個示例實施方式的邏輯單元不限于以上示例。

存儲器區(qū)域1020可以包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一個。邏輯區(qū)域1010和存儲器區(qū)域1020可以分別包括圖1A至6中示出的集成電路器件100、200、300、400、500和600以及具有從以上集成電路器件100、200、300、400、500和600修改和改變的各種結構的其它集成電路器件中的至少一個。在某些示例實施方式中，存儲器區(qū)域1020可以包括圖1A至圖4中示出的集成電路器件100、200、300和400以及具有從其修改和改變的各種結構的集成電路器件中的至少一個。

現(xiàn)在參照圖9，將論述根據(jù)本發(fā)明構思的某些實施方式的電子系統(tǒng)2000的方框圖。如圖9所示，電子系統(tǒng)2000包括經由總線2050連接到彼此的控制器2010、輸入/輸出(I/O)裝置2020、存儲器2030以及接口2040。

控制器2010可以包括微處理器、數(shù)字信號處理器及其他類似的處理器中的至少一個。I/O裝置2020可以包括鍵區(qū)、鍵盤和顯示器中的至少一個。存儲器2030可以用于存儲被控制器2010執(zhí)行的命令。例如，存儲器2030可以用于存儲用戶數(shù)據(jù)。

電子系統(tǒng)2000可以配置無線通信裝置或者能夠在無線通信環(huán)境下發(fā)送和/或接收信息的裝置。接口2040可以包括無線接口以在電子系統(tǒng)2000中經由無線通信網絡發(fā)送/接收數(shù)據(jù)。接口2040可以包括天線和/或無線收發(fā)器。在某些示例實施方式中，電子系統(tǒng)2000可以用于第三代通信系統(tǒng)通信接口協(xié)議，例如碼分多址(CDMA)、全球移動通信系統(tǒng)(GSM)、北美數(shù)字蜂窩(NADC)、擴展時分多址(E-TDMA)和/或寬頻帶碼分多址(WCDMA)。電子系統(tǒng)2000包括圖1A至圖6中示出的集成電路器件100、200、300、400、500和600和具有在本發(fā)明構思的范圍內修改和改變的各種結構的各種集成電路器件中的至少一個。

雖然已經參照其示例實施方式具體示出和描述了本發(fā)明構思，但是將理解，可以在其中進行形式和細節(jié)上的各種變化，而沒有背離權利要求書的精神和范圍。

本申請要求于2015年9月1日在韓國知識產權局提交的韓國專利申請第10-2015-0123660的權益，其公開內容通過引用整體結合于此。