在此公開的主題的示范性實(shí)施涉及半導(dǎo)體器件及其制造方法。更具體地，示范性實(shí)施涉及具有提高的可靠性的三維(3D)半導(dǎo)體器件及其制造方法。

背景技術(shù)：

半導(dǎo)體器件由于其的小尺寸、多功能特性和/或低制造成本而被廣泛用于電子工業(yè)中。半導(dǎo)體器件可以包括各種微小的電子元件(例如，MOS晶體管、電阻器、電容器和/或互連)。微小的電子元件可以通過互連和/或接觸插塞電連接到彼此。

然而，對于高度集成和/或高速的半導(dǎo)體器件的需要導(dǎo)致互連之間的距離被減小并且接觸插塞的高寬比被增大。因此，已經(jīng)對能夠制造高度集成的半導(dǎo)體器件的工藝進(jìn)行了研究。

技術(shù)實(shí)現(xiàn)要素：

公開的主題的示范性實(shí)施可以提供能夠改善可靠性的半導(dǎo)體器件。

公開的主題的示范性實(shí)施還可以提供能夠改善可靠性的半導(dǎo)體器件的制造方法。

在一個(gè)示范性實(shí)施中，一種半導(dǎo)體器件可以包括：包含下部導(dǎo)體的下部結(jié)構(gòu)、設(shè)置在下部結(jié)構(gòu)上并具有暴露出下部導(dǎo)體的開口的上部結(jié)構(gòu)、和填充該開口并連接到下部導(dǎo)體的連接結(jié)構(gòu)。連接結(jié)構(gòu)可以包括覆蓋開口的內(nèi)表面并在開口中限定凹進(jìn)區(qū)的第一鎢層、和在第一鎢層上填充凹進(jìn)區(qū)的第二鎢層。在連接結(jié)構(gòu)的上部中的第二鎢層的晶粒尺寸可以大于在連接結(jié)構(gòu)的下部中的第二鎢層的晶粒尺寸。

在一些示范性實(shí)施中，第二鎢層的平均晶粒尺寸可以大于第一鎢層的平均晶粒尺寸。

在其他示范性實(shí)施中，連接結(jié)構(gòu)可以包括由第一鎢層的晶粒和第二鎢層的晶粒形成的第一界面、以及在連接結(jié)構(gòu)的中心區(qū)中的由第二鎢層的晶粒形成的第二界面。

在其他示范性實(shí)施中，連接結(jié)構(gòu)可具有在一個(gè)方向上延伸的線形狀，第一和第二界面可以平行于連接結(jié)構(gòu)延伸。

在另一示范性實(shí)施中，半導(dǎo)體器件可以包括在基板上沿一個(gè)方向延伸并彼此間隔開的層疊結(jié)構(gòu)，每個(gè)層疊結(jié)構(gòu)包括豎直層疊的電極、穿透層疊結(jié)構(gòu)的豎直結(jié)構(gòu)、設(shè)置在彼此相鄰的層疊結(jié)構(gòu)之間并與豎直結(jié)構(gòu)間隔開的公共源線結(jié)構(gòu)、以及設(shè)置在公共源線結(jié)構(gòu)和層疊結(jié)構(gòu)之間的絕緣間隔物。公共源線結(jié)構(gòu)可以平行于電極延伸。公共源線結(jié)構(gòu)可以包括覆蓋絕緣間隔物并限定凹進(jìn)區(qū)的第一鎢層、和在第一鎢層上填充凹進(jìn)區(qū)的第二鎢層。在公共源線結(jié)構(gòu)的上部中的第二鎢層的晶粒尺寸可以大于在公共源線結(jié)構(gòu)的下部中的第二鎢層的晶粒尺寸。

在另一示范性實(shí)施中，制造半導(dǎo)體器件的方法可以包括：形成具有暴露出下部導(dǎo)體的開口的上部結(jié)構(gòu)；在開口中沉積覆蓋開口的內(nèi)表面并限定凹進(jìn)區(qū)的第一鎢層；在一部分的第一鎢層上執(zhí)行表面處理工藝，第一鎢層具有在開口的上部區(qū)域中被表面處理工藝處理的第一表面和在開口的下部區(qū)域中沒有被表面處理工藝處理的第二表面；以及沉積填充凹進(jìn)區(qū)的第二鎢層。從第一鎢層的第一表面生長的鎢晶粒的尺寸可以大于從第一鎢層的第二表面生長的鎢晶粒的尺寸。

附圖說明

由于附圖和伴隨的詳細(xì)說明，示范性實(shí)施將變得更清楚。

圖1至7是示出根據(jù)公開的主題的一些示范性實(shí)施的制造半導(dǎo)體器件的方法的視圖。

圖8A是圖7的部分‘A’的放大圖。

圖8B和8C是圖7的部分‘B’的放大圖。

圖9是截面圖，示出根據(jù)公開的主題的一些示范性實(shí)施的制造半導(dǎo)體器件的方法。

圖10和11是截面圖，示出根據(jù)公開的主題的一些示范性實(shí)施的制造半導(dǎo)體器件的方法。

圖12是示出根據(jù)公開的主題的一些示范性實(shí)施的三維(3D)半導(dǎo)體存儲器件的示意框圖。

圖13是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的單元陣列的示意電路圖。

圖14是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。

圖15至24是沿圖14的線I-I’獲得的截面圖，以示出根據(jù)公開的主題的一些示范性實(shí)施的制造3D半導(dǎo)體存儲器件的方法。

圖25A和25B是圖22的部分‘A’的放大圖。

圖26A、26B、26C和26D是圖22的部分‘B’的放大圖。

圖27是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。

圖28和29是沿圖27的線I-I’和II-II’獲得的截面圖，以示出根據(jù)公開的主題的一些示范性實(shí)施的制造3D半導(dǎo)體存儲器件的方法。

圖30和31是詳細(xì)示出圖29的3D半導(dǎo)體存儲器件的制造方法的放大截面圖。

圖32是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的示意框圖。

圖33是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。

圖34為沿圖33的線I-I’獲得的截面圖。

圖35是示出圖34的連接插塞的放大截面圖。

圖36是示出根據(jù)公開的主題的一些示范性實(shí)施的半導(dǎo)體存儲器件的截面圖。

具體實(shí)施方式

現(xiàn)在將參考附圖在下文更充分地描述公開的主題的示范性實(shí)施，在附圖中示出公開的主題的示范性實(shí)施。通過參考附圖的以下描述，示范性實(shí)施的優(yōu)點(diǎn)和特征以及實(shí)現(xiàn)它們的方法將變得明顯。然而，應(yīng)當(dāng)指出，示范性實(shí)施不限于以下描述的示例，而是可以以各種形式實(shí)現(xiàn)。因此，示范性實(shí)施僅被提供用于公開在此描述的主題并讓本領(lǐng)域技術(shù)人員了解主題的范疇。在附圖中，示范性實(shí)施不限于在此提供的具體示例，并且為了清楚而被夸大。通篇說明書中，相同的參考數(shù)字或相同的參考指示符指代相同的元件。

在此使用的術(shù)語僅用于描述具體的示范性實(shí)施而不旨在限制示范性實(shí)施。如這里所用，單數(shù)術(shù)語“一”和“該”也旨在包括復(fù)數(shù)形式，除非上下文清楚地指示另外的意思。如這里所用，術(shù)語“和/或”包括相關(guān)列舉項(xiàng)目的一種或多種的任意和所有組合。將進(jìn)一步理解的是當(dāng)在此使用時(shí)術(shù)語“包括”和/或“包含”說明所述特征、整體、步驟、操作、元件和/或成份的存在，但是不排除存在或添加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件成份和/或其組。相似地，將理解的是，當(dāng)諸如層、區(qū)域或基板的元件被稱為在另一元件“上”時(shí)，它可以直接在另一元件上或者可以存在中間元件。相反，術(shù)語““直接””意味著不存在中間元件。

此外，在此參考作為理想化示范性視圖的截面圖和/或平面圖描述示范性實(shí)施。在附圖中，為了清晰夸大了層和區(qū)域的厚度。因此，可以預(yù)期由于例如制造技術(shù)和/或公差引起的圖示的形狀的變化。因此，示范性實(shí)施不應(yīng)該被解釋為限于這里所示的區(qū)域的形狀，而是包括由例如制造引起的形狀的偏離。例如，示出為矩形的蝕刻區(qū)域典型地將具有修圓形或彎曲的特征。因此，圖中示出的區(qū)域本質(zhì)上是示意的并且它們的形狀不旨在示出器件的區(qū)域的實(shí)際形狀和不旨在限制示范性實(shí)施的范圍。

在下文，將參考附圖詳細(xì)描述示范性實(shí)施。

圖1至7是示出根據(jù)一些示范性實(shí)施的制造半導(dǎo)體器件的方法的視圖。圖8A是圖7的部分‘A’的放大圖。圖8B和8C是圖7的部分‘B’的放大圖。圖9是截面圖，示出根據(jù)一些示范性實(shí)施的制造半導(dǎo)體器件的方法。

如圖1所示，具有開口25的上部結(jié)構(gòu)20可以形成在包括下部導(dǎo)體15的下部結(jié)構(gòu)10上。

下部結(jié)構(gòu)10可以包括半導(dǎo)體基板、形成在半導(dǎo)體基板上的半導(dǎo)體部件(未示出，例如，存儲元件、MOS晶體管、電容器和/或電阻器)、以及覆蓋半導(dǎo)體部件的一個(gè)或多個(gè)絕緣層。半導(dǎo)體部件可以電連接到下部導(dǎo)體15。例如，下部導(dǎo)體15可以是摻雜區(qū)、互連或接觸插塞。

上部結(jié)構(gòu)20可以包括半導(dǎo)體層、多個(gè)絕緣層、和/或多個(gè)導(dǎo)電層。開口25可以穿透上部結(jié)構(gòu)20以暴露下部導(dǎo)體15。開口25可以是在一個(gè)方向上延伸的孔或溝槽。開口25可具有大約5:1至大約30:1的大的高寬比。

形成開口25可以包括在上部結(jié)構(gòu)20上形成具有開口的掩模圖案MP，和利用掩模圖案MP作為蝕刻掩模各向異性地蝕刻上部結(jié)構(gòu)20從而暴露出一部分的下部導(dǎo)體15。

開口25的上端可具有第一寬度W1。第一寬度W1可以基本上等于掩模圖案MP的開口的寬度。開口25的下端可具有第二寬度W2，該第二寬度W2小于第一寬度W1。

開口25可以包括具有負(fù)向傾斜側(cè)壁的上部區(qū)域25U和具有正向傾斜側(cè)壁的下部區(qū)域25L，或反之亦然。因此，相對的側(cè)壁表面分別具有負(fù)斜率到正斜率側(cè)壁表面以及正斜率到負(fù)斜率側(cè)壁表面。彎曲區(qū)域25B可以提供在上部區(qū)域25U和下部區(qū)域25L之間。開口25可在彎曲區(qū)域25B中具有第三寬度W3。第三寬度W3可以大于第一寬度W1和第二寬度W2。第三寬度W3可以對應(yīng)于開口25的最大寬度。開口25的側(cè)壁可以在彎曲區(qū)域25B中被圓化。具有正向傾斜側(cè)壁的下部區(qū)域25L的豎直長度可以大于開口25的豎直長度的大約一半。在此，開口25的豎直長度可以對應(yīng)于從下部結(jié)構(gòu)10的頂表面到上部結(jié)構(gòu)20的頂表面的豎直距離(即，上部結(jié)構(gòu)20的厚度)。

在形成開口25之后，掩模圖案MP可以被去除以暴露上部結(jié)構(gòu)20的頂表面。

如圖2所示，阻擋金屬層30和第一鎢層40可以順序地形成在開口25中。

阻擋金屬層30可以均勻地沉積在開口25的內(nèi)表面和上部結(jié)構(gòu)20的頂表面上。換句話說，阻擋金屬層30可具有基本上均勻的厚度。阻擋金屬層30可以由能夠防止形成在開口25中的金屬材料擴(kuò)散到上部結(jié)構(gòu)20中的材料形成。例如，阻擋金屬層30可包括鉭(Ta)、氮化鉭(TaN)、鉭硅氮化物(TaSiN)、鈦(Ti)、氮化鈦(TiN)、鈦硅氮化物(TiSiN)或氮化鎢(WN)中的至少一個(gè)。阻擋金屬層30可以使用化學(xué)氣相沉積(CVD)法、原子層沉積(ALD)法、或物理氣相沉積(PVD)法(例如，濺射法)形成。在一些示范性實(shí)施中，阻擋金屬層30可以由氮化鈦(TiN)形成。

阻擋金屬層30可具有在它的表面上的均勻的成核點(diǎn)(nucleation site)，鎢晶?？梢詮脑摮珊它c(diǎn)生長。隨著成核點(diǎn)增多，鎢晶粒的尺寸可以減小。

第一鎢層40可以沉積在阻擋金屬層30的表面上。第一鎢層40可以使用熱CVD方法、等離子體增強(qiáng)CVD方法、物理CVD方法或ALD方法沉積。在一些示范性實(shí)施中，第一鎢層40可以通過使用包括六氟化鎢(WF₆)和硅烷(SiH₄；或氫氣(H₂))的工藝氣體的CVD方法形成。

當(dāng)?shù)谝绘u層40沉積在阻擋金屬層30的表面上時(shí)，鎢晶?？梢詮淖钃踅饘賹?0的表面生長。鎢晶?？梢栽诨旧洗怪庇陂_口25的側(cè)壁的方向上生長。換句話說，鎢晶?？梢詸M向地生長。

第一鎢層40可以在沉積在阻擋金屬層30的表面上時(shí)限定凹進(jìn)區(qū)45。凹進(jìn)區(qū)45可具有彼此面對的側(cè)壁和連接在側(cè)壁的下端之間的底表面。在一些示范性實(shí)施中，凹進(jìn)區(qū)45的深度可以大于開口25的豎直長度的大約一半(即，上部結(jié)構(gòu)20的厚度的大約一半)。

在一些示范性實(shí)施中，第一鎢層40的厚度可以小于開口25的最小寬度(例如，圖1的寬度W2)的一半。在此情況下，第一鎢層40可在開口25的側(cè)壁和底表面上具有基本上均勻的厚度。

在一些示范性實(shí)施中，如圖9所示，第一鎢層40的厚度可以小于開口25的上端的寬度(圖1的W1)的大約一半并且大于開口25的下端的寬度(圖1的W2)的大約一半。在此情況下，開口25的下部區(qū)域25L的一部分可以用第一鎢層40填充，如圖9所示。換句話說，第一鎢層40可在開口25的底表面上比在開口25的側(cè)壁上更厚。

如圖3和4所示，表面處理工藝可以在第一鎢層40的一部分上執(zhí)行。表面處理工藝可以使用等離子體處理工藝、氮化處理工藝、或紫外線(UV)處理工藝中的至少一個(gè)執(zhí)行。

在一些示范性實(shí)施中，表面處理工藝可以在凹進(jìn)區(qū)45的側(cè)壁的部分上執(zhí)行。換句話說，表面處理工藝可以在形成在開口25的上部區(qū)域25U和彎曲區(qū)域25B中的第一鎢層40的表面上執(zhí)行。另外，表面處理工藝可以在形成在開口25的下部區(qū)域25L中的一部分第一鎢層40上執(zhí)行。在某些示范性實(shí)施中，表面處理工藝可以在凹進(jìn)區(qū)45的整個(gè)側(cè)壁上執(zhí)行，如圖4所示。

第一鎢層40的限定凹進(jìn)區(qū)45的表面可以處于不穩(wěn)定能態(tài)，因此，在其上可以存在大量的懸空鍵。懸空鍵可以用作成核點(diǎn)，成核點(diǎn)可以通過表面處理工藝被減少。

在一些示范性實(shí)施中，第一鎢層40可具有被表面處理工藝處理的第一表面S1和沒有被表面處理工藝處理的第二表面S2。第一鎢層40的第一表面S1可以形成在開口25的上部區(qū)域25U、彎曲區(qū)域25B和一部分下部區(qū)域25L中。第一鎢層40的第二表面S2可以形成在開口25的下部區(qū)域25L的另一部分中。在一些示范性實(shí)施中，由于第一鎢層40的表面通過表面處理工藝被局部處理，所以在隨后的鎢沉積工藝期間在開口25的第一表面S1上的鎢的生長速率(例如，沉積速率)可以低于在開口25的第二表面S2上的鎢的生長速率。

在一些示范性實(shí)施中，作為表面處理工藝的等離子體處理工藝可以在第一鎢層40上執(zhí)行。包括Ar、H₂、N₂、O₂或NH₃中至少一個(gè)的工藝氣體可以在等離子體處理工藝期間使用。通過等離子體活化的原子或離子可以與第一鎢層40的一部分的表面(即，第一表面S1)結(jié)合，因此第一表面S1可以處于穩(wěn)定能態(tài)。因此，與沒有通過等離子體處理的第二表面S2的表面形態(tài)相比較，通過等離子體處理的第一表面S1的表面形態(tài)可以被改善。換句話說，通過等離子體處理的第一表面S1的懸空鍵數(shù)目可以小于沒有通過等離子體處理的第二表面S2的懸空鍵數(shù)目。結(jié)果，在第一鎢層40的第一表面S1上的成核點(diǎn)可以減少。

根據(jù)示范性實(shí)施，由于在等離子體處理工藝期間等離子體向下供給到開口25，所以在開口25的上部區(qū)域25U中的等離子體的強(qiáng)度可以大于在開口25的下部區(qū)域25L中的等離子體的強(qiáng)度。因此，設(shè)置在開口25的下部區(qū)域25L中的一部分第一鎢層40可以不被等離子體處理。換句話說，在等離子體處理工藝期間第一表面S1的被等離子體處理的區(qū)域可以根據(jù)等離子體的強(qiáng)度而變化。在一些示范性實(shí)施中，第一鎢層40的第一表面S1可以形成在開口25中的上部區(qū)域25U、彎曲區(qū)域25B和一部分下部區(qū)域25L中，如圖3所示。在某些示范性實(shí)施中，凹進(jìn)區(qū)45的整個(gè)側(cè)壁可以對應(yīng)于第一表面S1，如圖4所示。

如圖5所示，第二鎢層50可以沉積以填充第一鎢層40的凹進(jìn)區(qū)45。第二鎢層50可以使用熱CVD方法、等離子體增強(qiáng)CVD方法、物理CVD方法或ALD方法沉積。例如，第二鎢層50可以通過使用包括六氟化鎢(WF₆)和硅烷(SiH₄；或氫氣(H₂))的工藝氣體的CVD方法形成。如上所述，由于第二鎢層50在表面處理工藝之后被沉積，所以第一界面IF1可以由第一鎢層40的晶粒和第二鎢層50的晶粒接合形成，如在圖8A、8B和8C中類似地示出(雖然圖7使用附圖標(biāo)記31、41和51)。

第二鎢層50的晶粒生長速率和晶粒尺寸可以根據(jù)第一鎢層40的表面狀態(tài)而改變。根據(jù)一些示范性實(shí)施，在第一鎢層40的第一表面S1上的第二鎢層50的晶粒的生長速率可以低于在第一鎢層40的第二表面S2上的第二鎢層50的晶粒的生長速率。因此，第二鎢層50可以比沉積在開口25的上部區(qū)域25U和彎曲區(qū)域25B中更快速地沉積在開口25的下部區(qū)域25L中。換句話說，第二鎢層50可以從下部區(qū)域25L填充開口25。另外，在上部結(jié)構(gòu)20的頂表面上的第二鎢層50的沉積速率(或生長速率)可以低于在開口25的上部區(qū)域25U中的第二鎢層50的沉積速率。因此，在上部結(jié)構(gòu)20的頂表面上的第二鎢層50的厚度可以小于在開口25的側(cè)壁上沉積的第二鎢層50的厚度。

由于當(dāng)形成第二鎢層50時(shí)第一鎢層40的第二表面S2的成核點(diǎn)多于第一鎢層40的第一表面S1的成核點(diǎn)，所以大尺寸的鎢晶?？梢陨L在第一鎢層40的第一表面S1上并且小尺寸的鎢晶粒可以生長在第一鎢層40的第二表面S2上。換句話說，當(dāng)沉積第二鎢層50時(shí)，在第一表面S1上的晶粒的尺寸可以大于在第二表面S2上的晶粒的尺寸。另外，生長在第一表面S1上的第二鎢層50的晶?？梢源笥诘谝绘u層40的晶粒。

從第一表面S1和第二表面S2生長的第二鎢層50的晶?？梢詸M向地生長直到它們彼此接觸。換句話說，從凹進(jìn)區(qū)45的側(cè)壁生長的第二鎢層50的晶粒可以在凹進(jìn)區(qū)45的中心區(qū)中彼此相遇，因此第二界面IF2可以由第二鎢層50的晶粒形成在凹進(jìn)區(qū)45的中心區(qū)中。

在一些示范性實(shí)施中，由于表面處理工藝，導(dǎo)致鎢晶粒的生長速率可以從開口25的下部區(qū)域25L朝向上部區(qū)域25U逐漸地變小。因此，第二鎢層50可以從下部區(qū)域25L填充開口25。結(jié)果，能夠利用鎢層40和50完全地填充開口25，而沒有空隙或接縫。

如圖6所示，第三鎢層60可以沉積在完全地填充凹進(jìn)區(qū)45的第二鎢層50上。換句話說，第三鎢層60可以沉積在上部結(jié)構(gòu)20的頂表面上。第三鎢層60的沉積速率可以高于第二鎢層50的沉積速率。第三鎢層60可以快速地沉積預(yù)定時(shí)間，所以第三鎢層60可以比第二鎢層50厚。此外，第三鎢層60的晶粒尺寸可以大于第二鎢層50的晶粒尺寸，第三鎢層60可具有粗糙表面。在隨后的平坦化工藝期間，第三鎢層60可以起緩沖器作用。在某些示范性實(shí)施中，第三鎢層60可以被省略。

如圖7所示，平坦化工藝可以在第一至第三鎢層41、51和60以及阻擋金屬層31上執(zhí)行直到上部結(jié)構(gòu)20的頂表面被暴露。平坦化工藝可以使用毯式各向異性蝕刻工藝(例如，回蝕刻工藝)和/或化學(xué)機(jī)械拋光(CMP)工藝執(zhí)行。

連接結(jié)構(gòu)70可以通過平坦化工藝形成在開口25中。連接結(jié)構(gòu)70可以完全地填充開口25。連接結(jié)構(gòu)70可以包括阻擋金屬圖案31、第一鎢圖案41以及第二鎢圖案51。在一些示范性實(shí)施中，連接結(jié)構(gòu)70可具有在一個(gè)方向上延伸的線形狀并且可以與下部導(dǎo)體15接觸。在某些示范性實(shí)施中，連接結(jié)構(gòu)70可具有圓柱形狀。

連接結(jié)構(gòu)70的豎直長度可以基本上等于上部結(jié)構(gòu)20的厚度。連接結(jié)構(gòu)70的豎直長度可以意指從下部結(jié)構(gòu)10的頂表面到連接結(jié)構(gòu)70的頂表面的長度。連接結(jié)構(gòu)70的填充開口25的側(cè)壁輪廊可以與開口25的側(cè)壁輪廊基本上相同。因此，連接結(jié)構(gòu)70可以包括具有負(fù)向傾斜側(cè)壁的上部和具有正向傾斜側(cè)壁的下部，或反之亦然。因此，相對的側(cè)壁表面分別具有負(fù)斜率到正斜率側(cè)壁表面以及正斜率到負(fù)斜率側(cè)壁表面。彎曲部分提供在上部和下部之間。連接結(jié)構(gòu)70的彎曲部分可以設(shè)置在高于從下部結(jié)構(gòu)10的頂表面起的上部結(jié)構(gòu)20的厚度的一半的水平處。換句話說，連接結(jié)構(gòu)70的下部的豎直長度可以大于連接結(jié)構(gòu)70的上部和彎曲部分的豎直長度之和。連接結(jié)構(gòu)70的彎曲部分可具有第三寬度(圖1的W3)，第三寬度(圖1的W3)可以大于連接結(jié)構(gòu)70的上部和下部的寬度(圖1的W1和W2)。在一些示范性實(shí)施中，第三寬度(圖1的W3)可以是連接結(jié)構(gòu)70的最大寬度。

如圖8A、8B和8C所示，第一鎢圖案41的晶?？梢耘c第二鎢圖案51的晶粒接觸以在連接結(jié)構(gòu)70中形成第一界面IF1。另外，第二鎢圖案51的晶?？梢员舜私佑|以在連接結(jié)構(gòu)70的中心區(qū)中形成第二界面IF2。在一些示范性實(shí)施中，連接結(jié)構(gòu)70可具有在一個(gè)方向上延伸的線形狀，因此第一和第二界面IF1和IF2可以在所述一個(gè)方向上延伸。另外，形成在第二鎢圖案51中的第二界面IF2的豎直長度可以大于連接結(jié)構(gòu)70的豎直長度的一半。

在一些示范性實(shí)施中，第二鎢圖案51中的平均晶粒尺寸可以大于第一鎢圖案41中的平均晶粒尺寸。從第一鎢圖案41的第一表面生長的第二鎢圖案51的晶粒尺寸可以大于從第一鎢圖案41的第二表面生長的第二鎢圖案51的晶粒尺寸。換句話說，如圖8A和8B所示，第二鎢圖案51的晶粒尺寸可以在連接結(jié)構(gòu)70的上部中比在連接結(jié)構(gòu)70的下部中更大。如圖8A所示，在連接結(jié)構(gòu)70的上部中，第二鎢圖案51的晶粒的尺寸可以大于第一鎢圖案41的晶粒的尺寸。如圖8B所示，在連接結(jié)構(gòu)70的下部中，第二鎢圖案51的晶粒的尺寸可以類似于第一鎢圖案41的晶粒的尺寸。

替換地，在如參考圖4所描述的凹進(jìn)區(qū)45的整個(gè)側(cè)壁通過表面處理工藝被處理的情況下，在連接結(jié)構(gòu)70的下部以及上部中第二鎢圖案51的晶粒的尺寸可以大于第一鎢圖案41的晶粒的尺寸，如圖8C所示。

圖10和11是截面圖，示出根據(jù)公開的主題的一些示范性實(shí)施的制造半導(dǎo)體器件的方法。在本示范性實(shí)施中，為了便于說明，將省略或簡要地提及對于與參考圖1和2描述的工藝中相同的技術(shù)特征的描述。

如圖10所示，阻擋金屬層30和第一鎢層40可以順序地沉積在暴露出下部導(dǎo)體15的開口25的內(nèi)表面上。

第一鎢層40可以在開口25中限定凹進(jìn)區(qū)45并可以沉積在阻擋金屬層30的表面上。凹進(jìn)區(qū)45可具有彼此面對的側(cè)壁和連接在側(cè)壁的下端之間的底表面。在一些示范性實(shí)施中，凹進(jìn)區(qū)45的深度可以大于開口25的深度的一半(即，上部結(jié)構(gòu)20的厚度的一半)。

在一些示范性實(shí)施中，在沉積第一鎢層40之后，金屬氮化物層42可以通過具有不良臺階覆蓋特性的沉積方法形成在第一鎢層40的表面的一部分上。例如，金屬氮化物層42可以包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN或TaAlN。

例如，具有不良臺階覆蓋特性的沉積方法可以包括PVD方法、金屬有機(jī)CVD(MOCVD)方法、準(zhǔn)直濺射方法、離子化金屬PVD(IMP)方法、或其任何組合。

金屬氮化物層42可以比第一鎢層40薄。另外，金屬氮化物層42可以比阻擋金屬層30薄。當(dāng)具有不良臺階覆蓋特性的沉積方法被執(zhí)行以沉積金屬氮化物層42時(shí)，由于沉積方法的特性導(dǎo)致沉積在開口25的側(cè)壁上的金屬氮化物層42可以比沉積在上部結(jié)構(gòu)20的頂表面上的金屬氮化物層42薄。換句話說，金屬氮化物層42的突出部(overhang)可以形成在開口25的上端上，因此金屬氮化物層42可以從開口25的上部區(qū)域25U朝向下部區(qū)域25L逐漸地變薄。金屬氮化物層42可以形成在開口25的上部區(qū)域25U和彎曲區(qū)域25B中并可以暴露出形成在開口25的下部區(qū)域25L中的一部分第一鎢層40。

形成在開口25的上部區(qū)域25U和彎曲區(qū)域25B中的金屬氮化物層42可以在形成第二鎢層50的后續(xù)工藝期間抑制鎢被沉積。

如圖11所示，第二鎢層50可以沉積以填充在其中形成金屬氮化物層42的第一鎢層40的凹進(jìn)區(qū)45。

在沉積第二鎢層50期間，在其中形成金屬氮化物層42的開口25的上部區(qū)域25U和彎曲區(qū)域25B中鎢的沉積速率可以低于在開口25的下部區(qū)域25L中鎢的沉積速率。換句話說，在沉積第二鎢層50期間，在金屬氮化物層42的表面上鎢的沉積速率可以低于在第一鎢層40的表面上鎢的沉積速率。因此，第二鎢層50可以從下部區(qū)域25L填充開口25。結(jié)果，第二鎢層50可以完全地填充具有大的高寬比的凹進(jìn)區(qū)45。

在一些示范性實(shí)施中，金屬氮化物層42可以設(shè)置在開口25的上部區(qū)域25U中的第一鎢層40的晶粒和第二鎢層50的晶粒之間。在開口25的下部區(qū)域25L中第一鎢層40的晶?？梢耘c第二鎢層50的晶粒直接接觸。

從金屬氮化物層42和第一鎢層40的表面生長的第二鎢層50的晶?？梢詸M向地生長直到它們彼此接觸。換句話說，從凹進(jìn)區(qū)45的相對側(cè)壁生長的第二鎢層50的晶粒可以在凹進(jìn)區(qū)45的中心區(qū)中彼此相遇，因此由第二鎢層50的晶粒形成的第二界面IF2可以形成在凹進(jìn)區(qū)45的中心區(qū)中。

此后，平坦化工藝可以在第二鎢層50、第一鎢層40和阻擋金屬層30上執(zhí)行以在開口25中形成連接結(jié)構(gòu)。

圖12是示出根據(jù)公開的主題的一些示范性實(shí)施的三維(3D)半導(dǎo)體存儲器件的示意框圖。圖13是示出根據(jù)公開的主題的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的單元陣列的示意電路圖。

如圖12所示，3D半導(dǎo)體存儲器件可以包括存儲單元陣列1、行解碼器2、頁面緩沖器3、列解碼器4和控制電路5。

存儲單元陣列1可包括多個(gè)存儲塊BLK0至BLKn。每個(gè)存儲塊BLK0至BLKn可以包括多個(gè)存儲單元、多條字線和多條位線。字線和位線可以電連接到存儲單元。

行解碼器2可以解碼從外部系統(tǒng)輸入的地址信號以選擇字線之一。在行解碼器2中解碼的地址信號可以提供到行驅(qū)動器(未示出)。行驅(qū)動器可響應(yīng)于控制電路5的控制信號將從電壓產(chǎn)生電路(未示出)產(chǎn)生的字線電壓提供到已選擇的字線和未選擇的字線。行解碼器2可以共同連接到多個(gè)存儲塊BLK0至BLKn并可以將驅(qū)動信號提供到被塊選擇信號所選擇的存儲塊的字線。

頁面緩沖器3可以通過位線連接到存儲單元陣列1以感測存儲在存儲單元中的數(shù)據(jù)。頁面緩沖器3可以連接到通過在列解碼器4中解碼的地址信號被選擇的位線。根據(jù)操作模式，頁面緩沖器3可暫時(shí)存儲將要儲存在存儲單元中的數(shù)據(jù)，或可感測存儲在存儲單元中的數(shù)據(jù)。例如，頁面緩沖器3可以在編程操作模式期間操作為寫入驅(qū)動器，并且可以在讀出操作模式(sensing operation mode)期間操作為讀出放大器(sense amplifier)。頁面緩沖器3可以從控制電路5接收電力(例如，電壓或電流)并可以提供接收的電力到已選擇的位線。

列解碼器4可提供在頁面緩沖器3和外部設(shè)備(例如，存儲器控制器)之間的數(shù)據(jù)傳輸路徑。列解碼器4可以解碼從外部設(shè)備輸入的地址信號以選擇位線之一。列解碼器4可以共同連接到多個(gè)存儲塊BLK0至BLKn并可以將數(shù)據(jù)提供到被塊選擇信號選擇的存儲塊的位線。

控制電路5可以控制3D半導(dǎo)體存儲器件的整個(gè)操作?？刂齐娐?可以接收控制信號和外部電壓并且可以響應(yīng)于接收的控制信號而被操作。控制電路5可以包括電壓發(fā)生器，該電壓發(fā)生器依靠外部電壓產(chǎn)生為內(nèi)部操作所必需的電壓(例如，編程電壓、讀出電壓和擦除電壓)?？刂齐娐?可以響應(yīng)于控制信號控制讀出操作、寫入操作和/或擦除操作。

如圖13所示，根據(jù)一些示范性實(shí)施的3D半導(dǎo)體存儲器件的單元陣列可包括公共源線CSL、多條位線BL、以及連接在公共源線CSL和位線BL之間的多個(gè)單元串CSTR。

位線BL可以二維地布置。多個(gè)單元串CSTR可以并聯(lián)連接到每條位線BL。單元串CSTR可以共同連接到公共源線CSL。換句話說，多個(gè)單元串CSTR可以設(shè)置在一條公共源線CSL與多條位線BL之間。在一些示范性實(shí)施中，公共源線CSL可以包括二維布置的多條公共源線CSL。在示范性實(shí)施中，相同的電壓可以施加到多條公共源線CSL。在示范性實(shí)施中，公共源線CSL可以彼此獨(dú)立地電控制。

每個(gè)單元串CSTR可包括連接到公共源線CSL的接地選擇晶體管GST、連接到位線BL的串選擇晶體管SST、和插置在接地選擇晶體管GST與串選擇晶體管SST之間的多個(gè)存儲單元晶體管MCT。接地選擇晶體管GST、存儲單元晶體管MCT和串選擇晶體管SST可以以指定的順序串聯(lián)連接到彼此。

公共源線CSL可以共同連接到接地選擇晶體管GST的源極。設(shè)置在公共源線CSL與位線BL之間的接地選擇線GSL、多條字線WL0至WL3以及串選擇線SSL可以分別用作接地選擇晶體管GST、存儲單元晶體管MCT和串選擇晶體管SST的柵電極。每個(gè)存儲單元晶體管MCT可包括數(shù)據(jù)存儲元件。

圖14是示出根據(jù)一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。圖15至24是沿圖14的線I-I’獲得的截面圖，以示出根據(jù)發(fā)明構(gòu)思的一些示范性實(shí)施的制造3D半導(dǎo)體存儲器件的方法。圖25A和25B是圖22的部分‘A’的放大圖。圖26A、26B、26C和26D是圖22的部分‘B’的放大圖。

如圖14和15所示，犧牲層SL和絕緣層ILD可以交替且重復(fù)地層疊在基板10上以形成薄層結(jié)構(gòu)110。

基板10可以是體硅基板、絕緣體上硅(SOI)基板、鍺基板、絕緣體上鍺(GOI)基板、硅鍺基板、或包括通過執(zhí)行選擇性外延生長(SEG)工藝獲得的外延層的基板。

在薄層結(jié)構(gòu)110中，犧牲層SL可以由相對于絕緣層ILD具有蝕刻選擇性的材料形成。例如，犧牲層SL的蝕刻速率和絕緣層ILD的蝕刻速率之間的差異可以在使用化學(xué)溶液的濕蝕刻工藝中相對大，犧牲層SL的蝕刻速率和絕緣層ILD的蝕刻速率之間的差異可以在使用蝕刻氣體的干蝕刻工藝中相對小。

在一些示范性實(shí)施中，犧牲層SL和絕緣層ILD可以由相對于彼此具有蝕刻選擇性的絕緣材料形成。例如，每個(gè)犧牲層SL可以包括未摻雜的硅層、硅氧化物層、未摻雜的硅碳化物層、未摻雜的硅鍺層、硅氮氧化物層或硅氮化物層中至少一個(gè)。每個(gè)絕緣層ILD可以包括未摻雜的硅層、硅氧化物層、未摻雜的硅碳化物層、硅氮氧化物層或硅氮化物層中至少一個(gè)。此時(shí)，絕緣層ILD可以由與犧牲層SL不同的材料形成。在一些示范性實(shí)施中，犧牲層SL可以由硅氮化物層形成，絕緣層ILD可以由硅氧化物層形成。在某些示范性實(shí)施中，犧牲層SL可以由導(dǎo)電材料形成，絕緣層ILD可以由絕緣材料形成。

犧牲層SL和絕緣層ILD可以使用熱CVD技術(shù)、等離子體增強(qiáng)CVD技術(shù)、物理CVD技術(shù)或ALD技術(shù)沉積。

在一些示范性實(shí)施中，犧牲層SL的厚度可以基本上彼此相等。在某些示范性實(shí)施中，犧牲層SL中最下面的一個(gè)犧牲層和最上面的一個(gè)犧牲層可以比在該最下面的犧牲層和該最上面的犧牲層之間設(shè)置的其他犧牲層厚。在一些示范性實(shí)施中，絕緣層ILD的厚度可以彼此相等。在一些示范性實(shí)施中，一個(gè)或一些絕緣層ILD的厚度可以不同于其他絕緣層ILD的厚度。在一些示范性實(shí)施中，薄層結(jié)構(gòu)110的最下面的絕緣層ILD可以比設(shè)置在其上的犧牲層SL和絕緣層ILD薄。最下面的絕緣層ILD可包括通過熱氧化工藝形成的硅氧化物層。

如圖14和16所示，豎直結(jié)構(gòu)VS可以形成為穿透薄層結(jié)構(gòu)110。豎直結(jié)構(gòu)VS可以連接到基板10(例如，半導(dǎo)體基板)并可以包括半導(dǎo)體材料或?qū)щ姴牧稀?/p>

在一些示范性實(shí)施中，形成豎直結(jié)構(gòu)VS可包括形成穿透薄層結(jié)構(gòu)110的開口和在開口中分別形成半導(dǎo)體圖案。

掩模圖案(未示出)可以形成在薄層結(jié)構(gòu)110上，薄層結(jié)構(gòu)110可以利用掩模圖案(未示出)作為蝕刻掩模被各向異性地蝕刻以形成開口。在開口下面的基板10的頂表面可以在各向異性蝕刻工藝中被過蝕刻，因此基板10的被開口暴露的頂表面可以凹進(jìn)預(yù)定深度。開口的下部區(qū)域的寬度可以小于開口的上部區(qū)域的寬度。當(dāng)從平面圖看時(shí)，開口可以沿著一個(gè)方向布置成一行或者成Z字形。

在開口中形成半導(dǎo)體圖案可包括形成暴露出基板10并覆蓋開口的側(cè)壁的半導(dǎo)體間隔物，以及在開口中形成連接到基板10的半導(dǎo)體主體部。半導(dǎo)體圖案可具有空心管形狀或空心通心粉形狀。此時(shí)，半導(dǎo)體圖案可具有封閉的底端。半導(dǎo)體圖案可包括硅(Si)、鍺(Ge)或其組合。半導(dǎo)體圖案可包括摻雜有摻雜劑的半導(dǎo)體或沒有摻雜有摻雜劑的本征半導(dǎo)體。半導(dǎo)體圖案可具有包括單晶結(jié)構(gòu)、非晶結(jié)構(gòu)或多晶結(jié)構(gòu)中至少一個(gè)的晶體結(jié)構(gòu)。豎直結(jié)構(gòu)VS可以包括形成在豎直結(jié)構(gòu)VS的頂端部分中的導(dǎo)電墊。導(dǎo)電墊可以是摻雜有摻雜劑的摻雜區(qū)或可以由導(dǎo)電材料形成。

在一些示范性實(shí)施中，如圖24所示，形成豎直結(jié)構(gòu)VS可以包括形成穿透薄層結(jié)構(gòu)110的開口、形成填充每個(gè)開口的下部區(qū)域的下部半導(dǎo)體圖案LSP、在具有下部半導(dǎo)體圖案LSP的每個(gè)開口中形成豎直絕緣圖案VP、以及在具有豎直絕緣圖案VP的每個(gè)開口中形成上部半導(dǎo)體圖案USP，該上部半導(dǎo)體圖案USP連接到下部半導(dǎo)體圖案LSP。在此，下部半導(dǎo)體圖案LSP可以用作參考圖13描述的接地選擇晶體管GST的溝道區(qū)。下部半導(dǎo)體圖案LSP可以由摻雜有與基板10相同導(dǎo)電類型的摻雜劑的半導(dǎo)體材料形成。在一些示范性實(shí)施中，下部半導(dǎo)體圖案LSP可以是使用外延技術(shù)或激光結(jié)晶技術(shù)并利用基板10作為籽晶形成的外延圖案。在此情況下，下部半導(dǎo)體圖案LSP可具有單晶結(jié)構(gòu)或可具有多晶結(jié)構(gòu)，該多晶結(jié)構(gòu)具有比通過CVD技術(shù)形成的半導(dǎo)體材料大的晶粒尺寸。在一些示范性實(shí)施中，下部半導(dǎo)體圖案LSP可以由多晶半導(dǎo)體材料(例如，多晶硅)形成。在一些示范性實(shí)施中，鄰近于下部半導(dǎo)體圖案LSP的絕緣圖案可以與下部半導(dǎo)體圖案LSP的側(cè)壁直接接觸。在一些示范性實(shí)施中，下部半導(dǎo)體圖案LSP可具有穿透最下面的犧牲層SL的柱形狀。下部半導(dǎo)體圖案LSP的底表面可以設(shè)置在比基板10的頂表面低的水平，下部半導(dǎo)體圖案LSP的頂表面可以設(shè)置在比最下面的犧牲層SL的頂表面高的水平。

在一些示范性實(shí)施中，豎直絕緣圖案VP可以在形成豎直結(jié)構(gòu)VS之前形成在開口中。豎直絕緣圖案VP可包括一個(gè)薄層或多個(gè)薄層。根據(jù)示范性實(shí)施，豎直絕緣圖案VP可以對應(yīng)于一部分的數(shù)據(jù)存儲層。數(shù)據(jù)存儲層將在后面參考圖26A至26D更詳細(xì)地描述。

如圖16所示，在形成豎直結(jié)構(gòu)VS之后，蓋介電層120可以形成在薄層結(jié)構(gòu)110的頂表面上。

如圖16和17所示，蓋介電層120和薄層結(jié)構(gòu)110可以被圖案化以在豎直結(jié)構(gòu)VS之間形成暴露出基板10的溝槽T。

形成溝槽T可以包括在薄層結(jié)構(gòu)110上形成限定出溝槽T的平面位置的掩模圖案(未示出)、和利用掩模圖案(未示出)作為蝕刻掩模各向異性地蝕刻薄層結(jié)構(gòu)110。

溝槽T可以與豎直結(jié)構(gòu)VS間隔開并可以暴露出犧牲層SL和絕緣層ILD的側(cè)壁。當(dāng)從平面圖看時(shí)，溝槽T可具有在第一方向D1上延伸的線形或矩形形狀。如上所述，當(dāng)時(shí)從截面圖看時(shí)，溝槽T可以暴露基板10?；?0的被溝槽T暴露的頂表面可以通過形成溝槽T的過蝕刻工藝被凹進(jìn)預(yù)定深度。在一些示范性實(shí)施中，溝槽T可具有傾斜側(cè)壁。

由于形成了溝槽T，薄層結(jié)構(gòu)110可以被分成在第一方向D1上延伸的線形結(jié)構(gòu)(圖14)。另外，蓋介電圖案125可以形成在薄層結(jié)構(gòu)110的每個(gè)線形結(jié)構(gòu)上，如圖17所示。多個(gè)豎直結(jié)構(gòu)VS可以穿透薄層結(jié)構(gòu)110的每個(gè)線形結(jié)構(gòu)。

在一些示范性實(shí)施中，每個(gè)溝槽T可以包括上部區(qū)域(參見圖1的25U)、下部區(qū)域(參見圖1的25L)、以及在上部區(qū)域和下部區(qū)域之間的彎曲區(qū)域(參見圖1的25B)，類似于參考圖1描述的開口25。每個(gè)溝槽T可在彎曲區(qū)域中具有最大寬度(參見圖1的W3)。在一些示范性實(shí)施中，溝槽T的彎曲區(qū)域可以設(shè)置在比最上面的犧牲層SL的底表面高的水平。替換地，溝槽T的彎曲區(qū)域可以設(shè)置在比最上面的犧牲層SL的頂表面高的水平。

參考圖14和18，被溝槽T暴露的犧牲層SL可以被去除以在絕緣層ILD之間形成柵極區(qū)GR。

犧牲層SL可以使用相對于絕緣層ILD、豎直結(jié)構(gòu)VS和基板10具有蝕刻選擇性的蝕刻配方被各向同性地蝕刻，以形成柵極區(qū)GR。此時(shí)，犧牲層SL可以通過各向同性蝕刻工藝被完全地去除。例如，在犧牲層SL是硅氮化物層并且絕緣層ILD是硅氧化物層的情況下，犧牲層SL可以使用包括磷酸的蝕刻溶液被各向同性蝕刻。另外，在用于形成柵極區(qū)GR的各向同性蝕刻工藝期間，豎直絕緣圖案VP可以用作蝕刻停止層。

柵極區(qū)GR可以從溝槽T橫向地延伸到絕緣層ILD之間并且可以暴露出豎直絕緣圖案VP的部分側(cè)壁或豎直結(jié)構(gòu)VS的部分側(cè)壁。換句話說，每個(gè)柵極區(qū)GR可以由豎直絕緣圖案VP的側(cè)壁和豎直地彼此相鄰的絕緣層ILD限定。

如圖14和19所示，水平絕緣層可以形成為共形地覆蓋柵極區(qū)GR的內(nèi)表面。

水平絕緣層可在柵極區(qū)GR的內(nèi)表面上具有基本上均勻的厚度。水平絕緣層可以由一個(gè)薄層或多個(gè)薄層形成。在一些示范性實(shí)施中，水平絕緣層可以是電荷俘獲型快閃存儲器晶體管的數(shù)據(jù)存儲層的一部分。隨后，柵極導(dǎo)電層可以形成為填充具有水平絕緣層的柵極區(qū)GR。柵極導(dǎo)電層可以局部地或完全地填充溝槽T。在一些示范性實(shí)施中，柵極導(dǎo)電層可以包括被順序地沉積的阻擋金屬層和金屬層。例如，阻擋金屬層可以包括金屬氮化物層，諸如，TiN、TaN或WN。例如，金屬層可以包括金屬材料，諸如W、Al、Ti、Ta、Co、或Cu。然后，設(shè)置在柵極區(qū)GR外部的柵極導(dǎo)電層和水平絕緣層可以被去除以在柵極區(qū)GR中分別受限制地形成電極EL和水平絕緣圖案HP。

由于電極EL形成在柵極區(qū)GR中，所以層疊結(jié)構(gòu)ST可以形成在基板10上。每個(gè)層疊結(jié)構(gòu)ST可以包括交替地并重復(fù)地層疊在基板10上的絕緣層ILD和電極EL。層疊結(jié)構(gòu)ST可以在第一方向D1上延伸，層疊結(jié)構(gòu)ST的側(cè)壁可以通過溝槽T暴露。另外，基板10可以暴露在彼此相鄰的層疊結(jié)構(gòu)ST之間。

如圖14和20所示，公共源極區(qū)CSR可以形成在層疊結(jié)構(gòu)ST之間的溝槽T下面的基板10中。公共源極區(qū)CSR可以沿著第一方向D1平行延伸并可以在交叉第一方向D1的第二方向D2上彼此間隔開。摻雜劑可以注入到基板10中以形成公共源極區(qū)CSR。公共源極區(qū)CSR的導(dǎo)電類型可以不同于基板10的導(dǎo)電類型。

絕緣間隔物SP可以形成為覆蓋溝槽T的側(cè)壁。形成絕緣間隔物SP可以包括在具有層疊結(jié)構(gòu)ST的基板10上共形地沉積間隔物層、和在間隔物層上執(zhí)行回蝕刻工藝以暴露公共源極區(qū)CSR。間隔物層可以由絕緣材料形成，沉積的間隔物層的厚度可以小于溝槽T的最小寬度的大約一半。例如，間隔物層可以由硅氧化物層、硅氮化物層、硅氮氧化物層、或具有低介電常數(shù)的低k介電層中至少一個(gè)形成。

在一些示范性實(shí)施中，形成在層疊結(jié)構(gòu)ST的上部的側(cè)壁上的絕緣間隔物SP的厚度可以通過在間隔物層上執(zhí)行的回蝕刻工藝而減小。換句話說，絕緣間隔物SP的厚度可以朝向最上面的絕緣層ILD的頂表面逐漸地變小。

如圖14和21所示，公共源線結(jié)構(gòu)CSP可以形成在具有絕緣間隔物SP的每個(gè)溝槽T中。

根據(jù)一些示范性實(shí)施，在3D半導(dǎo)體存儲器件中，公共源線結(jié)構(gòu)CSP可以設(shè)置在彼此橫向地相鄰的電極EL之間，絕緣間隔物SP可以分別設(shè)置在公共源線結(jié)構(gòu)CSP和電極EL之間。換句話說，絕緣間隔物SP可以覆蓋公共源線結(jié)構(gòu)CSP的側(cè)壁。

在一些示范性實(shí)施中，公共源線結(jié)構(gòu)CSP可以使用參考圖1至11描述的半導(dǎo)體器件的制造方法中的至少一種形成。換句話說，形成公共源線結(jié)構(gòu)CSP可以包括沉積覆蓋溝槽T的內(nèi)表面的第一鎢層141、處理第一鎢層141的一部分的表面、和在第一鎢層141上沉積完全地填充溝槽T的第二鎢層151。

更詳細(xì)地，如參考圖2所描述的，阻擋金屬層131和第一鎢層141可以順序地沉積在具有絕緣間隔物SP的溝槽的內(nèi)表面上。第一鎢層141可具有小于溝槽的最小寬度的大約一半的厚度，因此第一鎢層141可以在每個(gè)溝槽中限定凹進(jìn)區(qū)。凹進(jìn)區(qū)的深度可以大于溝槽的深度的大約一半。換句話說，凹進(jìn)區(qū)的深度可以大于層疊結(jié)構(gòu)ST的厚度(或高度)的大約一半。

然后，如參考圖3和4所描述的，表面處理工藝可以在第一鎢層141的一部分表面上執(zhí)行。例如，等離子體處理工藝可以作為表面處理工藝被執(zhí)行。在等離子體處理工藝之后，第一鎢層141可具有被等離子體處理工藝處理的第一表面和沒有被等離子體處理工藝處理的第二表面。在此，第一鎢層141的第一表面的面積可以根據(jù)等離子體的強(qiáng)度和/或溝槽的高寬比而改變。同時(shí)，代替表面處理工藝，金屬氮化物層可以沉積在第一鎢層141的一部分上，如參考圖10所描述。

隨后，如參考圖5所描述的，第二鎢層151可以被沉積以完全地填充第一鎢層141的凹進(jìn)區(qū)。當(dāng)?shù)诙u層151被沉積時(shí)，鎢晶粒的生長速率(即，沉積速率)和尺寸可以根據(jù)第一鎢層141的表面狀態(tài)而改變。換句話說，如圖25A和25B所示，在溝槽的上部區(qū)域中第二鎢層151的晶?？梢源笥诘谝绘u層141的晶粒。另外，如參考圖8A和8B所描述的，在溝槽的上部區(qū)域中的第二鎢層151的晶?？梢源笥谠跍喜鄣南虏繀^(qū)域中的第二鎢層151的晶粒。在一些示范性實(shí)施中，第二鎢層151的厚度t2可以大于第一鎢層141的厚度t1，如圖25A所示。替換地，第二鎢層151的厚度t2可以基本上等于第一鎢層141的厚度t1，如圖25B所示。

如圖25A和25B所示，第二鎢層151的晶?？梢詮牡谝绘u層141的凹進(jìn)區(qū)的側(cè)壁橫向地生長，因此公共源線結(jié)構(gòu)CSP可具有在公共源線結(jié)構(gòu)CSP的中心區(qū)中的由第二鎢層151的晶粒形成的第二界面IF2。另外，公共源線結(jié)構(gòu)CSP也可以具有通過第一鎢層141的晶粒與第二鎢層151的晶粒之間在尺寸上的差異形成的第一界面IF1。

同時(shí)，如圖23所示，由于鄰近于層疊結(jié)構(gòu)ST的上部的絕緣間隔物SP的厚度朝向?qū)盈B結(jié)構(gòu)ST的頂端逐漸地變小，所以公共源線結(jié)構(gòu)CSP可在它的頂表面處具有最大寬度W4。換句話說，公共源線結(jié)構(gòu)CSP可以包括鄰近于最上面的絕緣層ILD的上部，公共源線結(jié)構(gòu)CSP的上部的寬度可以朝向蓋介電圖案125的頂表面逐漸地變大。公共源線結(jié)構(gòu)CSP可在它的底表面處具有最小寬度W2。公共源線結(jié)構(gòu)CSP的底表面可以與公共源極區(qū)CSR接觸。如圖14和22所示，覆蓋公共源線結(jié)構(gòu)CSP的頂表面的上部填充絕緣層200可以形成在層疊結(jié)構(gòu)ST上。

位線接觸插塞BPLG可以形成為穿透上部填充絕緣層200并可以分別連接到豎直結(jié)構(gòu)VS。然后，在第二方向D2上延伸的位線BL可以形成在上部填充絕緣層200上。位線BL可以連接到位線接觸插塞BPLG。另外，公共源線CSL也可以形成在上部填充絕緣層200上。公共源線CSL可以沿著第二方向D2平行于位線BL延伸并可以設(shè)置在彼此相鄰的位線BL之間。公共源線CSL可以通過公共源極插塞CSPLG電連接到公共源線結(jié)構(gòu)CSP。

將參考圖26A至26D詳細(xì)描述根據(jù)發(fā)明構(gòu)思的示范性實(shí)施的數(shù)據(jù)存儲層。

根據(jù)發(fā)明構(gòu)思的示范性實(shí)施，3D半導(dǎo)體存儲器件可以是NAND快閃存儲器件。例如，在豎直結(jié)構(gòu)VS和層疊結(jié)構(gòu)ST之間的數(shù)據(jù)存儲層DS可以包括隧道絕緣層TIL、電荷存儲層CIL和阻擋絕緣層BK。存儲在數(shù)據(jù)存儲層DS中的數(shù)據(jù)可以利用Flower-Nordheim隧穿現(xiàn)象而改變，該Flower-Nordheim隧穿現(xiàn)象由包括半導(dǎo)體材料的豎直結(jié)構(gòu)VS與電極EL之間的電壓差所引起。

根據(jù)圖26A中示出的示范性實(shí)施，隧道絕緣層TIL、電荷存儲層CIL和阻擋絕緣層BK可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到絕緣層ILD與豎直結(jié)構(gòu)VS之間。

根據(jù)圖26B中示出的示范性實(shí)施，隧道絕緣層TIL和電荷存儲層CIL可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到絕緣層ILD與豎直結(jié)構(gòu)VS之間。阻擋絕緣層BK可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到電極EL的頂表面和底表面上。

根據(jù)圖26C中示出的示范性實(shí)施，隧道絕緣層TIL可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到絕緣層ILD與豎直結(jié)構(gòu)VS之間。電荷存儲層CIL和阻擋絕緣層BK可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到電極EL的頂表面和底表面上。

根據(jù)圖26D中示出的示范性實(shí)施，隧道絕緣層TIL、電荷存儲層CIL和阻擋絕緣層BK可以從電極EL與豎直結(jié)構(gòu)VS之間延伸到電極EL的頂表面和底表面上。

在數(shù)據(jù)存儲層DS中，電荷存儲層CIL可以包括從由富俘獲點(diǎn)(trap site-rich)絕緣層和包括納米顆粒的絕緣層組成的組中選擇出的至少一種，并且可以使用CVD技術(shù)或ALD技術(shù)形成。例如，電荷存儲層CIL可包括俘獲絕緣層、浮置柵電極或包含導(dǎo)電納米點(diǎn)的絕緣層中至少一個(gè)。更詳細(xì)地，電荷存儲層CIL可以包括但不限于硅氮化物層、硅氮氧化物層、富硅氮化物層、納米晶體硅層或?qū)盈B的俘獲層中至少一個(gè)。

隧道絕緣層TIL可以包括具有比電荷存儲層CIL的能帶隙大的能帶隙的材料中的至少一種并且可以通過CVD技術(shù)或ALD技術(shù)形成。例如，隧道絕緣層TIL可以包括使用CVD技術(shù)或ALD技術(shù)形成的硅氧化物層。替換地，隧道絕緣層TIL可以包括高k介電層中的至少一個(gè)，諸如鋁氧化物層和鉿氧化物層。

阻擋絕緣層BK可以包括由彼此不同的材料形成的第一和第二阻擋絕緣層。第一和第二阻擋絕緣層之一可以包括其能帶隙小于隧道絕緣層TIL的能帶隙且大于電荷存儲層CIL的能帶隙的材料。第一和第二阻擋絕緣層可以通過CVD技術(shù)或ALD技術(shù)形成。在一些示范性實(shí)施中，第一和第二阻擋絕緣層中至少一個(gè)可以通過濕式氧化工藝形成。在一些示范性實(shí)施中，第一阻擋絕緣層可以包括高k介電層中的至少一個(gè)，諸如鋁氧化物層和鉿氧化物層，第二阻擋絕緣層可以包括其介電常數(shù)低于第一阻擋絕緣層的介電常數(shù)的材料。在一些示范性實(shí)施中，第二阻擋絕緣層可以包括高k介電層中的至少一個(gè)，第一阻擋絕緣層可以包括其介電常數(shù)低于第二阻擋絕緣層的介電常數(shù)的材料。

圖27是示出根據(jù)發(fā)明構(gòu)思的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。圖28和29是沿圖27的線I-I’和II-II’獲得的截面圖，以示出根據(jù)發(fā)明構(gòu)思的一些示范性實(shí)施的制造3D半導(dǎo)體存儲器件的方法。圖30和31是3D半導(dǎo)體存儲器件的一部分的放大截面圖，以示出制造3D半導(dǎo)體存儲器件的方法。在本示范性實(shí)施中，為了便于說明，將省略或簡要地提及對于與圖14至24的示范性實(shí)施中相同的技術(shù)特征的描述。

參考圖27和28，基板10可以包括單元陣列區(qū)CAR、外圍電路區(qū)PERI和在單元陣列區(qū)CAR與外圍電路區(qū)PERI之間的接觸區(qū)CTR。在一些示范性實(shí)施中，接觸區(qū)CTR可包括鄰近于外圍電路區(qū)PERI的第一接觸區(qū)CTR1和鄰近于單元陣列區(qū)CAR的第二接觸區(qū)CTR2。外圍電路區(qū)PERI的基板10可包括由器件隔離層11限定的有源區(qū)ACT。

基板10可以包括具有半導(dǎo)體性能的材料(例如，硅晶片)、絕緣材料(例如，玻璃)、或用絕緣材料覆蓋的半導(dǎo)體或?qū)w。在一些示范性實(shí)施中，基板10可以是具有第一導(dǎo)電類型的硅晶片。

在一些示范性實(shí)施中，單元陣列結(jié)構(gòu)可以設(shè)置在單元陣列區(qū)CAR的基板上，外圍邏輯結(jié)構(gòu)可以設(shè)置在外圍電路區(qū)PERI的基板10上。單元陣列結(jié)構(gòu)可具有從基板10的頂表面起的第一高度，外圍邏輯結(jié)構(gòu)可具有從基板10的頂表面起的第二高度。第二高度可以小于第一高度。

拾取區(qū)10P可以設(shè)置在基板10中并且可以鄰近于單元陣列結(jié)構(gòu)。當(dāng)從平面圖看時(shí)，拾取區(qū)10P可以設(shè)置為鄰近包括在單元陣列結(jié)構(gòu)中的每個(gè)層疊結(jié)構(gòu)ST的兩端。換句話說，當(dāng)從平面圖看時(shí)，拾取區(qū)10P可以在第一方向D1上彼此間隔開。拾取區(qū)10P可以摻雜有具有與基板10相同的導(dǎo)電類型的摻雜劑。

在一些示范性實(shí)施中，外圍電路區(qū)PERI的外圍邏輯結(jié)構(gòu)可包括圖12的行解碼器2和列解碼器4、圖12的頁面緩沖器3、以及圖12的控制電路5。換句話說，外圍邏輯結(jié)構(gòu)可包括NMOS和PMOS晶體管、電阻器、以及電容器，它們電連接到單元陣列結(jié)構(gòu)。

更詳細(xì)地，有源區(qū)ACT可以由形成在外圍電路區(qū)PERI的基板10中的器件隔離層11限定。外圍柵電極PG可以設(shè)置在外圍電路區(qū)PERI中的有源區(qū)ACT上，源/漏極摻雜區(qū)可以形成在外圍柵電極PG的兩側(cè)處的有源區(qū)ACT中。柵絕緣層可以設(shè)置在外圍柵電極PG和有源區(qū)ACT之間。另外，電阻器圖案PR可以設(shè)置在外圍電路區(qū)PERI的基板上。

外圍柵電極PG可以由摻雜有摻雜劑的多晶硅形成或可以由其功函數(shù)高于摻雜有摻雜劑的多晶硅的功函數(shù)的導(dǎo)電材料形成。例如，具有高的功函數(shù)的導(dǎo)電材料可以包括金屬(例如，鉬)或?qū)щ娊饘俚?例如，鈦氮化物、鉭氮化物、鎢氮化物、或鈦鋁氮化物)中至少一個(gè)。柵絕緣層可以包括氧化物、氮化物、氮氧化物或高k介電材料(例如，絕緣金屬氧化物，諸如鉿氧化物或鋁氧化物)中至少一個(gè)。源/漏極摻雜區(qū)的導(dǎo)電類型可以不同于有源區(qū)ACT的導(dǎo)電類型。

在一些示范性實(shí)施中，單元陣列結(jié)構(gòu)可以包括參考圖15至26描述的層疊結(jié)構(gòu)ST和豎直結(jié)構(gòu)VS。豎直結(jié)構(gòu)VS可穿透層疊結(jié)構(gòu)ST。在一些示范性實(shí)施中，層疊結(jié)構(gòu)ST可包括第一層疊結(jié)構(gòu)ST1和第二層疊結(jié)構(gòu)ST2，該第一層疊結(jié)構(gòu)ST1包括豎直層疊在基板10上的多個(gè)第一電極EL1，該第二層疊結(jié)構(gòu)ST2包括豎直層疊在第一層疊結(jié)構(gòu)ST1上的多個(gè)第二電極EL2。絕緣層ILD可以設(shè)置在第一電極EL1之間和在第二電極EL2之間。

層疊結(jié)構(gòu)ST可以從單元陣列區(qū)CAR延伸到接觸區(qū)CTR中。層疊結(jié)構(gòu)ST可具有在接觸區(qū)CTR中的階梯式結(jié)構(gòu)，以將電極EL1和EL2電連接到外圍邏輯結(jié)構(gòu)。換句話說，在接觸區(qū)CTR中的層疊結(jié)構(gòu)ST的豎直高度可以隨著離開單元陣列區(qū)CAR的距離減小而增大。即，層疊結(jié)構(gòu)ST可具有在接觸區(qū)CTR中的傾斜輪廊。

更詳細(xì)地，第一電極EL1的端部分可以設(shè)置在第一接觸區(qū)CTR1的基板10上，第一層疊結(jié)構(gòu)ST1可在第一接觸區(qū)CTR1中具有階梯式結(jié)構(gòu)。第一電極EL1的面積可隨著從基板10的頂表面起的豎直距離增大而減小。第二電極EL2的端部分可以設(shè)置在第二接觸區(qū)CTR2的基板10上，第二層疊結(jié)構(gòu)ST2可在第二接觸區(qū)CTR2中具有階梯式結(jié)構(gòu)。在此，第二電極EL2的最大長度可以小于第一電極EL1的最小長度。第二電極EL2的面積可隨著從基板10的頂表面起的豎直距離增大而減小。

在一些示范性實(shí)施中，豎直結(jié)構(gòu)VS可以穿透層疊結(jié)構(gòu)ST以連接到基板10。豎直結(jié)構(gòu)VS可包括半導(dǎo)體材料和導(dǎo)電材料。在示范性實(shí)施中，當(dāng)從平面圖看時(shí)，穿透一個(gè)層疊結(jié)構(gòu)ST的豎直結(jié)構(gòu)VS可以布置成一行。在示范性實(shí)施中，當(dāng)從平面圖看時(shí)，穿透一個(gè)層疊結(jié)構(gòu)ST的豎直結(jié)構(gòu)VS可以布置成Z字形。

如參考圖19至22所描述的，絕緣間隔物SP和公共源線結(jié)構(gòu)CSP可以設(shè)置在沿第一方向D1延伸的層疊結(jié)構(gòu)ST之間。換句話說，絕緣間隔物SP和公共源線結(jié)構(gòu)CSP可以在第一方向D1上延伸。

在一些示范性實(shí)施中，上部填充絕緣層200可以通過覆蓋層疊結(jié)構(gòu)ST和外圍邏輯結(jié)構(gòu)的方式形成在基板10的整個(gè)頂表面上。上部填充絕緣層200可具有平坦化的頂表面并可以覆蓋層疊結(jié)構(gòu)ST的端部分。上部填充絕緣層200可以包括一個(gè)絕緣層或多個(gè)層疊絕緣層。

至少一個(gè)圖案化工藝可以在上部填充絕緣層200上執(zhí)行以形成第一接觸區(qū)CTR1的下接觸孔LH、第二接觸區(qū)CTR2的上接觸孔UH、以及外圍電路區(qū)PERI的外圍接觸孔PH。下接觸孔LH可以分別暴露出部分的第一電極EL1，上接觸孔UH可以分別暴露出部分的第二電極EL2。在一些示范性實(shí)施中，上接觸孔UH可以在形成下接觸孔LH和外圍接觸孔PH之前形成。由于層疊結(jié)構(gòu)ST具有階梯式結(jié)構(gòu)，上接觸孔UH和下接觸孔LH可以局部地暴露設(shè)置在彼此不同的高度處的電極EL1和EL2。換句話說，上接觸孔UH和下接觸孔LH的深度可以彼此不同。

外圍接觸孔PH可以穿透上部填充絕緣層200以暴露出部分的外圍邏輯結(jié)構(gòu)。外圍接觸孔PH可以局部地暴露源/漏極摻雜區(qū)、外圍柵電極PG和/或電阻器圖案PR。

另外，下接觸孔LH、上接觸孔UH和外圍接觸孔PH每個(gè)可以包括上部區(qū)域、下部區(qū)域、以及在上部區(qū)域和下部區(qū)域之間的彎曲區(qū)域，類似于參考圖1描述的開口25。下接觸孔LH、上接觸孔UH和外圍接觸孔PH每個(gè)可在它的彎曲區(qū)域中具有最大寬度。

如圖29所示，第一接觸插塞PLG1可以形成在下接觸孔LH中，第二接觸插塞PLG2可以形成在上接觸孔UH中。同時(shí)，外圍接觸插塞CP可以形成在外圍電路區(qū)PERI的外圍接觸孔PH中。

形成第一和第二接觸插塞PLG1和PLG2以及外圍接觸插塞CP可以包括形成填充上接觸孔和下接觸孔及外圍接觸孔的導(dǎo)電層、以及在導(dǎo)電層上執(zhí)行平坦化工藝直到上部填充絕緣層200的頂表面被暴露。因此，第一接觸插塞PLG1和第二接觸插塞PLG2的頂表面可以與外圍接觸插塞CP的頂表面基本上共面。

在一些示范性實(shí)施中，形成填充上接觸孔UH、下接觸孔LH和外圍接觸孔PH的導(dǎo)電層可以包括沉積覆蓋接觸孔UH、LH及PH的內(nèi)表面的第一鎢層41、在第一鎢層41的一部分表面上執(zhí)行表面處理工藝、以及在第一鎢層41上沉積完全地填充接觸孔UH、LH及PH的第二鎢層51，如參考圖1至11所描述的。

更詳細(xì)地，如圖30所示，阻擋金屬層31和第一鎢層41可以順序地沉積在上接觸孔UH、下接觸孔LH及外圍接觸孔PH中。此時(shí)，第一鎢層41可以在每個(gè)接觸孔UH、LH和PH中限定凹進(jìn)區(qū)。

然后，如參考圖3和4所描述的，表面處理工藝可以在一部分的第一鎢層41上執(zhí)行。在一些示范性實(shí)施中，作為表面處理工藝的等離子體處理工藝可以在部分的第一鎢層41上執(zhí)行。在一些示范性實(shí)施中，代替表面處理工藝，金屬氮化物層可以沉積在形成在接觸孔UH、LH和PH的上部區(qū)域中的部分的第一鎢層41上，如參考圖10所描述。

在一些示范性實(shí)施中，表面處理工藝可以在具有不同豎直深度的接觸孔UH、LH和PH中形成的第一鎢層41上同時(shí)執(zhí)行。因此，如圖30所示，分別設(shè)置在上接觸孔UH、下接觸孔LH及外圍接觸孔PH中的第二表面S2的面積可以彼此不同。第二表面S2對應(yīng)于第一鎢層41的沒有被表面處理工藝處理的表面，如上文所述。例如，由于在等離子體處理工藝期間等離子體向下供應(yīng)到接觸孔UH、LH及PH的上部區(qū)域，接觸孔UH、LH及PH的等離子體到達(dá)深度可以基本上彼此相等，即使接觸孔UH、LH及PH的深度彼此不同。因此，分別設(shè)置在上接觸孔UH、下接觸孔LH及外圍接觸孔PH中的第一表面S1的面積可以基本上彼此相似。第一表面S1對應(yīng)于第一鎢層41的被表面處理工藝處理的表面。

隨后，如圖31所示，第二鎢層51可以被沉積以填充第一鎢層41的凹進(jìn)區(qū)。當(dāng)?shù)诙u層51被沉積時(shí)，鎢晶粒的生長速率(即，沉積速率)和尺寸可以根據(jù)第一鎢層41的表面狀態(tài)而改變。換句話說，沉積在第一鎢層41的被等離子體處理的第一表面S1上的第二鎢層51的晶粒可以大于第一鎢層41的晶粒。第二鎢層51的晶?？梢詮牡谝绘u層41的凹進(jìn)區(qū)的側(cè)壁橫向地生長。第二鎢層51的橫向生長晶?？梢员舜私佑|以在第一及第二接觸插塞PLG1及PLG2和外圍接觸插塞CP的中心區(qū)中形成第二界面IF2。

在一些示范性實(shí)施中，填充上接觸孔UH中的一個(gè)的第二接觸插塞PLG2的上部的第二鎢層51的晶粒尺寸可以基本上等于填充所述一個(gè)上接觸孔UH的第二接觸插塞PLG2的下部的第二鎢層51的晶粒尺寸，如參考圖8A和8C所描述的。填充下接觸孔LH中的一個(gè)的第一接觸插塞PLG1的上部的第二鎢層51的晶粒尺寸可以大于填充所述一個(gè)下接觸孔LH的第一接觸插塞PLG1的下部的第二鎢層51的晶粒尺寸，如參考圖8A和8B所描述的。填充外圍接觸孔PH中的一個(gè)的外圍接觸插塞CP的上部的第二鎢層51的晶粒尺寸可以大于填充所述一個(gè)外圍接觸孔PH的外圍接觸插塞CP的下部的第二鎢層51的晶粒尺寸，如參考圖8A和8C所描述的。

如圖27和29所示，隨后，位線BL可以形成為在單元陣列區(qū)CAR中交叉層疊結(jié)構(gòu)ST。位線BL可以在第二方向D2上延伸。位線BL可以通過位線接觸插塞BPLG電連接到豎直結(jié)構(gòu)VS。第一連接線CL1可以形成在第一接觸區(qū)CTR1中，第二連接線CL2可以形成在第二接觸區(qū)CTR2中。多個(gè)外圍電路互連ICL可以形成在外圍電路區(qū)PERI的上部填充絕緣層200上。外圍電路互連ICL可從外圍電路區(qū)PERI延伸到單元陣列區(qū)CAR中。在一些示范性實(shí)施中，外圍電路互連ICL可以將外圍電路區(qū)PERI的外圍邏輯電路電連接到單元陣列區(qū)CAR的存儲單元。每個(gè)外圍電路互連ICL可以電連接到外圍接觸插塞CP之一。在一些示范性實(shí)施中，導(dǎo)電層可以沉積在上部填充絕緣層200上，沉積的導(dǎo)電層可以被圖案化以形成位線BL、第一和第二連接線CL1和CL2、以及外圍電路互連ICL。

圖32是示出根據(jù)發(fā)明構(gòu)思的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的示意框圖。

如圖32所示，根據(jù)示范性實(shí)施的3D半導(dǎo)體存儲器件可以包括外圍邏輯結(jié)構(gòu)PS和單元陣列結(jié)構(gòu)CS。單元陣列結(jié)構(gòu)CS可以層疊在外圍邏輯結(jié)構(gòu)PS上。換句話說，當(dāng)從平面圖看時(shí)，單元陣列結(jié)構(gòu)CS可以與外圍邏輯結(jié)構(gòu)PS交疊。

在一些示范性實(shí)施中，外圍邏輯結(jié)構(gòu)PS可以包括參考圖12描述的行和列解碼器2和4、頁面緩沖器3、以及控制電路5。單元陣列結(jié)構(gòu)CS可以包括存儲塊BLK1至BLKn，其中每個(gè)存儲塊對應(yīng)于數(shù)據(jù)擦除單元。存儲塊BLK1至BLKn的每個(gè)可以包括層疊在由第一方向D1和第二方向D2限定的平面上并沿著第三方向D3延伸的結(jié)構(gòu)。存儲塊BLK1至BLKn的每個(gè)可以包括具有3D結(jié)構(gòu)(或豎直結(jié)構(gòu))的存儲單元陣列。存儲單元陣列可以包括多個(gè)三維布置的存儲單元以及電連接到存儲單元的字線和位線，其參考圖13被描述。

圖33是示出根據(jù)發(fā)明構(gòu)思的一些示范性實(shí)施的3D半導(dǎo)體存儲器件的平面圖。圖34為沿圖33的線I-I’獲得的截面圖。圖35是示出圖34的連接插塞的放大截面圖。在本示范性實(shí)施中，為了便于說明，將省略或簡要地提及對于與圖15至27的示范性實(shí)施中相同的技術(shù)特征的描述。

如圖33和34所示，外圍邏輯結(jié)構(gòu)PS和單元陣列結(jié)構(gòu)CS可以順序地層疊在基板10上。換句話說，外圍邏輯結(jié)構(gòu)PS可以設(shè)置在基板10和單元陣列結(jié)構(gòu)CS之間。當(dāng)從平面圖看時(shí)，外圍邏輯結(jié)構(gòu)PS可以與單元陣列結(jié)構(gòu)CS交疊。

外圍邏輯結(jié)構(gòu)PS可以包括圖12的行和列解碼器2和4、頁面緩沖器3、以及控制電路5。換句話說，外圍邏輯結(jié)構(gòu)PS可包括NMOS和PMOS晶體管、電阻器、以及電容器，它們電連接到單元陣列結(jié)構(gòu)CS。外圍邏輯結(jié)構(gòu)PS的外圍電路可以形成在基板10的整個(gè)頂表面上。另外，基板10可包括摻雜有N型摻雜劑的N阱區(qū)NW和摻雜有P型摻雜劑的P阱區(qū)PW。有源區(qū)可以通過器件隔離層11限定在N阱區(qū)NW和P阱區(qū)PW中。

外圍邏輯結(jié)構(gòu)PS可以包括外圍柵電極PG、在每個(gè)外圍柵電極PG的兩側(cè)處的源/漏極區(qū)、外圍接觸插塞CP、外圍電路互連ICL、和覆蓋外圍電路的下部填充絕緣層90。詳細(xì)地，PMOS晶體管可以形成在N阱區(qū)NW上，NMOS晶體管可以形成在P阱區(qū)PW上。外圍電路互連ICL可以通過外圍接觸插塞CP電連接到外圍電路。例如，外圍接觸插塞CP和外圍電路互連ICL可以電連接到NMOS和PMOS晶體管。

下部填充絕緣層90可以覆蓋外圍電路、外圍接觸插塞CP和外圍電路互連ICL。下部填充絕緣層90可以包括多個(gè)層疊的絕緣層。

單元陣列結(jié)構(gòu)CS可以設(shè)置在下部填充絕緣層90上并可以包括水平半導(dǎo)體層100、層疊結(jié)構(gòu)ST和豎直結(jié)構(gòu)VS。

水平半導(dǎo)體層100可以形成在覆蓋外圍電路的下部填充絕緣層90上。換句話說，水平半導(dǎo)體層100的底表面可以與下部填充絕緣層90接觸。水平半導(dǎo)體層100可以包括單元陣列區(qū)CAR和鄰近于單元陣列區(qū)CAR的接觸區(qū)CTR。

水平半導(dǎo)體層100可以由半導(dǎo)體材料形成。例如，水平半導(dǎo)體層100可以包括硅(Si)、鍺(Ge)、硅鍺(SiGe)、鎵砷(GaAs)、銦鎵砷(InGaAs)、鋁鎵砷(AlGaAs)、或其任意組合。另外，水平半導(dǎo)體層100可以包括摻雜有第一導(dǎo)電類型的摻雜劑的半導(dǎo)體和/或沒有摻雜有摻雜劑的本征半導(dǎo)體。水平半導(dǎo)體層100可具有包括單晶結(jié)構(gòu)、非晶結(jié)構(gòu)或多晶結(jié)構(gòu)中至少一個(gè)的晶體結(jié)構(gòu)。

層疊結(jié)構(gòu)ST可以在水平半導(dǎo)體層100上沿第一方向D1平行延伸并可以在第二方向D2上彼此間隔開。每個(gè)層疊結(jié)構(gòu)ST可以包括豎直地層疊在水平半導(dǎo)體層100上的電極EL以及設(shè)置在電極EL之間的絕緣層ILD。絕緣層ILD的厚度可以根據(jù)半導(dǎo)體存儲器件的特性而改變。在一些示范性實(shí)施中，最下面的絕緣層ILD可以比其他絕緣層ILD薄。在一些示范性實(shí)施中，一個(gè)或一些絕緣層ILD可以比其他絕緣層ILD厚。

層疊結(jié)構(gòu)ST可具有用于將電極EL電連接到外圍邏輯結(jié)構(gòu)PS的階梯式結(jié)構(gòu)，階梯式結(jié)構(gòu)可以設(shè)置在接觸區(qū)CTR中。上部填充絕緣層200可以設(shè)置在水平半導(dǎo)體層100上以覆蓋具有階梯式結(jié)構(gòu)的電極EL的端部分。蓋絕緣層205可以覆蓋層疊結(jié)構(gòu)ST和上部填充絕緣層200。位線BL可以設(shè)置在蓋絕緣層205上并可以在第二方向D2上延伸以交叉層疊結(jié)構(gòu)ST。位線BL可以通過位線接觸插塞BPLG電連接到豎直結(jié)構(gòu)VS。

豎直結(jié)構(gòu)VS可以穿透每個(gè)層疊結(jié)構(gòu)ST以連接到水平半導(dǎo)體層100。在一些示范性實(shí)施中，豎直結(jié)構(gòu)VS可以包括半導(dǎo)體材料。豎直結(jié)構(gòu)VS的底表面可以設(shè)置在水平半導(dǎo)體層100的頂表面和底表面之間的水平處。接觸墊可以設(shè)置在豎直結(jié)構(gòu)VS的頂端部分中并可以連接到位線接觸插塞BPLG。

數(shù)據(jù)存儲層DS可以設(shè)置在豎直結(jié)構(gòu)VS和層疊結(jié)構(gòu)ST之間。數(shù)據(jù)存儲層DS可以包括穿透層疊結(jié)構(gòu)ST的豎直絕緣圖案VP以及從電極EL與豎直絕緣圖案VP之間延伸到電極EL的頂表面和底表面上的水平圖案HP，如參考圖19所描述的。

公共源極區(qū)CSR可以設(shè)置在水平半導(dǎo)體層100中。每個(gè)公共源極區(qū)CSR可以設(shè)置在彼此相鄰的層疊結(jié)構(gòu)之間的水平半導(dǎo)體層100中。公共源極區(qū)CSR可以在平行于層疊結(jié)構(gòu)ST的第一方向D1上延伸。公共源極區(qū)CSR可以通過用第二導(dǎo)電類型的摻雜劑摻雜水平半導(dǎo)體層100而形成。例如，公共源極區(qū)CSR可以摻雜有N型摻雜劑(例如，砷(As)或磷(P))。

公共源極結(jié)構(gòu)CSP可以連接到每個(gè)公共源極區(qū)CSR，側(cè)壁絕緣間隔物SP可以設(shè)置在公共源極結(jié)構(gòu)CSP和層疊結(jié)構(gòu)ST之間。在一些示范性實(shí)施中，公共源極結(jié)構(gòu)CSP可以在第一方向D1上延伸，側(cè)壁絕緣間隔物SP也可以在第一方向D1上在公共源極結(jié)構(gòu)CSP和層疊結(jié)構(gòu)ST之間延伸。在一些示范性實(shí)施中，側(cè)壁絕緣間隔物SP可以填充彼此相鄰的層疊結(jié)構(gòu)ST之間的空間，公共源極結(jié)構(gòu)CSP可以穿透側(cè)壁絕緣間隔物SP以局部地連接到公共源極區(qū)CSR。在一些示范性實(shí)施中，形成公共源極結(jié)構(gòu)CSP可以包括沉積覆蓋溝槽的內(nèi)表面的第一鎢層、在一部分的第一鎢層上執(zhí)行表面處理工藝、以及在第一鎢層上沉積完全地填充溝槽的第二鎢層，如參考圖19至22所描述的。

拾取區(qū)10P可以設(shè)置在接觸區(qū)CTR中的水平半導(dǎo)體層100中。拾取區(qū)10P可以鄰近于每個(gè)層疊結(jié)構(gòu)ST的兩端。換句話說，拾取區(qū)10P可以在第一方向D1上彼此間隔開。拾取區(qū)10P可以通過用第一導(dǎo)電類型的摻雜劑摻雜部分的水平半導(dǎo)體層100而形成。換句話說，拾取區(qū)10P可具有與水平半導(dǎo)體層100相同的導(dǎo)電類型，拾取區(qū)10P的摻雜劑濃度可以高于水平半導(dǎo)體層100的摻雜劑濃度。

用于將單元陣列結(jié)構(gòu)CS電連接到外圍邏輯結(jié)構(gòu)PS的互連結(jié)構(gòu)可以設(shè)置在構(gòu)成階梯式結(jié)構(gòu)的層疊結(jié)構(gòu)ST的端部分上?；ミB結(jié)構(gòu)可以包括接觸插塞PLG和連接線CL。接觸插塞PLG可以穿透覆蓋層疊結(jié)構(gòu)ST的端部分的上部填充絕緣層200，并可以分別連接到電極EL的端部分。連接線CL可以設(shè)置在上部填充絕緣層200上以連接到接觸插塞PLG。接觸插塞PLG的豎直長度可以隨著離開單元陣列區(qū)的距離減小而階梯式減小。

拾取接觸插塞PPLG可以穿透上部填充絕緣層200以分別連接到拾取區(qū)10P。拾取接觸插塞PPLG的頂表面可以與接觸插塞PLG的頂表面基本上共面。拾取接觸插塞PPLG可以通過阱導(dǎo)電線PCL和連接插塞CPLG電連接到外圍邏輯結(jié)構(gòu)PS。

連接插塞CPLG可以將單元陣列結(jié)構(gòu)CS電連接到外圍邏輯結(jié)構(gòu)PS。連接插塞CPLG可以穿透上部填充絕緣層200和水平半導(dǎo)體層100以連接到外圍邏輯結(jié)構(gòu)PS的外圍電路互連ICL。絕緣間隔物SSP可以圍繞連接插塞CPLG以將連接插塞CPLG與水平半導(dǎo)體層100電絕緣。

如圖35所示，導(dǎo)電層可以形成為填充穿透上部填充絕緣層200和水平半導(dǎo)體層100以暴露出外圍電路互連ICL的通孔，然后，可以在導(dǎo)電層上執(zhí)行平坦化工藝以形成連接插塞CPLG。在此，形成填充通孔的導(dǎo)電層可以包括順序地沉積覆蓋通孔的內(nèi)表面的阻擋金屬層31和第一鎢層41、對一部分的第一鎢層41執(zhí)行表面處理工藝、和在第一鎢層41上沉積完全地填充溝槽的第二鎢層，如參考圖2至4所描述的。另外，在形成導(dǎo)電層之前，絕緣間隔物SSP可以形成在通孔中以暴露外圍電路互連ICL。

在沉積第二鎢層51之前，第一鎢層41可具有被表面處理工藝處理的第一表面S1和沒有被表面處理工藝處理的第二表面S2。沉積在第一表面S1上的第二鎢層51的晶?？梢源笥诘谝绘u層41的晶粒。第二鎢層51的晶?？梢詮挠傻谝绘u層41限定的凹進(jìn)區(qū)的側(cè)壁橫向地生長，因此第二界面IF2可以在連接插塞CPLG的中心區(qū)中由第二鎢層51的進(jìn)行彼此接觸的晶粒形成。在連接插塞CPLG的上部中的第二鎢層51的晶?？梢源笥谠谶B接插塞CPLG的下部中的第二鎢層51的晶粒，如參考圖8A和8B所描述的。

圖36是示出根據(jù)公開的主題的一些示范性實(shí)施的半導(dǎo)體存儲器件的截面圖。

如圖36所示，基板10可包括單元陣列區(qū)CAR和外圍電路區(qū)PERI。存儲單元可以形成在單元陣列區(qū)CAR中，控制存儲單元的外圍電路可以形成在外圍電路區(qū)PERI中。

在單元陣列區(qū)CAR的基板10上的每個(gè)存儲單元可以包括選擇元件和數(shù)據(jù)存儲元件。在一些示范性實(shí)施中，選擇元件可以是MOS晶體管或二極管。在一些示范性實(shí)施中，數(shù)據(jù)存儲元件可以是電容器或可變電阻器。外圍電路(NMOS和/或PMOS晶體管、二極管和/或電阻器)可以形成在外圍電路區(qū)PERI的基板10上。

在一些示范性實(shí)施中，字線(未示出)和交叉字線的位線BL可以形成在單元陣列區(qū)CAR的基板10上，數(shù)據(jù)存儲元件可以分別形成在字線和位線BL的交叉點(diǎn)處。在一些示范性實(shí)施中，數(shù)據(jù)存儲元件可以包括電容器CAP，該電容器CAP包括底電極BE、頂電極TE和在底電極BE與頂電極TE之間的介電層DI。

位線BL可以設(shè)置在單元陣列區(qū)CAR的基板10上以交叉字線(未示出)。位線BL可以電連接到一些源/漏極區(qū)。下部填充絕緣層150可以覆蓋位線BL，接觸插塞BC可以形成在下部填充絕緣層150中。接觸插塞BC可以將數(shù)據(jù)存儲元件電連接到其他源/漏極區(qū)。接觸墊PAD可以分別形成在接觸插塞BC上。接觸墊PAD可以增大接觸插塞BC與形成在接觸墊PAD上的底電極BE之間的接觸面積。

外圍電路，例如，晶體管TR，可以形成在外圍電路區(qū)PERI的基板10上。詳細(xì)地，器件隔離層11可以形成在外圍電路區(qū)PERI到外圍有源區(qū)的基板10中，外圍柵電極PG可以形成為跨越外圍有源區(qū)，源/漏極摻雜區(qū)可以形成在每個(gè)外圍柵電極PG的兩側(cè)的外圍有源區(qū)中。另外，接觸插塞可以形成為連接到源/漏極區(qū)和外圍柵電極PG。

下部填充絕緣層150可以覆蓋單元陣列區(qū)CAR的字線(未示出)和位線BL以及外圍電路區(qū)PERI的晶體管TR。

在單元陣列區(qū)CAR中，電容器CAP的底電極BE可以分別形成在接觸墊PAD上。在形成底電極BE之后，介電層DI可以形成為共形地覆蓋底電極BE的表面。頂電極TE可以形成在介電層DI上。底電極BE可具有圓柱形狀或柱形狀。頂電極TE可以形成在介電層DI上以覆蓋多個(gè)底電極TE。另外，頂電極TE可以填充圓柱形底電極BE的在其中形成介電層DI的內(nèi)部空間。

在一些示范性實(shí)施中，電容器CAP的電容可以與底電極BE的表面積成比例，因此底電極BE的高度可以增大以在有限的區(qū)域中增加底電極BE的表面積。換句話說，底電極BE的高寬比(即，高度與寬度的比)可以隨著電容器CAP的電容增大而增大。由于底電極BE的高度增大，外圍電路區(qū)PERI的上部填充絕緣層200可具有等于或大于電容器CAP的高度的厚度。結(jié)果，電連接到外圍電路區(qū)PERI的晶體管TR的外圍接觸插塞CP可具有大的高寬比。

在一些示范性實(shí)施中，形成外圍接觸插塞CP可以包括：形成穿透上部填充絕緣層200的接觸孔以暴露出外圍電路區(qū)PERI的接觸墊PAD的一部分、順序地沉積覆蓋接觸孔的內(nèi)表面的阻擋金屬層31和第一鎢層41、在一部分的第一鎢層41上執(zhí)行表面處理工藝、以及在第一鎢層41上沉積完全地填充接觸孔的第二鎢層51，如參考圖1至11所描述的。在此，接觸孔的高度可以大于電容器的高度。例如，接觸孔可具有大約5:1至大約20:1的大的高寬比。在一些示范性實(shí)施中，當(dāng)從平面圖看時(shí)，接觸孔可具有基本圓形。另外，接觸孔可以包括在其中寬度增大的彎曲區(qū)域，如參考圖1所描述的。

在沉積第二鎢層51之前，第一鎢層41可具有被表面處理工藝處理的第一表面S1和沒有被表面處理工藝處理的第二表面S2。沉積在第一表面S1上的第二鎢層51的晶?？梢源笥诘谝绘u層41的晶粒。第二鎢層51的晶粒可以從由第一鎢層41限定的凹進(jìn)區(qū)的側(cè)壁橫向地生長，因此第二界面IF2可以在外圍接觸插塞CP的中心區(qū)中由第二鎢層51的進(jìn)行彼此接觸的晶粒形成。在外圍接觸插塞CP的上部中的第二鎢層51的晶?？梢源笥谠谕鈬佑|插塞CP的下部中的第二鎢層51的晶粒，如參考圖8A和8B所描述的。

根據(jù)公開的主題的示范性實(shí)施，連接結(jié)構(gòu)可以通過在具有大的高寬比的開口的內(nèi)壁上沉積導(dǎo)電材料而形成。在此，第一鎢層可以被沉積，然后可以在沉積在開口的上部中的第一鎢層的一部分上執(zhí)行表面處理工藝。隨后，第二鎢層可以沉積在第一鎢層上以填充開口。當(dāng)?shù)诙u層被沉積時(shí)，在開口的上部區(qū)域中的鎢晶粒的生長速率可以低于在開口的下部區(qū)域中的鎢晶粒的生長速率。因此，具有大的高寬比的開口可以用鎢層完全地填充而沒有接縫或空隙。結(jié)果，具有大的高寬比的連接結(jié)構(gòu)的電阻可以減小以提高半導(dǎo)體器件的電可靠性。

雖然上文已經(jīng)參考示范性實(shí)施描述了公開的主題的示范性實(shí)施，然而對于本領(lǐng)域技術(shù)人員而言顯然的是在不脫離示范性實(shí)施的精神和范圍的情況下，可以作出不同變化和改進(jìn)。因此，應(yīng)當(dāng)理解，上述示范性實(shí)施不是限制，而是說明性的。因此，示范性實(shí)施的范圍通過權(quán)利要求書及它們的等價(jià)物的最寬可允許解釋來確定，而不應(yīng)受到上述描述的限制或約束。

本申請要求于2015年8月28日向韓國專利局提交的韓國專利申請第10-2015-0121910的優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合在此。