本申請要求于2015年9月4日提交的美國臨時申請第62/214,776號的優(yōu)先權(quán)，其內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明實施例總體涉及半導體領(lǐng)域，更具體地，涉及半導體器件及其制造方法。

背景技術(shù)：

半導體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷了指數(shù)型發(fā)展。IC材料和設(shè)計中的技術(shù)進步已經(jīng)產(chǎn)生了數(shù)代IC，其中每一代IC都比上一代IC具有更小且更復雜的電路。

較小的特征尺寸采用多柵極器件，如鰭式場效晶體管(FinFET)器件。之所以稱作FinFET，是因為在從襯底延伸的“鰭”上和周圍形成柵極。FinFET器件可以使得器件的柵極寬度縮小，同時在包括溝道區(qū)的鰭的側(cè)面和頂部上提供柵極。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括：FinFET組件；多個圖案化的偽半導體鰭，布置在所述FinFET組件的多個鰭旁，其中，所述圖案化的偽半導體鰭的高度比所述FinFET組件的鰭的高度短；隔離結(jié)構(gòu)，形成在所述圖案化的偽半導體鰭上；以及調(diào)整組件，形成在所述圖案化的偽半導體鰭上，并且電連接至所述FinFET組件。

根據(jù)本發(fā)明的另一方面，提供一種半導體器件，包括：襯底；多個偽半導體鰭，形成在所述襯底上，其中，所述偽半導體鰭形成凹入的頂面；

隔離結(jié)構(gòu)，填充位于所述偽半導體鰭之間的多個溝槽；以及組件，設(shè)置在所述偽半導體鰭上。根據(jù)本發(fā)明的又一方面，提供了一種制造半導體器件的方法，該方法包括：在襯底上形成多個半導體鰭和多個偽半導體鰭；圖案化所述偽半導體鰭，其中，圖案化的偽半導體鰭比所述半導體鰭短；在所述圖案化的偽半導體鰭上形成隔離結(jié)構(gòu)；在所述襯底上形成包括所述半導體鰭的FinFET組件；以及在所述隔離結(jié)構(gòu)上以及在所述圖案化的偽半導體鰭之上形成調(diào)整組件。

附圖說明

在閱讀附圖時，本發(fā)明的各個方面可從下列詳細描述獲得最深入理解。應當注意，根據(jù)工業(yè)中的標準實踐，各個部件并非按比例繪制。事實上，為了清楚討論，各個部件的尺寸可以任意增大或減小。

圖1是根據(jù)本發(fā)明的一些實施例的半導體器件的頂視圖。

圖2至圖7是根據(jù)本發(fā)明的一些實施例示出的在不同階段制造半導體器件的FinFET組件的方法。

圖8是本發(fā)明的一些實施例的FinFET組件的局部立體圖。

圖9是根據(jù)本發(fā)明一些實施例的半導體器件的FinFET組件截面示圖。

圖10至圖15是根據(jù)本發(fā)明的一些實施例示出的在不同階段制造半導體器件的調(diào)整組件的方法。

圖16是根據(jù)本發(fā)明一些實施例的半導體器件的調(diào)整組件的截面圖。

具體實施方式

下列公開提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面將描述元件和布置的特定實例以簡化本發(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接觸方式形成的實施例，也可以包括額外的部件可以形成在第一和第二部件之間，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可以在各實施例中重復參考標號和/或字符。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為便于描述，空間相對術(shù)語如“在...之下(beneath)”、“在...下方(below)”、“下部(lower)”、“在...之上(above)”、“上部(upper)”等在本文可用于描述附圖中示出的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系?？臻g相對術(shù)語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，本文使用的空間相對描述符可同樣地作相應解釋。

圖1是根據(jù)本發(fā)明的一些實施例的半導體器件的頂視圖。本發(fā)明的半導體器件100包括FinFET組件200和調(diào)整組件300。FinFET組件200包括多個鰭和至少一個柵電極。鰭具有高縱橫比，并且在鰭中形成溝道和源/漏極區(qū)。柵電極橫跨鰭形成。FinFET組件200可應用于存儲單元，并且包括多個反相器，例如，交替布置的多個N型反相器和多個P型反相器。包括高電阻層的調(diào)整組件300被電連接到FinFET組件200，以調(diào)整FinFET組件200的閾值電壓。

圖2至圖7是根據(jù)本發(fā)明的一些實施例示出的在不同階段制造半導體器件的FinFET組件的方法，其中，圖2至圖7是圖1中的FinFET組件的區(qū)域A的局部立體圖。

參照圖2。提供襯底210。在一些實施例中，襯底210可以是半導體材料，并且可以包括包含例如漸變層或埋氧層的已知結(jié)構(gòu)。在一些實施例中，襯底210包括可以未摻雜或摻雜(例如，p型、n型或它們的組合)的塊狀硅。適合半導體器件形成的其他材料也可以使用。其他的材料，諸如鍺、石英、藍寶石和玻璃可選擇用于襯底210?？蛇x地，硅襯底210可以是絕緣體上半導體(SOI)襯底或多層結(jié)構(gòu)(諸如形成在塊狀硅層上的硅鍺層)中的有源層。

在襯底210中形成多個p阱區(qū)216和多個n阱區(qū)212。一個n阱區(qū)212形成在兩個p阱區(qū)216之間。p阱區(qū)216被注入P型摻雜劑材料(如硼離子)，n阱區(qū)212被注入N型摻雜劑材料(如砷離子)。在p阱區(qū)216的注入期間，n阱區(qū)212覆蓋有掩模(如光刻膠)，而在n阱區(qū)212的注入期間，p阱區(qū)216覆蓋有掩模(如光刻膠)。

多個半導體鰭222，224形成在襯底210上。半導體鰭224形成在p阱區(qū)216上，半導體鰭222形成在n阱區(qū)212上。在一些實施例中，半導體鰭224，224包括硅。值得注意的是，圖2中的半導體鰭222，224的數(shù)量是說明性的，并不應當限制本發(fā)明的保護范圍。本領(lǐng)域的普通技術(shù)人員可以根據(jù)實際場合選擇合適的半導體鰭222，224的數(shù)量。

例如，可以利用光刻技術(shù)來圖案化和蝕刻襯底210以形成半導體鰭222，224。在一些實施例中，光刻膠材料層(未示出)沉積在襯底210上方。按照所需圖案(這里為半導體鰭222，224)來光照(曝光)光刻膠材料層，并使其顯影以去除光刻膠材料的一部分。剩下的光刻膠材料保護下方的材料免受后續(xù)的工藝步驟(例如蝕刻)的影響。應當注意的是，諸如氧化物或氮化硅掩模的其他掩模也可以用在蝕刻工藝中。

參照圖3。多個隔離結(jié)構(gòu)230形成在襯底210上。通過采用正硅酸乙酯(TEOS)并且以氧氣為前體的化學汽相沉積(CVD)技術(shù)來形成隔離結(jié)構(gòu)230，隔離結(jié)構(gòu)230用作圍繞半導體鰭222，224的淺溝槽隔離(STI)。在其他的一些實施例中，隔離結(jié)構(gòu)230是SOI晶圓的絕緣層。

參照圖4。至少一個偽柵極240形成在半導體鰭222，224的一部分上，并且露出半導體鰭222，224的其他部分。偽柵極240可形成為跨過多個半導體鰭222，224。

如圖4所示，多個柵極間隔件250形成在襯底210的上方并且沿著偽柵極240的側(cè)面形成。在一些實施例中，柵極間隔件250可包括氧化硅、氮化硅、氮氧化硅或其他合適的材料。柵極間隔件250可包括單層或多層結(jié)構(gòu)。柵極間隔件250的覆蓋層(blanket layer)可通過CVD、PVD、ALD或其他合適的技術(shù)來形成。然后，對覆蓋層執(zhí)行各向異性蝕刻以在偽柵極240的兩側(cè)上形成一對柵極間隔件250。在一些實施例中，柵極間隔件250用于偏置隨后形成的諸如源/漏極區(qū)的摻雜區(qū)域。柵極間隔件250還可以用于設(shè)計或修改源/漏極區(qū)(結(jié))輪廓。

在半導體鰭222，224的相對兩側(cè)上形成多個介電鰭側(cè)壁結(jié)構(gòu)260。沿著半導體鰭222，224形成介電鰭側(cè)壁結(jié)構(gòu)260。介電鰭側(cè)壁結(jié)構(gòu)260可包括諸如氧化硅的介電材料?？蛇x地，介電鰭側(cè)壁結(jié)構(gòu)260可以包括氮化硅、SiC、SiON或它們的組合。介電鰭側(cè)壁結(jié)構(gòu)260的形成方法可以包括在半導體鰭222，224上方沉積介電材料，然后各向異性地回蝕刻介電材料?；匚g刻工藝可以包括多步蝕刻以獲得蝕刻選擇性、靈活性和期望的過蝕刻控制。

在一些實施例中，柵極間隔件250和介電鰭側(cè)壁結(jié)構(gòu)260可以在同一制造工藝中形成。例如，通過CVD、PVD、ALD或其它合適的技術(shù)，可以形成介電層的覆蓋層以覆蓋偽柵極240和半導體鰭222，224。然后，對覆蓋層執(zhí)行蝕刻工藝，以在偽柵極240的相對兩側(cè)上形成柵極間隔件250，并且在半導體鰭222，224的相對兩側(cè)上形成介電鰭側(cè)壁結(jié)構(gòu)260。然而，在其他一些實施例，可以在不同的制造工藝中形成柵極間隔件250和介電鰭側(cè)壁結(jié)構(gòu)260。

參照圖5。半導體鰭222，224中由偽柵極240和柵極間隔件250露出的一部分被部分地去除(或部分地開槽)，以在半導體鰭222，224中形成凹部R。在一些實施例中，凹部R形成為以介電鰭側(cè)壁結(jié)構(gòu)260作為它的上部部分。在一些實施例中，凹部R的側(cè)壁基本上彼此垂直平行。在其它一些實施例中，凹部R形成為具有非垂直平行輪廓。

在圖5中，半導體鰭222包括至少一個凹部222r和至少一個溝道部分222c。凹部R形成在凹部222r上，偽柵極240覆蓋溝道部分222c。半導體鰭224包括至少一個凹部224r和至少一個溝道部分224c。凹部R形成在凹部224r上，偽柵極240覆蓋溝道部分224c。

至少一個介電鰭側(cè)壁結(jié)構(gòu)260具有高度H1，并且至少一個半導體鰭222，224具有從隔離結(jié)構(gòu)230(即，溝道部分222c，224c)處突出的高度H2。高度H1比高度H2低。在一些實施例中，高度H1和高度H2滿足條件：0.1≤(H1/H2)≤0.5，但本發(fā)明的保護范圍不限于此。例如可以通過蝕刻來調(diào)整介電鰭側(cè)壁結(jié)構(gòu)260的高度H1，以調(diào)節(jié)形成在其上的外延結(jié)構(gòu)272和276(參見圖6)的輪廓。

在一些實施例中，凹進工藝可以包括干蝕刻工藝、濕法蝕刻工藝和/或它們的組合。凹進工藝也可以包括選擇性濕蝕刻或選擇性干蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HNO₃/CH₃COOH溶液或其他合適溶液。干蝕刻和濕蝕刻工藝具有可以調(diào)整的蝕刻參數(shù)，諸如，所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、RF偏置電壓、RF偏置功率、蝕刻劑流量和其他合適的參數(shù)。例如，濕蝕刻溶液可以包括NH₄OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或它們的組合。干蝕刻工藝包括使用氯基化學物的偏壓等離子體蝕刻工藝。其他干蝕刻劑氣體包括CF₄、NF₃、SF₆和He。也可以使用諸如DRIE(深反應離子蝕刻)的機制來各向異性地實施干蝕刻。

參照圖6。多個外延結(jié)構(gòu)272分別形成在半導體鰭222的凹部R中，多個外延結(jié)構(gòu)276分別形成在半導體鰭224的凹部R中。外延結(jié)構(gòu)272與鄰近的外延結(jié)構(gòu)276分隔開。外延結(jié)構(gòu)272和276從凹部R處突出。外延結(jié)構(gòu)272可以是n型外延結(jié)構(gòu)，并且外延結(jié)構(gòu)276可以是p型外延結(jié)構(gòu)?？墒褂靡淮位蚨啻瓮庋踊蛲庋拥?epi)工藝來形成外延結(jié)構(gòu)272和276，使得Si部件、SiGe部件和/或其他合適的部件可以晶體狀態(tài)形成在半導體鰭222，224上。在一些實施例中，外延結(jié)構(gòu)272和276的晶格常數(shù)不同于半導體鰭222，224的晶格常數(shù)，因此外延結(jié)構(gòu)272和276受到應變或應力以實現(xiàn)SRAM器件的載流子遷移以及提高器件的性能。外延結(jié)構(gòu)272和276可以包括諸如鍺(Ge)或硅(Si)的半導體材料；諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、硅鍺(SiGe)、碳化硅(SiC)或磷砷化鎵(GaAsP)的化合物半導體材料。

在一些實施例中，以不同的外延工藝形成外延結(jié)構(gòu)272和276。外延結(jié)構(gòu)272可以包括SiP、SiC、SiPC、Si、III-V族化合物半導體材料或它們的組合，而外延結(jié)構(gòu)276可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半導體材料或它們的組合。在形成外延結(jié)構(gòu)272期間，n型雜質(zhì)(例如磷或砷)可隨著外延的進行而摻雜。例如，當外延結(jié)構(gòu)272包括SiC或Si時，摻雜n型雜質(zhì)。另外，在形成外延結(jié)構(gòu)276期間，p型雜質(zhì)(例如硼或BF₂)可隨著外延的進行而摻雜。例如，當外延結(jié)構(gòu)276包括SiGe時，摻雜p型雜質(zhì)。外延工藝包括CVD沉積技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合適的工藝。該外延工藝可使用氣態(tài)和/或液態(tài)前體，這些前體與半導體鰭222，224的組分(例如，硅)相互作用。因此，可獲得應變的溝道以提高載流子遷移率和改善器件性能。外延結(jié)構(gòu)272，276可以是原位摻雜的。如果外延結(jié)構(gòu)272，276不是原位摻雜的，那么將執(zhí)行第二注入工藝(例如，結(jié)注入工藝)以摻雜外延結(jié)構(gòu)272，276?？蓤?zhí)行一次或多次退火工藝以激活外延結(jié)構(gòu)272，276。退火工藝包括快速熱退火(RTA)和/或激光退火工藝。

在一些實施例，外延結(jié)構(gòu)272具有頂部部分272a和設(shè)置在頂部部分272a和襯底210之間的主體(body)部分272b。頂部部分272a的寬度比主體部分270b的寬度更寬。介電鰭側(cè)壁結(jié)構(gòu)260設(shè)置在外延結(jié)構(gòu)272的主體部272b的相對兩側(cè)，并且外延結(jié)構(gòu)272的頂部部分272a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)260上。

另外，外延結(jié)構(gòu)276具有頂部部分276a以及設(shè)置在頂部部分276a和襯底210之間的主體部分276b。頂部部分276a的寬度比主體部分276b的寬度更寬。介電鰭側(cè)壁結(jié)構(gòu)260設(shè)置在外延結(jié)構(gòu)276的主體部276b的相對兩側(cè)，并且外延結(jié)構(gòu)276的頂部部分276a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)260上。外延結(jié)構(gòu)272和276用作反相器的源/漏極區(qū)。

在一些實施例中，外延結(jié)構(gòu)272和276具有不同形狀。外延結(jié)構(gòu)276的頂部部分276a可基本具有位于介電鰭側(cè)壁結(jié)構(gòu)260上方的至少一個小晶面，外延結(jié)構(gòu)272的頂部部分272a可具有位于介電鰭側(cè)壁結(jié)構(gòu)260上的至少一個非晶面(或圓形)表面，但本發(fā)明的保護范圍不限于此。

參照圖7。在形成外延結(jié)構(gòu)272和276之后，偽柵極240被去除，并由柵疊件242代替。偽柵極240可通過任何合適的蝕刻工藝去除，從而在柵極間隔件250之間形成溝槽。形成柵疊件242并且填充溝槽。在一些實施例中，柵疊件242包括柵極絕緣層242a和柵電極層242b。柵極絕緣層242a設(shè)置在柵電極層242b和襯底210之間，并且形成在半導體鰭222，224上。防止電子耗盡(electron depletion)的柵極絕緣層242a例如可包括高k介電材料，諸如，金屬氧化物、金屬氮化物、金屬硅鹽酸、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅鹽酸、金屬的氮氧化物、金屬鋁酸、硅酸鋯、鋁酸鋯或它們的組合。一些實施例可以包括氧化鉿(HfO₂)、硅酸鉿(HfSiO)、氮氧化硅鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鋯鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta₂O₅)、氧化釔(Y₂O₃)、氧化鍶鈦(SrTiO₃，STO)、氧化鋇鈦(BaTiO₃，BTO)、氧化鋇鋯(BaZrO)、氧化鑭鉿(HfLaO)、氧化硅鑭(LaSiO)、氧化硅鋁(AlSiO)、氧化鋁(Al₂O₃)、氮化硅(Si₃N₄)、氮氧化硅(SiON)，以及它們的組合。柵極絕緣層240a可具有多層結(jié)構(gòu)，例如一個氧化硅層(即，界面層)和另一個高k材料層。

柵極絕緣層242a可使用化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、熱氧化、臭氧氧化、其他合適的工藝或它們的組合來形成。柵電極層242b形成在襯底210的上方以覆蓋柵極絕緣層242a和半導體鰭222，224的一部分。柵電極層242b可摻雜或未摻雜地沉積。例如，在一些實施例中，柵電極層242b包括通過低壓化學汽相沉積(LPCVD)不摻雜地沉積的多晶硅。例如，多晶硅還可以通過原位摻雜的多晶硅的爐沉積來沉積。可選地，柵電極層242b可包括金屬，例如鎢(W)、鎳(Ni)、鋁(Al)、鉭(Ta)、鈦(Ti)或它們的任意組合。蓋(cap)層244進一步形成在柵疊件242上。

然而，在其他一些實施例中，F(xiàn)inFET組件200可以由如圖8所示的其它合適的制造工藝制造。圖8中示出的FinFET組件200包括通過摻雜半導體鰭222，224而不是通過摻雜外延結(jié)構(gòu)來制造的源/漏極區(qū)。

參照圖9，圖9是根據(jù)本發(fā)明的一些實施例的半導體器件100的FinFET組件200的截面示圖，其中，圖9是沿諸如圖1中的線9-9而截取的。形成FinFET組件200之后，在柵疊件242上形成蓋層244以保護柵疊件242。蓋層244可通過合適的沉積工藝形成。蓋層244可以是氮化硅層。介電層280進一步形成在FinFET組件200上。介電層280可以包括接觸蝕刻停止層282和多個介電層284，286。包括通孔和金屬插塞的多個接觸件進一步形成在介電層280中，以互連FinFET組件200和其他組件。至少一個接觸件電連接至調(diào)整組件。

現(xiàn)在參照圖10至15。圖10至圖15是根據(jù)本發(fā)明的一些實施例示出的在不同階段制造半導體器件的調(diào)整組件的方法，其中，圖10至圖15是諸如沿圖1中的線10-10而截取的截面圖。

參照圖10。偽半導體鰭226形成在襯底210上。通過使用基本上相同的工藝，偽半導體鰭226可與半導體鰭222，224(如圖2所示)一起制造。偽半導體鰭226的高度與半導體鰭222，224的高度相同。

參照圖11。兩個偽半導體鰭226被圖案化，并且成為圖案化的偽半導體鰭226'。多個偽半導體鰭226存在于圖案化的偽半導體鰭226'之間。

參考圖12，位于圖案化的偽半導體鰭226'之間的偽半導體鰭226也被圖案化并且成為一系列圖案化的偽半導體鰭226'。在偽半導體鰭226被圖案化之后，降低了圖案化的偽半導體鰭226'的高度，從而相應地減小了在各圖案化的偽半導體鰭226'之間的溝槽的深度。減小了在圖案化的偽半導體鰭226'之間的溝槽的縱橫比。

在一些實施例中，圖案化的偽半導體鰭226'或圖案化的偽半導體鰭226'的至少一些位于調(diào)整組件下方?？蛇x地，圖案化的偽半導體鰭226'位于或至少位于調(diào)整組件的下方。偽半導體鰭226可以通過執(zhí)行蝕刻工藝來圖案化。例如，偽半導體鰭226可通過干蝕刻工藝來圖案化，從而圖案化的偽半導體鰭226'形成凹入的頂表面。在圖案化的偽半導體鰭226'的中間部分，圖案化的偽半導體鰭226'具有最小高度H3。即，圖案化的偽半導體鰭226'比偽半導體鰭226短，并且在中間部分的圖案化的偽半導體鰭226'比在邊緣部分的圖案化的偽半導體鰭226'短。每個圖案化的偽半導體鰭226'的頂面朝向圖案化的偽半導體鰭226'的中間部分傾斜。在一些實施例中，圖案化的偽半導體鰭226'可以對稱布置。

參照圖13。隔離結(jié)構(gòu)230形成在襯底210上，并且覆蓋圖案化的偽半導體鰭226'。圖案化的偽半導體鰭226'隱藏在隔離結(jié)構(gòu)230中。隔離結(jié)構(gòu)230可以用作淺溝槽隔離(STI)。通過采用四乙基原硅酸(TEOS)并且以氧作為前體的化學汽相沉積(CVD)技術(shù)來形成隔離結(jié)構(gòu)230。由于圖案化的偽半導體鰭226’的頂部部分已被去除，因此，在相鄰的圖案化的偽半導體鰭226'之間的縱橫比低于偽半導體鰭226之間的縱橫比(參照圖10)。因此，在圖案化的偽半導體鰭226'處填充隔離結(jié)構(gòu)230比填充偽半導體鰭226更容易。因此，可以防止因填充失敗導致的問題，并且相應地提高了充當淺溝槽隔離的隔離結(jié)構(gòu)230的質(zhì)量。

參照圖14。至少一個介電層280形成在襯底210上方。介電層280形成在隔離結(jié)構(gòu)230上。介電層280包括至少一個接觸蝕刻停止層282和至少一個層間介電層284。接觸蝕刻停止層282形成在層間介電層284和隔離結(jié)構(gòu)230之間。接觸蝕刻停止層282和層間介電層284通過執(zhí)行多次沉積工藝形成。接觸蝕刻停止層282是氮化硅層，而層間介電層284可以是氧化物層。

參照圖15。另一層間介電層286形成在層間介電層284上。調(diào)整組件300形成在層間介電層286中，并且調(diào)整組件300設(shè)置在圖案化的偽半導體鰭226'的上方。調(diào)整組件包括調(diào)整層310和形成在高電阻層310上的硬掩模層320。調(diào)整層310是高電阻層，例如金屬氮化物層。在一些實施例中，調(diào)整層310是氮化鈦層。硬掩模層320是氮化物層，諸如氮化硅層。調(diào)整層310和硬掩模層320通過多個合適的沉積和蝕刻工藝形成。在一些實施例中，硬掩模層320比調(diào)整層310厚。調(diào)整組件300還包括多個接觸件330。接觸件330形成為貫穿層間介電層286和硬掩模層320，并且連接調(diào)整層310。接觸件330可通過互連結(jié)構(gòu)而電連接至FinFET組件200。調(diào)整組件300至少電連接至FinFET組件200，以調(diào)整半導體器件100電流和的閾值電壓。通過適當?shù)馗淖冋{(diào)整層310的厚度、材料和尺寸，半導體器件100的電流和閾值電壓能夠如期望地調(diào)整。

調(diào)整組件300設(shè)置在圖案化的偽半導體鰭226'的上方。調(diào)整組件300和圖案化的偽半導體鰭226'是對稱布置的，即，調(diào)整組件300和圖案化的偽半導體鰭226'共享同一軸。在其它一些實施例中，調(diào)整組件300和圖案化的偽半導體鰭226'是不對稱布置的，即，如圖16所示，調(diào)整部件300的軸和圖案化的偽半導體鰭226'的軸之間存在偏移d。

調(diào)整組件至少電連接至FinFET組件，以調(diào)整半導體器件電流和的閾值電壓。通過對位于調(diào)整組件下方的偽半導體鰭進行圖案化，減小了位于它們之間的溝槽的深度和縱橫比。形成隔離結(jié)構(gòu)的電介質(zhì)填充變得容易，并且可以避免因填充失敗導致的問題。

根據(jù)本發(fā)明的一些實施例，一種半導體器件，包括：FinFET組件；多個圖案化的偽半導體鰭，布置在所述FinFET組件的多個鰭旁；隔離結(jié)構(gòu)，形成在所述圖案化的偽半導體鰭上；以及調(diào)整組件，形成在所述圖案化的偽半導體鰭上，并且電連接至所述FinFET組件。所述圖案化的偽半導體鰭的高度比所述FinFET組件的鰭的高度短。

在一些實施例中，所述圖案化的偽半導體鰭形成凹入的頂面。

在一些實施例中，在中心部分的所述圖案化的偽半導體鰭比在邊緣部分的所述圖案化的偽半導體鰭短。

在一些實施例中，所述隔離結(jié)構(gòu)填充位于所述圖案化的偽半導體鰭之間的多個溝槽。

在一些實施例中，所述圖案化的偽半導體鰭是對稱布置的。

在一些實施例中，所述調(diào)整組件包括：調(diào)整層，形成在所述圖案化的偽半導體鰭上；以及硬掩模層，形成在所述調(diào)整層上。

在一些實施例中，所述調(diào)整層是氮化鈦層。

在一些實施例中，該半導體器件還包括：多個接觸件，貫穿所述硬掩模層并且連接至所述調(diào)整組件。

在一些實施例中，所述FinFET組件的每個鰭均包括半導體鰭和形成在所述半導體鰭上的外延結(jié)構(gòu)。

在一些實施例中，所述FinFET組件的每個鰭均包括摻雜的半導體鰭。

在一些實施例中，所述圖案化的偽半導體鰭隱藏在所述隔離結(jié)構(gòu)中，并且所述鰭的一部分露出所述隔離結(jié)構(gòu)。

在一些實施例中，所述FinFET組件包括：柵疊件，橫跨所述鰭；以及蓋層，設(shè)置在所述柵疊件上。

根據(jù)本發(fā)明的一些實施例，一種半導體器件，包括：襯底；多個偽半導體鰭，形成在所述襯底上，其中，所述偽半導體鰭形成凹入的頂部表面；隔離結(jié)構(gòu)，填充在所述偽半導體鰭之間的溝槽；以及組件，在所述偽半導體鰭上設(shè)置。

在一些實施例中，所述偽半導體鰭的每個的頂面朝著所述偽半導體鰭的中心部分傾斜。

在一些實施例中，所述偽半導體鰭隱藏在所述隔離結(jié)構(gòu)中。

在一些實施例中，所述組件包括：氮化鈦層，形成在所述隔離結(jié)構(gòu)上，并且在所述偽半導體鰭上方；以及氮化硅層，形成在所述氮化鈦層上。

根據(jù)本發(fā)明的一些實施例，提供了一種制造半導體器件的方法。所述方法包括：在襯底上形成多個半導體鰭和多個偽半導體鰭；圖案化所述偽半導體鰭，使得圖案化的偽半導體鰭比所述半導體鰭短；在所述圖案化的偽半導體鰭上形成隔離結(jié)構(gòu)；在所述襯底上形成包括所述半導體鰭的FinFET組件；以及在所述隔離結(jié)構(gòu)上，在所述圖案化的偽半導體鰭上方，形成調(diào)整組件。

在一些實施例中，通過執(zhí)行至少一次蝕刻工藝來圖案化所述偽半導體鰭。

在一些實施例中，形成所述調(diào)整組件包括：在所述隔離結(jié)構(gòu)上以及在所述圖案化的偽半導體鰭之上形成調(diào)整層；以及在所述調(diào)整層上形成硬掩模層。

在一些實施例中，所述隔離結(jié)構(gòu)填充位于所述圖案化的偽半導體鰭之間的多個溝槽。

上述內(nèi)容概括了幾個實施例的特征使得本領(lǐng)域技術(shù)人員可更好地理解本公開的各個方面。本領(lǐng)域技術(shù)人員應該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達到與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。