本發(fā)明實(shí)施例涉及FinFET器件及其形成方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了指數(shù)增長。IC材料和設(shè)計(jì)的技術(shù)進(jìn)步產(chǎn)生了數(shù)代IC，其中，每代都具有比前代更小且更復(fù)雜的電路。在IC發(fā)展過程中，功能密度(即每芯片面積上互連器件的數(shù)量)通常增大了而幾何尺寸(即，使用制造工藝可以制造的最小元件(或線))減小了。這種按比例縮小工藝通常通過增加產(chǎn)量效率和降低相關(guān)成本來提供很多益處。

這種按比例縮小工藝還增加了處理和制造IC的復(fù)雜性并且，為了實(shí)現(xiàn)這些進(jìn)步，需要IC處理和制造方面的相似進(jìn)步。例如，已經(jīng)引入諸如鰭式場效應(yīng)晶體管(FinFET)的三維晶體管以代替平面晶體管。盡管形成FINFET器件的現(xiàn)有FINFET器件和方法已通常滿足它們的期望目的，但是它們還不能完全滿足所有方面的要求。例如，在緊鄰的柵極之間填充絕緣材料而不生成空隙是相當(dāng)困難的，并且因此減小了FinFET器件的性能。期望在這個領(lǐng)域有所改進(jìn)。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個實(shí)施例，提供了一種FinFET器件，包括：襯底，具有在第一方向上延伸的至少一個第一鰭和至少一個第二鰭；第一柵極，在不同于所述第一方向的第二方向上延伸且橫跨所述至少一個第一鰭，第二柵極，在所述第二方向上延伸且橫跨所述至少一個第二鰭，其中，所述第一柵極和所述第二柵極的端面向彼此；以及在所述第一方向上延伸的單一間隔壁，位于所述第一柵極和所述第二柵極的所述端之間且與所述第一柵極和所述第二柵極的每個的柵極介電材料物理接觸。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種形成FinFET器件的方法，包括：提供襯底，所述襯底具有位于所述襯底上的至少一個第一鰭和至少一個第二鰭且具有形成為覆蓋所述至少一個第一鰭和所述至少一個第二鰭的下部的隔離層；在所述至少一個第一鰭和所述至少一個第二鰭之間形成條形圖案；在所述條形圖案旁邊形成兩個間隔壁；去除所述條形圖案以及去除所述間隔壁的一個間隔壁；分別橫跨所述至少一個第一鰭和所述至少一個第二鰭形成第一偽柵極和第二偽柵極，其中，所述第一偽柵極和所述第二偽柵極端對端地布置且位于剩余的所述間隔壁旁邊；在所述第一偽柵極和所述第二偽柵極以及所述間隔壁周圍形成介電層；去除所述第一偽柵極和所述第二偽柵極以在所述介電層中形成第一溝槽和第二溝槽；以及在所述第一溝槽和所述第二溝槽中形成第一柵極和第二柵極。

根據(jù)本發(fā)明的又一實(shí)施例，還提供了一種FinFET器件，包括：襯底，具有位于第一區(qū)域中的第一鰭和第二鰭以及位于第二區(qū)域中的第三鰭和第四鰭；第一柵極和第二柵極，分別橫跨所述第一鰭和所述第二鰭，其中，所述第一柵極和所述第二柵極的端面向彼此；第三柵極和第四柵極，分別橫跨所述第三鰭和所述第四鰭，其中，所述第三柵極和所述第四柵極的端面向彼此；間隔壁，位于所述第一柵極的所述端面和所述第二柵極的所述端面之間以及位于所述第三柵極的所述端面和所述第四柵極的所述端面之間；以及兩個間隔件，位于所述間隔壁旁邊，其中，所述間隔件的一個位于所述第一柵極和所述第三柵極之間，以及所述間隔件的另一個位于所述第二柵極和所述第四柵極之間。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的實(shí)施例。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1A至圖1I是根據(jù)一些實(shí)施例的形成FinFET器件的方法的示意性立體圖。

圖2至圖4是根據(jù)可選實(shí)施例的FinFET器件的示意性立體圖。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可在各個實(shí)例中重復(fù)參考標(biāo)號和/或字母。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實(shí)施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...上”、“在...上方”、“在...上面”、“在...之上”、“上部”等的空間相對術(shù)語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應(yīng)的解釋。

圖1A至圖1I是根據(jù)一些實(shí)施例的形成FinFET器件的方法的示意性立體圖。

參照圖1A，提供了在其上具有多個單獨(dú)的鰭102a至102d的襯底。在一些實(shí)施例中，襯底100是半導(dǎo)體襯底，諸如硅襯底、絕緣體上硅(SOI)襯底、硅鍺襯底或由其它合適的半導(dǎo)體材料形成的襯底。在一些實(shí)施例中，襯底100具有彼此鄰近的第一區(qū)域10和第二區(qū)域20。在一些實(shí)施例中，第一區(qū)域10是N型金屬氧化物半導(dǎo)體(NMOS)區(qū)域，且第二區(qū)域20是P型金屬氧化物半導(dǎo)體(PMOS)區(qū)域。在可選實(shí)施例中，第一區(qū)域10是PMOS區(qū)域，和第二區(qū)域20是NMOS區(qū)域。

在一些實(shí)施例中，鰭102a至102d在第一方向上延伸。在一些實(shí)施例中，鰭102a至102d和襯底100由諸如硅的相同材料制成。在可選實(shí)施例中，鰭102a至102d包括與襯底100的材料不同的材料。例如，鰭102a至102d包括硅鍺和襯底100包括硅。

在一些實(shí)施例中，在第一區(qū)域10中提供至少一個鰭102a和至少一個鰭102b，且在第二區(qū)域20中提供至少一個鰭102c和至少一個鰭102d。特別地，在第一區(qū)域10中，鰭102a和102b平行地設(shè)置且它們端彼此對準(zhǔn)，以及在第二區(qū)域20中，鰭102c和102d平行地設(shè)置且它們的端彼此對準(zhǔn)。

在一些實(shí)施例中，沿著第一方向端對端地布置鰭102a和鰭102c，且沿著相同的方向端對端地布置鰭102b和鰭102d。特別地，至少鰭102a的一端面向于至少一個鰭102c的對應(yīng)的端，且至少鰭102b的一端面向于至少一個鰭102d的對應(yīng)的端。

仍然參照圖1A，襯底100還具有形成在其上的隔離層104。在一些實(shí)施例中，隔離層104覆蓋鰭102a至102d的下部且暴露出鰭102a至102d的上部。在一些實(shí)施例中，隔離層104是淺溝槽隔離(STI)結(jié)構(gòu)。隔離層104包括諸如氧化硅的介電材料。可以使用諸如間隔件雙圖案化技術(shù)(SDPT)的本領(lǐng)域可用的各種合適的方法形成鰭102a至102d和隔離層104。

參照圖1B至圖1D，在鰭102a至102d之間且平行于鰭102a至102d形成間隔壁12a。

此處，術(shù)語“間隔壁”是指具有壁形的元件且由間隔件制造工藝形成。在一些實(shí)施例中，間隔壁116具有傾斜的表面。具體地，間隔壁具有彎曲的頂部部分和垂直的側(cè)壁部分。在間隔壁的形成期間，圓化和修整間隔壁的頂部部分。在可選實(shí)施例中，由于在隨后的拋光或蝕刻工藝中去除最初彎曲的頂部部分，間隔壁具有基本上平坦的頂面。具有基本上平坦的頂部的這樣的間隔壁認(rèn)為是落入本發(fā)明的精神和范圍內(nèi)，因?yàn)槠淙匀恍纬捎斜谛吻矣砷g隔件制造工藝形成。

如圖1B所示，在一些實(shí)施例中，在鰭102a和102b之間以及鰭102c和102d之間形成條形圖案10。在一些實(shí)施例中，條形圖案10從鰭102a和102b之間以及鰭102c和102d之間的中心線偏移。在一些實(shí)施例中，條形圖案10包括氮化硅或合適的硬掩模材料。形成條形圖案10的方法包括通過諸如物理汽相沉積(PVD)、濺射、化學(xué)汽相沉積(CVD)、原子層沉積(ALD)或它們的組合的合適的工藝在隔離層104上形成硬掩模層，并且然后用光刻和蝕刻工藝圖案化硬掩模層。

然后，如圖1C所示，在條形圖案10旁邊形成兩個間隔壁12a和12b。在一些實(shí)施例中，在隔離層104上形成間隔件材料覆蓋條形圖案10。通過諸如PVD、濺射、CVD、ALD或它們的組合的合適的工藝形成間隔件材料層。然后，實(shí)施諸如干蝕刻工藝的各向異性工藝以去除間隔件材料層的部分，并且因此，在條形圖案10的相對的兩側(cè)壁上形成兩個間隔壁12a和12b。間隔壁12a和12b以及條形圖案10在諸如第一方向的相同方向上延伸。在一些實(shí)施例中，參照圖1C的間隔壁12a的局部放大圖，由于間隔壁12a和12b的形成期間的各向異性工藝，間隔壁12a的頂部部分被圓化和修整。

在一些實(shí)施例中，間隔壁12a和12b包括具有與條形圖案10的蝕刻選擇性不同的蝕刻選擇性的材料。例如，間隔壁12a和12b與條形圖案10的蝕刻選擇性大于約10。在一些實(shí)施例中，間隔壁12a和12b包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳、氧化鑭銅或它們的組合。在一些實(shí)施例中，間隔壁12a和12b的每個由單一材料制成。在可選實(shí)施例中，間隔壁12a和12b的每個具有多膜結(jié)構(gòu)。

之后，如圖1D所示，去除條形圖案10以及去除間隔壁12a和12b的一個。在一些實(shí)施例中，去除條形圖案10和間隔壁12b，并且剩余的間隔壁12a位于鰭102a和102b之間以及鰭102c和102d之間的中心線處或附近。在一些實(shí)施例中，去除步驟包括通過使用諸如光刻膠層作為蝕刻掩模的掩模層實(shí)施干蝕刻工藝。

在一些實(shí)施例中，間隔壁12a橫跨諸如NMOS和PMOS區(qū)域的第一區(qū)域10和第二區(qū)域20。具體地，間隔壁12a在與鰭102a至102d的方向相同的方向上(例如，第一方向)延伸，且設(shè)置在鰭102a和102b之間以及鰭102c和102d之間。

參照圖1E，在鰭102a至102d和間隔壁12a周圍形成偽層110。在一些實(shí)施例中，偽層110包括諸如多晶硅或非晶硅的含硅材料。形成偽層110的方法包括實(shí)施諸如PVD、CVD或ALD的合適的工藝以及接下來通過諸如諸如化學(xué)機(jī)械拋光(CMP)或回蝕刻的平坦化工藝。在一些實(shí)施例中，偽層110的表面與間隔壁12a的表面基本上共面。具體地，偽層110覆蓋鰭102a至102d并且暴露出間隔壁12a的頂面。

然后，在偽層110的表面和間隔壁12a的暴露的頂面上形成蝕刻停止層112。蝕刻停止層112包括氮化硅或氮化鈦且通過諸如PVD、CVD、ALD等的合適的工藝形成。

之后，在蝕刻停止層112上方形成覆蓋層114。在一些實(shí)施例中，覆蓋層114是包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳、氧化鑭銅或它們的組合的介電層。在一些實(shí)施例中，覆蓋層114包括與間隔壁12a的材料相同的材料。在可選實(shí)施例中，覆蓋層114和間隔壁12a是由不同的材料制成的。在一些實(shí)施例中，覆蓋層114是底層或光刻膠層。

然后在覆蓋層114上方形成光刻膠圖案117a至117d。在一些實(shí)施例中，光刻膠圖案117a至117d在不同于第一方向的第二方向上延伸。在一些實(shí)施例中，光刻膠圖案117a至117d的每個是包括諸如含碳/氧的層的底層、底層之上的諸如硬掩模層的中間層以及中間層之上的光刻膠層的三層光刻膠。在一些實(shí)施例中，通過諸如旋涂、PVD、CVD、ALD或它們的組合的合適的工藝，以及接下來的光刻蝕刻工藝形成光刻膠圖案117a至117d。

參照圖1F，通過使用光刻膠圖案117a至117d作為蝕刻掩模來去除覆蓋層114和蝕刻停止層112的部分以依次地將光刻膠圖案117a至117d轉(zhuǎn)印至下面的層。圖案化轉(zhuǎn)印步驟包括實(shí)施至少一個干蝕刻工藝。

在一些實(shí)施例中，經(jīng)過圖案化轉(zhuǎn)印，暴露出間隔壁12a的頂面，且在偽層110上提供掩模圖案115a至115d。在一些實(shí)施例中，掩模圖案115a包括覆蓋圖案114a和蝕刻停止圖案112a，掩模圖案115b包括覆蓋圖案114b和蝕刻停止圖案112b,掩模圖案115c包括覆蓋圖案114c和蝕刻停止圖案112c,且掩模圖案115d包括覆蓋圖案114d和蝕刻停止圖案112d。

仍然參照圖1F，通過將掩模圖案115a至115d以及間隔壁12a作為蝕刻掩模去除偽層110的部分，并且因此，在隔離層114上的對應(yīng)的掩模圖案115a至115d下方形成偽柵極110a至110d。橫跨鰭102a至102d分別形成偽柵極110a至110d。在一些實(shí)施例中，偽柵極110a至110d在不同于(例如，垂直于)鰭102a至102d的延伸方向的方向上延伸。

在一些實(shí)施例中，在第一區(qū)域10中的偽柵極110a和110b端對端地布置且位于間隔壁12a的旁邊，以及在第二區(qū)域20中的偽柵極110c和110d端對端地布置且位于間隔壁12a的旁邊。在一些實(shí)施例中，偽柵極110a和110b的面向端部與間隔壁12a物理接觸，且偽柵極110c和110d的面上端與間隔壁12a物理接觸。然后，通過諸如干蝕刻工藝、濕蝕刻工藝或它們的組合的合適的技術(shù)去除掩模圖案115a至115d。

參照圖1G，在偽柵極110a至110d的每個與間隔壁12a的旁邊形成間隔件。在一些實(shí)施例中，在隔離層104上形成間隔件材料層以覆蓋偽柵極110a至110d與間隔壁12a，并且實(shí)施各向異性蝕刻以去除間隔件材料層的部分。經(jīng)過各向異性蝕刻工藝，在偽柵極110a至110d的側(cè)壁上分別地形成在第二方向上延伸的間隔件118a至118d,且在間隔壁12a的側(cè)壁上形成在第一方向上延伸的間隔件118e。具體地，在偽柵極110a的相對側(cè)壁上形成間隔件118a,在偽柵極110b的相對側(cè)壁上形成間隔件118b,在偽柵極110c的相對側(cè)壁上形成間隔件118c,以及在偽柵極110d的相對側(cè)壁上形成間隔件118d。此外，在間隔壁12a的相對側(cè)壁上形成間隔件118e。在一些實(shí)施例中，間隔件118e的部分設(shè)置在偽柵極110a和110c之間且連接至間隔件118a和118c的部分以形成U形間隔件，并且間隔件118e的另一部分設(shè)置在偽柵極110b和110d之間且連接至間隔件118b和118d的部分以形成另一U形間隔件。

應(yīng)該注意，由于形成偽柵極110a至110d以連接間隔壁12a，所以在間隔壁12a和每個偽柵極110a至110d之間不存在所述的間隔件118a至118e。

在一些實(shí)施例中，間隔件118a至118e包括氧化硅、氮化硅、氮氧化硅或它們的組合。在一些實(shí)施例中，間隔件118a至118e是由不同于間隔壁12a的材料的單一材料制成的。在可選實(shí)施例中，間隔件118a至118e的每個是多層結(jié)構(gòu)。

參照圖1H，在對應(yīng)的鰭102a至102d的兩側(cè)處形成作為源極/漏極區(qū)域的外延區(qū)域119a至119d。在一些實(shí)施例中，通過使用諸如各向異性蝕刻工藝的合適的技術(shù)去除鰭102a至102d的暴露的上部部分，并且因此在隔離層104中形成凹槽。然后，通過凹槽選擇性地生長外延層形成外延區(qū)域119a至119d。在一些實(shí)施例中，外延區(qū)域119a至119d包括硅鍺、碳化硅或磷酸硅。在一些實(shí)施例中，當(dāng)?shù)谝粎^(qū)域10是NMOS區(qū)域和第二區(qū)域20是PMOS區(qū)域時，外延區(qū)域119a和119b包括硅鍺以及外延區(qū)域119c和119d包括碳化硅或磷酸硅。在可選實(shí)施例中，當(dāng)?shù)谝粎^(qū)域10是PMOS區(qū)域和第二區(qū)域20是NMOS區(qū)域時，外延區(qū)域119a和119b包括碳化硅或磷酸硅和外延區(qū)域119c和119d包括硅鍺。在一些實(shí)施例中，根據(jù)需要，外延區(qū)域119a至119d可以可選地注入有N型摻雜劑或P型摻雜劑。形成外延區(qū)域119a至119d之后，可以通過硅化外延區(qū)域119a至119d的頂部部分形成硅化物區(qū)域(未示出)。

仍然參照圖1H，在偽柵極110a至110d和間隔壁12周圍形成介電層120。介電層120包括含碳氧化物、硅酸鹽玻璃或合適的介電材料。在一些實(shí)施例中，介電層120由單一材料制成。在可選實(shí)施例中，介電層120包括多層結(jié)構(gòu)?？梢蕴畛浣殡妼?20直到其頂面高于偽柵極110a至110d的頂面。然后實(shí)施諸如CMP的平坦化步驟以去除過量的介電層120。在一些實(shí)施例中，偽柵極110a至110d被用作拋光停止層，從而使得介電層120的頂面與圖1G中的偽柵極110a至110d的頂面基本上齊平。

然后，去除偽柵極110a至110d以在介電層120中形成溝槽122a至122d。去除步驟包括合適的蝕刻工藝。在一些實(shí)施例中，溝槽122a至122d的每個暴露出間隔壁12a的部分。

參照圖1I，柵極130a至130d(或稱“替換柵極”)形成在溝槽122a至122d中。在一些實(shí)施例中，柵極130a包括在溝槽122a的側(cè)壁和底部上以及鰭102a的頂部和側(cè)壁上形成的柵極介電層126a，和填充剩余的溝槽122a的金屬層128a。同樣地，柵極130b包括在溝槽122b的側(cè)壁和底部上以及鰭102b的頂部和側(cè)壁上形成的柵極介電層126b，和填充剩余的溝槽122b的金屬層128b。柵極130c包括在溝槽122c的側(cè)壁和底部上以及鰭102c的頂部和側(cè)壁上形成的柵極介電層126c，和填充剩余溝槽122c的金屬層128c。柵極130d包括在溝槽122d的側(cè)壁和底部上以及鰭102d的頂部和側(cè)壁上形成的柵極介電層126d，和填充剩余溝槽122d的金屬層128d。

在一些實(shí)施例中，柵極介電層126a至126d的每個與間隔壁12a的部分物理接觸。在一些實(shí)施例中，柵極介電層126a至126d包括與間隔壁12a的材料不同的材料。柵極介電層126a至126d包括氧化硅、氮氧化硅、具有大于7的介電常數(shù)的介電材料(貫穿說明書稱為“高k材料”)或它們的組合。在一些實(shí)施例中，高k材料包括諸如HfO、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO或它們的組合的金屬氧化物或合適的材料。在可選實(shí)施例中，高k材料可以可選地包括諸如HfSiO、LaSiO、AlSiO或它們的組合的硅酸鹽或合適的材料。形成柵極介電層126a至126d的方法包括實(shí)施分子束沉積(MBD)、CVD、ALD、PVD等。在一些實(shí)施例中，可以通過熱氧化工藝，在高k材料與鰭102a和102d的每個之間形成諸如氧化硅層的氧化物層。

在一些實(shí)施例中，金屬層128a至128d的每個包括TiN、TaC、TaN、TaSiN、HfN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、WN等。在一些實(shí)施例中，當(dāng)?shù)谝粎^(qū)域10是NMOS區(qū)域且第二區(qū)域20是PMOS區(qū)域時，金屬層128a和128b包括N型功函金屬材料以及金屬層128c和128d包括P型功函金屬材料。在可選實(shí)施例中，當(dāng)?shù)谝粎^(qū)域10是PMOS區(qū)域和第二區(qū)域20是NMOS區(qū)域時，金屬層128a和128b包括P型功函金屬材料以及金屬層128c和128d包括N型功函金屬材料。通過諸如CVD、PVD、濺射、鍍等的各種沉積技術(shù)形成金屬層128a至128d。因此，完成了本發(fā)明的FinFET器件。

如圖1I所述，在所述實(shí)施例中，橫跨單個鰭形成每個柵極。然而，本發(fā)明不限制于此。在一些實(shí)施例中，可以根據(jù)需要提供多個鰭。如圖2至圖4所示，例如，橫跨多個鰭102a形成柵極130a，橫跨多個鰭102b形成柵極130b，橫跨多個鰭102c形成柵極130c，以及橫跨多個鰭102d形成柵極130d。

為說明的目的，提供了其中間隔壁12a是由單一材料制成的所述實(shí)施例，并且所述實(shí)施例不解釋為限制本發(fā)明。本領(lǐng)域的普通技術(shù)人員應(yīng)該理解，根據(jù)工藝需求，間隔壁可以是多層結(jié)構(gòu)。

如圖3所示，在一些實(shí)施例中，間隔壁200包括L形間隔壁200a和I形間隔壁200b。在一些實(shí)施例中，L形間隔壁200a與柵極130b和130d的柵極介電層126b和126d物理接觸，且I形間隔壁200b與柵極130a和130c的柵極介電層126a和126c物理接觸，但本發(fā)明不限制于此。在可選實(shí)施例中，L形間隔壁200a與柵極130a和130c的柵極介電層126a和126c物理接觸，且I形間隔壁200b與柵極130b和130d的柵極介電層126b和126d物理接觸。

在一些實(shí)施例中，L形間隔壁200a和I形間隔壁200b的每個包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳、氧化鑭銅或它們的組合。在一些實(shí)施例中，L形間隔壁200a和I形間隔壁200b包括不同的材料。在一些實(shí)施例中，形成間隔壁200的方法包括實(shí)施多個沉積工藝和接下來的單一的各向異性蝕刻工藝。

如圖4所示，在一些實(shí)施例中，間隔壁300具有包括第一間隔壁300a、第二間隔壁300b和第三間隔壁300c的夾層結(jié)構(gòu)，并且第二間隔壁300b介于第一間隔壁300a和第三間隔壁300c之間。在一些實(shí)施例中，第一間隔壁300a與柵極130b和130d的柵極介電層126b和126d物理接觸，且第三間隔壁300c與柵極130a和130c的柵極介電層126a和126c物理接觸，但本發(fā)明不限制于此。在可選實(shí)施例中，第一間隔壁300a與柵極130a和130c的柵極介電層126a和126dc物理接觸，且第三間隔壁300c與柵極130b和130d的柵極介電層126b和126d物理接觸。

在一些實(shí)施例中，第一間隔壁300a、第二間隔壁300b和第三間隔壁300c的每個包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳、氧化鑭銅或它們的組合。在一些實(shí)施例中，第一間隔壁300a和第三間隔壁300c包括相同的材料，而第二間隔壁300b包括與第一間隔壁300a和第三間隔壁300c的材料不同的材料。在可選實(shí)施例中，第一間隔壁300a至第三間隔壁300c是由不同的材料制成的。在一些實(shí)施例中，形成間隔壁300的方法包括可選地實(shí)施多個沉積工藝和多個各向異性蝕刻工藝。在一些實(shí)施例中，垂直堆疊的第一間隔壁300a至第三間隔壁300c可以幫助放松膜應(yīng)力和防止電子隧穿效應(yīng)。垂直布置的層的數(shù)量不由本發(fā)明限制。

在一些實(shí)施例中，間隔壁12a、200a、200b、300a、300b和300c的每個具有約1埃至60埃的寬度和約10埃至500埃的高度。

在本發(fā)明中，在限定端對端柵極(例如，偽柵極或金屬柵極)之前形成和嵌入間隔壁12a，從而有效地解決了常規(guī)的較差的隔離問題。在常規(guī)方法中，圍繞端對端的偽柵極的每個的四側(cè)形成間隔件，并且然后，在偽柵極之間的間隙開口中填充介電層。在這樣的情況中，諸如間隔件的預(yù)沉積層可以使間隙開口變窄，并且因此，在偽柵極之間的間隙開口中生成空隙。然而，在本發(fā)明中沒有觀察到這樣的空隙。特別地，在形成端對端的偽柵極之前形成和嵌入本發(fā)明的間隔壁，并且因此，可以避免由預(yù)層沉積或形成產(chǎn)生的間隙開口的變窄。換言之，在本發(fā)明中不存在端對端的偽柵極的面向端上的常規(guī)的間隔件。

參照圖1I和圖2至圖4描述了本發(fā)明的FinFET器件的結(jié)構(gòu)。

在一些實(shí)施例中，如圖1I和圖2至圖4所述，F(xiàn)inFET器件包括襯底100、柵極130a至130d和間隔壁。襯底100在第一區(qū)域10中具有至少一個鰭102a和至少一個鰭102b，且在第二區(qū)域20中具有至少一個鰭102c和至少一個鰭102d。鰭102a至102d彼此平行且在第一方向上延伸。在一些實(shí)施例中，第一區(qū)域10和第二區(qū)域20中的一個是NMOS區(qū)域且第一區(qū)域10和第二區(qū)域20中的另一個是PMOS區(qū)域。

柵極130a設(shè)置在隔離層104上且橫跨至少一個鰭102a。柵極130b設(shè)置在隔離層104上且橫跨至少一個鰭102b。柵極130c設(shè)置在隔離層104上且橫跨至少一個鰭102c。柵極130d設(shè)置在隔離層104上且橫跨至少一個鰭102d。柵極130a至130d彼此平行且在不同于第一方向的第二方向上延伸。此外，柵極130a和130b的端面向彼此，且柵極130c和130d的端面向彼此。在一些實(shí)施例中，柵極130a至130d是金屬柵極。

如圖1I和圖2所示，在一些實(shí)施例中，僅有一個間隔壁12a(或稱為“單一間隔壁”)位于柵極130a和130b的端之間且與柵極130a和130b的端接觸，以及位于柵極130c和130d的端之間且與柵極130c和130d的端接觸。換言之，間隔壁12a是由單一的絕緣材料制成的。

在可選實(shí)施例中，間隔壁具有多層結(jié)構(gòu)。如圖3所示，間隔壁200包括彼此鄰近的L形間隔壁200a和I形間隔壁200b。如圖4所示，間隔壁300具有包括第一間隔壁300a、第二間隔壁300b和第三間隔壁300c的夾層結(jié)構(gòu)。

在一些實(shí)施例中，連續(xù)且無空隙的間隔壁12a、200和300的每個在第一方向上延伸且橫跨諸如NMOS和PMOS區(qū)域的第一區(qū)域10和第二區(qū)域20。

本發(fā)明的FinFET結(jié)構(gòu)還包括介電層120。圍繞柵極130a至130d和間隔壁12a/200/300或在柵極130a至130d和間隔壁12a/200/300周圍形成介電層120。在一些實(shí)施例中，間隔壁12a的材料與介電層120的材料不同。在可選實(shí)施例中，間隔壁12a和介電層120包括相同的材料。

本發(fā)明的FinFET結(jié)構(gòu)還包括間隔件118a至118e。在柵極130a旁邊設(shè)置間隔件118a。在柵極130b旁邊設(shè)置間隔件118b。在柵極130c旁邊設(shè)置間隔件118c。在柵極130d旁邊設(shè)置間隔件118d。在間隔壁12a/200/300旁邊設(shè)置間隔件118e。此外，間隔件118a至118d與柵極130a和130d在一個方向上延伸，并且間隔件118e和間隔壁12a/200/300在不同于該一個方向的另一方向上延伸。在一些實(shí)施例中，間隔件118e的一個介于柵極130a和130c之間，且間隔件118e的另一個介于柵極130b和130d之間。

為說明的目的，提供了其中應(yīng)用間隔壁12a/200/300以隔離端對端的柵極的所述實(shí)施例，并且所述實(shí)施例不解釋為限制本發(fā)明。在一些實(shí)施例中，可以應(yīng)用間隔壁以隔離彼此鄰近的有源或無源器件。

在所述實(shí)施例中，本發(fā)明的方法應(yīng)用于“后高k”FinFET器件工藝，并且絕緣間隔壁與端對端金屬柵極的柵極介電材料接觸。然而，本發(fā)明不限制于此。在一些實(shí)施例中，本發(fā)明的方法應(yīng)用于“先高k”FinFET器件工藝，并且絕緣間隔壁形成為與端對端金屬柵極的金屬材料接觸。在可選實(shí)施例中，當(dāng)本發(fā)明的方法應(yīng)用于平面器件工藝時，形成絕緣間隔壁以與端對端含硅柵極接觸。

總之，當(dāng)器件尺寸縮小至7nm或更小時，本發(fā)明提供了一種新穎的制造工藝以解決線對線、端對端和/或器件對器件的較差的隔離問題。特別地，在限定晶體管或形成導(dǎo)線工藝之前形成和嵌入間隔壁，并且因此，可以避免由預(yù)層沉積或形成產(chǎn)生的間隙開口的變窄，以及可以有效地改善了器件的性能。

根據(jù)本發(fā)明的一些實(shí)施例，一種FinFET器件包括：具有在第一方向上延伸的至少一個第一鰭和至少一個第二鰭的襯底；在不同于第一方向的第二方向上延伸且橫跨至少一個第一鰭的第一柵極；在第二方向上延伸且橫跨至少一個第二鰭的第二柵極，其中，第一柵極和第二柵極的端面向彼此；以及在第一方向上延伸的單一間隔壁，位于第一柵極和第二柵極的端之間且與第一柵極和第二柵極的每個的柵極介電材料物理接觸。

根據(jù)本發(fā)明的可選實(shí)施例，一種形成FinFET器件的方法包括至少以下步驟。提供了襯底，該襯底具有在其上的至少一個第一鰭和至少一個第二鰭且具有隔離層，形成隔離層以覆蓋該至少一個第一鰭和至少一個第二鰭的下部。在該至少一個第一鰭和至少一個第二鰭之間形成條形圖案。在條形圖案旁邊形成兩個間隔壁。去除條形圖案和一個間隔壁。橫跨該至少一個第一鰭和至少一個第二鰭分別地形成第一偽柵極和第二偽柵極，其中，第一偽柵極和第二偽柵極端對端地布置且位于剩余的間隔壁的旁邊。在第一偽柵極和第二偽柵極以及間隔壁周圍形成介電層。去除第一偽柵極和第二偽柵極以在介電層中形成第一溝槽和第二溝槽。在第一溝槽和第二溝槽中形成第一柵極和第二柵極。

根據(jù)本發(fā)明的又可選實(shí)施例，一種FinFET器件包括：襯底，在第一區(qū)域中具有第一鰭和第二鰭以及第二區(qū)域中具有第三鰭和第四鰭；分別橫跨第一鰭和第二鰭的第一柵極和第二柵極，其中，第一柵極和第二柵極的端面向彼此；分別橫跨第三鰭和第四鰭的第三柵極和第四柵極，其中，第三柵極和第四柵極的端面向彼此；位于第一柵極和第二柵極的端之間以及位于第三柵極和第四柵極的端之間的間隔壁；以及位于該間隔壁旁邊的兩個間隔件，其中，間隔件的一個位于第一柵極和第三柵極之間且間隔件的另一個位于第二柵極和第四柵極之間。

根據(jù)本發(fā)明的一個實(shí)施例，提供了一種FinFET器件，包括：襯底，具有在第一方向上延伸的至少一個第一鰭和至少一個第二鰭；第一柵極，在不同于所述第一方向的第二方向上延伸且橫跨所述至少一個第一鰭，第二柵極，在所述第二方向上延伸且橫跨所述至少一個第二鰭，其中，所述第一柵極和所述第二柵極的端面向彼此；以及在所述第一方向上延伸的單一間隔壁，位于所述第一柵極和所述第二柵極的所述端之間且與所述第一柵極和所述第二柵極的每個的柵極介電材料物理接觸。

在上述FinFET器件中，所述單一間隔壁包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳或氧化鑭銅。

在上述FinFET器件中，所述柵極介電材料包括具有大于7的介電常數(shù)的介電材料。

在上述FinFET器件中，還包括：第一間隔件，設(shè)置在所述第一柵極旁邊；第二間隔件，設(shè)置在所述第二柵極旁邊；以及第三間隔件，設(shè)置在所述單一間隔壁旁邊。

在上述FinFET器件中，所述單一間隔壁由單一的絕緣材料制成。

在上述FinFET器件中，所述至少一個第一鰭包括多個第一鰭且所述第一柵極橫跨所述多個第一鰭，以及所述至少一個第二鰭包括多個第二鰭且所述第二柵極橫跨所述多個第二鰭。

在上述FinFET器件中，所述單一間隔壁橫貫NMOS區(qū)域和PMOS區(qū)域。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種形成FinFET器件的方法，包括：提供襯底，所述襯底具有位于所述襯底上的至少一個第一鰭和至少一個第二鰭且具有形成為覆蓋所述至少一個第一鰭和所述至少一個第二鰭的下部的隔離層；在所述至少一個第一鰭和所述至少一個第二鰭之間形成條形圖案；在所述條形圖案旁邊形成兩個間隔壁；去除所述條形圖案以及去除所述間隔壁的一個間隔壁；分別橫跨所述至少一個第一鰭和所述至少一個第二鰭形成第一偽柵極和第二偽柵極，其中，所述第一偽柵極和所述第二偽柵極端對端地布置且位于剩余的所述間隔壁旁邊；在所述第一偽柵極和所述第二偽柵極以及所述間隔壁周圍形成介電層；去除所述第一偽柵極和所述第二偽柵極以在所述介電層中形成第一溝槽和第二溝槽；以及在所述第一溝槽和所述第二溝槽中形成第一柵極和第二柵極。

在上述方法中，形成所述第一偽柵極和所述第二偽柵極的步驟包括：在所述至少一個第一鰭、所述至少一個第二鰭和所述間隔壁周圍形成偽層；在所述偽層上形成掩模圖案；以及通過使用所述掩模圖案和所述間隔壁作為蝕刻掩模來去除所述偽層的部分。

在上述方法中，所述偽層包括含硅材料。

在上述方法中，還包括，在形成所述第一偽柵極和所述第二偽柵極的步驟之后且在形成所述介電層的步驟之前：在所述第一柵極旁邊形成第一間隔件；在所述第二柵極旁邊形成第二間隔件；以及在所述間隔壁旁邊形成第三間隔件。

在上述方法中，所述第一柵極和所述第二柵極的每個均包括金屬。

在上述方法中，所述至少一個第一鰭包括多個第一鰭且所述第一柵極橫跨所述多個第一鰭形成，以及所述至少一個第二鰭包括多個第二鰭且所述第二柵極橫跨所述多個第二鰭形成。

在上述方法中，所述間隔壁包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化銅、氧化鎳、氧化鋅、氧化鑭錳或氧化鑭銅或它們的組合。

根據(jù)本發(fā)明的又一實(shí)施例，還提供了一種FinFET器件，包括：襯底，具有位于第一區(qū)域中的第一鰭和第二鰭以及位于第二區(qū)域中的第三鰭和第四鰭；第一柵極和第二柵極，分別橫跨所述第一鰭和所述第二鰭，其中，所述第一柵極和所述第二柵極的端面向彼此；第三柵極和第四柵極，分別橫跨所述第三鰭和所述第四鰭，其中，所述第三柵極和所述第四柵極的端面向彼此；間隔壁，位于所述第一柵極的所述端面和所述第二柵極的所述端面之間以及位于所述第三柵極的所述端面和所述第四柵極的所述端面之間；以及兩個間隔件，位于所述間隔壁旁邊，其中，所述間隔件的一個位于所述第一柵極和所述第三柵極之間，以及所述間隔件的另一個位于所述第二柵極和所述第四柵極之間。

在上述FinFET器件中，還包括位于所述第一柵極至所述第四柵極和所述間隔壁周圍的介電層，其中，所述間隔壁的材料不同于所述介電層的材料。

在上述FinFET器件中，所述間隔壁與所述第一柵極至所述第四柵極的每個的柵極介電材料物理接觸。

在上述FinFET器件中，所述間隔壁包括多層結(jié)構(gòu)。

在上述FinFET器件中，所述間隔壁由單一材料制成。

在上述FinFET器件中，所述第一區(qū)域和所述第二區(qū)域的一個是NMOS區(qū)域且所述第一區(qū)域和所述第二區(qū)域的另一個是PMOS區(qū)域。

上面概述了若干實(shí)施例的部件、使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或修改用于實(shí)現(xiàn)與在此所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。