本發(fā)明涉及半導(dǎo)體器件及其制造技術(shù)，例如涉及應(yīng)用于具備非易失性存儲器的半導(dǎo)體器件及其制造技術(shù)且有效的技術(shù)。

背景技術(shù)：

在形成于塊(bulk)襯底的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導(dǎo)體場效應(yīng)晶體管)中，伴隨著微細(xì)化，短溝道效應(yīng)或閾值電壓的均勻性等性能下降，功耗容易增加。

另一方面，在作為塊襯底的基體上形成了作為隱埋氧化膜的BOX(Buried Oxide：隱埋氧化物)層和作為半導(dǎo)體層的SOI(Silicon On Insulator：絕緣襯底上的硅)層的SOI襯底上所形成的MISFET即使在微細(xì)化的情況下，與塊襯底上的MISFET相比，短溝道效應(yīng)或閾值電壓的均勻性等性能優(yōu)異，且對低功耗化也有利。另外，在SOI襯底上形成的MISFET稱為薄膜BOX-SOI上的MISFET，即SOTB(Silicon On Thin Buried oxide：薄隱埋氧化物上的硅)-MISFET。

作為搭載了這樣的SOTB-MISFET的半導(dǎo)體器件，有與非易失性存儲器混載的半導(dǎo)體器件。作為非易失性存儲器，有將MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金屬氧化氮氧化半導(dǎo)體)膜或SONOS(Silicon-Oxide-Nitride-Oxide-Silicon：硅氧化氮氧化硅)膜作為電荷存儲膜使用的存儲器。

在日本特開2014-232810號公報(專利文獻(xiàn)1)中公開了如下技術(shù)：在半導(dǎo)體器件中，使用了MONOS膜的存儲單元形成于SOI襯底的SOI區(qū)域。在日本特開2006-310860號公報(專利文獻(xiàn)2)中公開了如下技術(shù)：在閃速存儲器中，包括形成在SOI襯底上的閃存塊和形成在SOI襯底下表面的主體電極。

在日本特表2002-520807號公報(專利文獻(xiàn)3)中公開了如下技術(shù)：在非易失性半導(dǎo)體器件中，存儲晶體管包括SONOS隧道金屬絕緣性半導(dǎo)體場效應(yīng)晶體管。在日本特開2007-234861號公報(專利文獻(xiàn)4)中公開了如下技術(shù)：在半導(dǎo)體器件的制造方法中，在半導(dǎo)體襯底的第一區(qū)域上形成第一MISFET，在半導(dǎo)體襯底的第二區(qū)域上形成第二MISFET。

在先技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2014-232810號公報

專利文獻(xiàn)2日本特開2006-310860號公報

專利文獻(xiàn)3：日本特表2002-520807號公報

專利文獻(xiàn)4：日本特開2007-234861號公報

技術(shù)實(shí)現(xiàn)要素：

發(fā)明要解決的問題

作為這樣的與SOTB-MISFET混載的非易失性存儲器，由于SOTB-MISFET有利于低功耗化，所以優(yōu)選為能夠低電壓讀出的非易失性存儲器，例如優(yōu)選為將形成在SOI襯底的SOI層上的SONOS膜作為電荷存儲膜使用的存儲單元。作為這樣的具有形成在SOI層上的SONOS膜的存儲單元，有如下存儲單元，其具有：形成在由SONOS膜構(gòu)成的柵極絕緣膜上的柵電極、形成在柵電極下方的SOI層的溝道區(qū)域以及夾著柵電極分別形成在兩側(cè)的SOI層上的n型半導(dǎo)體區(qū)域。

在擦除這樣的作為具有SONOS膜的非易失性存儲單元的存儲單元的數(shù)據(jù)時，在柵電極上施加比施加在n型半導(dǎo)體區(qū)域的電壓低的電壓，并從溝道區(qū)域向電荷存儲膜注入空穴。但是，由于溝道區(qū)域中的p型雜質(zhì)濃度較低，所以從溝道區(qū)域向電荷存儲膜注入的空穴的數(shù)量較少。另一方面，從SOI襯底的基體向電荷存儲膜注入空穴的速度較慢。因此，數(shù)據(jù)的擦除速度變慢，不能夠使半導(dǎo)體器件的性能提高。

從本說明書的描述和附圖可以清楚地看出本發(fā)明的其它問題和新穎特征。

用于解決問題的手段

根據(jù)一實(shí)施方式，半導(dǎo)體器件具有：經(jīng)由在內(nèi)部具有電荷存儲部的柵極絕緣膜形成在SOI襯底的SOI層上的柵電極；和分別形成在柵電極的兩側(cè)的SOI層上的n型半導(dǎo)體區(qū)域和p型半導(dǎo)體區(qū)域。由柵極絕緣膜、柵電極、n型半導(dǎo)體區(qū)域以及p型半導(dǎo)體區(qū)域形成非易失性存儲單元。

另外，根據(jù)另一實(shí)施方式，半導(dǎo)體器件具有：在SOI襯底的基體上表面的第一區(qū)域中形成于SOI層的第一溝道區(qū)域；和經(jīng)由在內(nèi)部具有電荷存儲部的第一柵極絕緣膜形成在第一溝道區(qū)域上的第一柵電極。另外，半導(dǎo)體器件具有：在SOI襯底的基體上表面的第二區(qū)域中形成于SOI層的第二溝道區(qū)域；和經(jīng)由第二柵極絕緣膜形成在第二溝道區(qū)域上的第二柵電極。由第一溝道區(qū)域、第一柵極絕緣膜以及第一柵電極形成非易失性存儲單元，由第二溝道區(qū)域、第二柵極絕緣膜以及第二柵電極形成MISFET。第一溝道區(qū)域中的p型雜質(zhì)濃度比第二溝道區(qū)域中的p型雜質(zhì)濃度低。

另外，根據(jù)另一實(shí)施方式，在半導(dǎo)體器件的制造方法中，在SOI襯底的SOI層上，經(jīng)由在內(nèi)部具有電荷存儲部的柵極絕緣膜形成柵電極，在柵電極的兩側(cè)的SOI層中分別形成n型半導(dǎo)體區(qū)域和p型半導(dǎo)體區(qū)域。由柵極絕緣膜、柵電極、n型半導(dǎo)體區(qū)域以及p型半導(dǎo)體區(qū)域形成非易失性存儲單元。

發(fā)明的效果

根據(jù)一實(shí)施方式，能夠使半導(dǎo)體器件的性能提高。

附圖說明

圖1是表示實(shí)施方式1中的半導(dǎo)體芯片的布局構(gòu)成例的圖。

圖2是表示非易失性存儲器的電路塊構(gòu)成的一例的圖。

圖3是實(shí)施方式1的半導(dǎo)體器件的主要部分剖視圖。

圖4是表示存儲單元的存儲器陣列構(gòu)造與工作條件的一例的說明圖。

圖5是表示存儲單元的存儲器陣列構(gòu)造與工作條件的一例的說明圖。

圖6是表示存儲單元的存儲器陣列構(gòu)造與工作條件的一例的說明圖。

圖7是比較例的半導(dǎo)體器件的主要部分剖視圖。

圖8是比較例的半導(dǎo)體器件的主要部分剖視圖。

圖9是實(shí)施方式1的半導(dǎo)體器件的主要部分剖視圖。

圖10是實(shí)施方式1的半導(dǎo)體器件的主要部分剖視圖。

圖11是表示在比較例的半導(dǎo)體器件和實(shí)施方式1的半導(dǎo)體器件中空穴的密度的深度方向的位置依存性的圖表。

圖12是實(shí)施方式1的變形例的半導(dǎo)體器件的主要部分剖視圖。

圖13是表示實(shí)施方式1的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。

圖14是表示實(shí)施方式1的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。

圖15是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖16是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖17是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖18是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖19是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖20是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖21是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖22是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖23是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖24是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖25是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖26是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖27是實(shí)施方式2的半導(dǎo)體器件的主要部分剖視圖。

圖28是表示實(shí)施方式2的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。

圖29是表示實(shí)施方式2的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。

圖30是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖31是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖32是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖33是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖34是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖35是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

圖36是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。

標(biāo)號說明

1 CPU

2 ROM

3 RAM

4 模擬電路

5 非易失性存儲器

6 I/O電路

7a、7b MISFET

10 存儲器陣列

11 直接外圍電路部

12 間接外圍電路部

13 BOX層

14、14a SOI層

21a、21c、21e n-型半導(dǎo)體區(qū)域

21b、21d p-型半導(dǎo)體區(qū)域

22a、22c、22e n+型半導(dǎo)體區(qū)域

22b、22d p+型半導(dǎo)體區(qū)域

23a～23e 半導(dǎo)體區(qū)域

24a～24d 半導(dǎo)體膜

AR 主電路形成區(qū)域

AR1、AR2 低耐壓MISFET形成區(qū)域

AR3、AR4 區(qū)域

CF1、CF11、CF12 導(dǎo)電膜

CG 柵電極

CH1、CH2、CHM 溝道區(qū)域

CHP1 半導(dǎo)體芯片

CNT 接觸孔

CR1、CR2 接觸區(qū)域

CT1～CT4 單元晶體管

DL1、DL2 數(shù)據(jù)線

EC 電荷存儲膜

GE1、GE2 柵電極

GI1、GI2、GIM 柵極絕緣膜

HM 硬掩模膜

IF1、IF2、IFG 絕緣膜

IL1、IL2 層間絕緣膜

IM1、IM2 雜質(zhì)離子

IS1～I(xiàn)S3 絕緣膜

MC、MC1、MC2 存儲單元

ML1、ML11 布線

MR 存儲器形成區(qū)域

NWL n 型阱

OP1、OP2 開口部

PG 插塞

PR1、PR2 抗蝕劑膜

PS 上表面

PT1、PT11、PT2、PT21 部分

PWL、PWM p 型阱

SB SOI 襯底

SIL 硅化膜

SL1、SL2 源極線

SMC 選擇存儲單元

SO1、SO2 犧牲氧化膜

SP1～SP4、SW1～SW4 側(cè)壁間隔件

SR 元件分離區(qū)域

SS 基體

UMC 非選擇存儲單元

VT1、VT2、VTM 半導(dǎo)體區(qū)域

WE1、WE2 阱

WL1、WL2 字線

具體實(shí)施方式

在以下實(shí)施方式中，為了方便起見，在需要時，分割為多個部分或?qū)嵤┓绞絹磉M(jìn)行說明，除了特別明示的情況，這些內(nèi)容并不是互相無關(guān)的，而是一方為另一方的一部分或全部變形例、詳細(xì)說明、補(bǔ)充說明等關(guān)系。

另外，在以下實(shí)施方式中，在提及元件的數(shù)量等(包含個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及原理上明顯限定于特定數(shù)量等情況，并不限定于該特定的數(shù)量，也可以是特定的數(shù)量以上或以下。

并且，不言而喻的是，在以下實(shí)施方式中，除了特別明示的情況以及一般認(rèn)為原理上明顯必要等情況，其構(gòu)成要素(也包括要素步驟等)不是必要的。

同樣地，在以下實(shí)施方式中，在提及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別明示的情況以及一般認(rèn)為原理上明顯并非如此等情況，包括實(shí)際上近似或類似于該形狀等情況。上述數(shù)值和范圍也同樣如此。

另外，在用于說明實(shí)施方式的全部附圖中，同一部件原則上標(biāo)注相同的標(biāo)號，并省略其重復(fù)的說明。此外，為了容易理解附圖，有時即使是俯視圖也附加剖面線。

(實(shí)施方式1)

<半導(dǎo)體芯片的布局構(gòu)成例>

首先，說明具備實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片的布局構(gòu)成例。具備本實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片是混載了形成在SOI襯底上且搭載有SOTB-MISFET的半導(dǎo)體器件和非易失性存儲器而成的芯片。

具備本實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片具備：用相對低的電壓驅(qū)動的低耐壓MISFET、為了使高電壓驅(qū)動成為可能而用相對高的電壓驅(qū)動的高耐壓MISFET以及可改寫的非易失性存儲單元。此外，關(guān)于使用后述的圖3說明的半導(dǎo)體器件的剖面構(gòu)造，說明n溝道型低耐壓MISFET、p溝道型低耐壓MISFET以及非易失性存儲單元。

圖1是表示實(shí)施方式1中的半導(dǎo)體芯片的布局構(gòu)成例的圖。如圖1所示，半導(dǎo)體芯片CHP1具有CPU1、ROM(Read Only Memory：只讀存儲器)2、RAM3、模擬電路4、非易失性存儲器5以及I/O(Input/Output：輸入/輸出)電路6。

CPU1也稱為中央運(yùn)算處理裝置，相當(dāng)于計算機(jī)等的心臟部。該CPU1是從存儲裝置讀出命令并解讀并基于該命令進(jìn)行各種運(yùn)算、控制的部件，被要求處理的高速性。因此，在形成于半導(dǎo)體芯片CHP1的元件之中，在構(gòu)成CPU1的MISFET中需要相對大的電流驅(qū)動力。即，CPU1由低耐壓MISFET構(gòu)成。

ROM2是存儲信息固定且不能變更的存儲器，被稱為讀出專用存儲器。在ROM2的構(gòu)成中，有將MISFET串聯(lián)連接而成的NAND型和將MISFET并聯(lián)連接而成的NOR型。NAND型重視集成密度，與此相對，NOR型較多在重視動作速度的目的中使用。由于該ROM2也被要求工作的高速性，所以在構(gòu)成ROM2的MISFET中需要相對大的電流驅(qū)動力。即，ROM2由低耐壓MISFET構(gòu)成。

RAM3是能夠隨機(jī)地寫入讀出存儲信息，即隨時讀出存儲的存儲信息、新寫入存儲信息的存儲器，也稱為能夠隨時寫入讀出的存儲器。在作為IC存儲器的RAM3中，有使用了動態(tài)電路的DRAM(Dynamic RAM)和使用了靜態(tài)電路的SRAM(Static RAM)這兩種。DRAM是需要存儲保持工作的隨時寫入讀出存儲器，SRAM是不需要存儲保持工作的隨時寫入讀出存儲器。由于這些RAM3也被要求工作的高速性，所以在構(gòu)成ROM3的MISFET中需要相對大的電流驅(qū)動力。即，RAM3由低耐壓MISFET構(gòu)成。

模擬電路4是處理在時間上連續(xù)地變化的電壓或電流的信號即模擬信號的電路，例如由放大電路、轉(zhuǎn)換電路、調(diào)制電路、振蕩電路、電源電路等構(gòu)成。在形成在半導(dǎo)體芯片CHP1上的元件之中，這些模擬電路4使用相對高耐壓的高耐壓MISFET。

非易失性存儲器5是能夠進(jìn)行寫入工作和擦除工作的電可改寫的非易失性存儲器的一種，也稱為電可擦除可編程讀出專用存儲器。在本實(shí)施方式1中，該非易失性存儲器5由具有SONOS膜的作為非易失性存儲單元的存儲單元MC(參照后述的圖3)構(gòu)成。在存儲單元MC的寫入工作和擦除工作中例如利用了FN(Fowler-Nordheim)隧道。

I/O電路6是輸入輸出電路，是用于進(jìn)行從半導(dǎo)體芯片CHP1內(nèi)向與半導(dǎo)體芯片CHP1的外部連接的設(shè)備輸出數(shù)據(jù)、從與半導(dǎo)體芯片CHP1的外部連接的設(shè)備向半導(dǎo)體芯片CHP1內(nèi)輸入數(shù)據(jù)的電路。該I/O電路6由相對高耐壓的高耐壓MISFET構(gòu)成。

<非易失性存儲器的電路塊構(gòu)成>

接著，圖2是表示非易失性存儲器的電路塊構(gòu)成的一例的圖。在圖2中，非易失性存儲器5具有存儲器陣列10、直接外圍電路部11以及間接外圍電路部12。

存儲器陣列10相當(dāng)于非易失性存儲器5的存儲部，呈縱橫二維狀(陣列狀)配置多個存儲單元。存儲單元是用于存儲1比特的單位信息的電路，由作為存儲部的存儲單元MC(參照后述的圖3)構(gòu)成。

直接外圍電路部11是用于驅(qū)動存儲器陣列10的電路即驅(qū)動電路，例如具有：根據(jù)電源電壓生成數(shù)倍的電壓的升壓電路、升壓用時鐘產(chǎn)生電路、電壓箝位電路、選擇行或列的列解碼器或行地址解碼器、列鎖存電路以及WELL控制電路等。在形成在半導(dǎo)體芯片CHP1上的元件之中，這些構(gòu)成直接外圍電路部11的MISFET由需要相對高耐壓的高耐壓MISFET形成。

另外，間接外圍電路部12是存儲器陣列的改寫控制電路，并具有：設(shè)定電路、通常用改寫時鐘生成部、高速用改寫時鐘生成部以及改寫定時控制部等。在形成在半導(dǎo)體芯片CHP1上的元件之中，這些構(gòu)成間接外圍電路部12的MISFET由相對低的電壓驅(qū)動，由能夠高速工作的低耐壓MISFET形成。

<半導(dǎo)體器件的構(gòu)造>

接著，參照附圖，說明作為實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片CHP1的構(gòu)造。圖3是實(shí)施方式1的半導(dǎo)體器件的主要部分剖視圖。

如圖3所示，作為實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片CHP1具有存儲器形成區(qū)域MR和主電路形成區(qū)域AR。另外，主電路形成區(qū)域AR包括低耐壓MISFET形成區(qū)域AR1和AR2。

在存儲器形成區(qū)域MR中形成有圖1所示的非易失性存儲器5的存儲單元，該存儲單元由具有SONOS膜的存儲單元MC形成。

本實(shí)施方式1的半導(dǎo)體器件中的存儲單元MC具有在以下點(diǎn)與通常的場效應(yīng)晶體管不同的構(gòu)造：相當(dāng)于源極區(qū)域和漏極區(qū)域的兩個半導(dǎo)體區(qū)域中的一方為n型半導(dǎo)體區(qū)域，另一方為p型半導(dǎo)體區(qū)域。但是，由于在本實(shí)施方式1中的存儲單元MC是柵電極、源極區(qū)域以及漏極區(qū)域分別電連接而成的三端子元件這一點(diǎn)與通常的場效應(yīng)晶體管類似，所以為了便于說明，稱為晶體管。

此外，“p型”是指主要的電荷載體為空穴的導(dǎo)電型，“n型”是與“p型”不同的導(dǎo)電型，是指主要的電荷載體為電子的導(dǎo)電型。

在低耐壓MISFET形成區(qū)域AR1和AR2中，形成有作為低耐壓MISFET的MISFET7a和7b，所述低耐壓MISFET為了能夠高速工作而需要大的電流驅(qū)動力。MISFET7a是n溝道型MISFET，MISFET7b是p溝道型MISFET。作為這樣的形成了作為低耐壓MISFET的MISFET7a和7b的區(qū)域，例如可考慮CPU1、ROM2或RAM3的形成區(qū)域等。作為低耐壓MISFET的MISFET7a和7b例如以1.5V左右的電源電壓工作。

另外，在高耐壓MISFET形成區(qū)域(圖示省略)中形成有高耐壓MISFET。作為這樣的形成了高耐壓MISFET的區(qū)域，例如可考慮模擬電路4的形成區(qū)域或形成有I/O電路6的區(qū)域等。高耐壓MISFET例如以5V左右的電源電壓工作。

如圖3所示，半導(dǎo)體芯片CHP1具有作為半導(dǎo)體襯底的SOI襯底SB。SOI襯底SB具有：作為半導(dǎo)體襯底的基體SS、絕緣層即作為隱埋氧化膜的BOX層13以及作為半導(dǎo)體層的SOI層14。在作為基體SS的主面的上表面PS上形成有BOX層13，在BOX層13上形成有SOI層14。

基體SS例如由硅(Si)襯底構(gòu)成，優(yōu)選由硅單晶襯底構(gòu)成。BOX層13例如由氧化硅膜構(gòu)成。BOX層13的厚度例如為10～40nm左右。SOI層14例如由硅單晶層構(gòu)成。SOI層14的厚度例如為10～20nm左右。

在基體SS的上表面PS上，形成有將元件分離的元件分離區(qū)域SR。另外，由元件分離區(qū)域SR分離的活性區(qū)域分別成為存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2。即，存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2是SOI襯底SB的上表面PS的各個一部分區(qū)域。在存儲器形成區(qū)域MR中，在基體SS的上表面PS側(cè)形成有p型阱PWM。同樣地，在低耐壓MISFET形成區(qū)域AR1中，在基體SS的上表面PS側(cè)形成有p型阱PWL，在低耐壓MISFET形成區(qū)域AR2中，在基體SS的上表面PS側(cè)形成有n型阱NWL。

此外，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，BOX層13形成在基體SS上。

接著，說明作為具有SONOS膜的非易失性存儲單元的存儲單元MC。存儲單元MC具有：p型阱PWM、半導(dǎo)體區(qū)域VTM、BOX層13、溝道區(qū)域CHM、柵極絕緣膜GIM、柵電極CG、側(cè)壁間隔件SW1和SW2、n-型半導(dǎo)體區(qū)域21a、p-型半導(dǎo)體區(qū)域21b、n+型半導(dǎo)體區(qū)域22a以及p+型半導(dǎo)體區(qū)域22b。即，非易失性存儲單元由柵極絕緣膜GIM、柵電極CG、n-型半導(dǎo)體區(qū)域21a、p-型半導(dǎo)體區(qū)域21b、n+型半導(dǎo)體區(qū)域22a以及p+型半導(dǎo)體區(qū)域22b形成。另外，柵極絕緣膜GIM包括：例如由氧化硅膜構(gòu)成的絕緣膜IF1、例如由氮化硅膜構(gòu)成的作為絕緣膜的電荷存儲膜EC以及例如由氧化硅膜構(gòu)成的絕緣膜IF2，也稱為ONO(Oxide-Nitride-Oxide)膜。此外，“n-型”和“n+型”是指主要的電荷載體為電子的導(dǎo)電型，“p-型”和“p+型”是指主要的電荷載體為空穴的導(dǎo)電型。

在存儲器形成區(qū)域MR中，在基體SS的上層部即基體SS的上表面PS側(cè)形成有p型阱PWM。p型阱PWM例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域。能夠?qū)型阱PWM中的p型雜質(zhì)濃度設(shè)為例如5×10¹⁷～5×10¹⁸cm^-3左右。

在p型阱PWM的上層部形成有半導(dǎo)體區(qū)域VTM。半導(dǎo)體區(qū)域VTM例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域，是用于調(diào)整存儲單元MC的工作電壓的半導(dǎo)體區(qū)域。能夠?qū)雽?dǎo)體區(qū)域VTM中的p型雜質(zhì)濃度設(shè)為例如比p型阱PWM中的p型雜質(zhì)濃度高。

在存儲器形成區(qū)域MR中，在SOI層14上形成有絕緣膜IF1，在絕緣膜IF1上形成有電荷存儲膜EC，在電荷存儲膜EC上形成有絕緣膜IF2，在絕緣膜IF2上形成有由導(dǎo)電膜構(gòu)成的柵電極CG。即，在SOI層14上形成有柵極絕緣膜GIM，在柵極絕緣膜GIM上形成有柵電極CG。柵極絕緣膜GIM在內(nèi)部具有作為電荷存儲部的電荷存儲膜EC。柵電極CG例如由多晶硅膜即polysilicon膜構(gòu)成。

在位于柵電極CG下方的部分的SOI層14中，形成有作為半導(dǎo)體區(qū)域的溝道區(qū)域CHM。溝道區(qū)域CHM例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域，或者是不導(dǎo)入雜質(zhì)且不顯示出n型導(dǎo)電性和p型導(dǎo)電性中的任一種的固有狀態(tài)的半導(dǎo)體區(qū)域。另外，即使在溝道區(qū)域CHM為p型半導(dǎo)體區(qū)域的情況下，溝道區(qū)域CHM中的p型雜質(zhì)濃度也比p-型半導(dǎo)體區(qū)域21b和p+型半導(dǎo)體區(qū)域22b中的任一者中的p型雜質(zhì)濃度低。在溝道區(qū)域CHM含有p型雜質(zhì)的情況下，能夠?qū)系绤^(qū)域CHM中的p型雜質(zhì)濃度設(shè)為例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯視時，在柵電極CG的一方側(cè)(圖3中左側(cè))的側(cè)面上，形成有例如由絕緣膜構(gòu)成的作為側(cè)壁部的側(cè)壁間隔件SW1。另外，在俯視時，在柵電極CG的與一方側(cè)相反一側(cè)(圖3中右側(cè))的側(cè)面上，形成有例如由絕緣膜構(gòu)成的作為側(cè)壁部的側(cè)壁間隔件SW2。即，側(cè)壁間隔件SW2相對于柵電極CG形成在與形成有側(cè)壁間隔件SW1的一側(cè)相反的一側(cè)。

在位于側(cè)壁間隔件SW1下的部分的SOI層14中，形成有n-型半導(dǎo)體區(qū)域21a。另外，在俯視時，在夾著n-型半導(dǎo)體區(qū)域21a位于與柵電極CG相反一側(cè)的部分的SOI層14中，形成有n+型半導(dǎo)體區(qū)域22a。n+型半導(dǎo)體區(qū)域22a與n-型半導(dǎo)體區(qū)域21a接觸，n+型半導(dǎo)體區(qū)域22a中的雜質(zhì)濃度比n-型半導(dǎo)體區(qū)域21a中的雜質(zhì)濃度高。由n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a形成LDD(Lightly Doped Drain：輕摻雜漏極)構(gòu)造。能夠?qū)+型半導(dǎo)體區(qū)域22a中的n型雜質(zhì)濃度例如設(shè)為5×10¹⁹～5×10²⁰cm^-3左右，能夠?qū)-型半導(dǎo)體區(qū)域21a中的n型雜質(zhì)濃度設(shè)為比n+型半導(dǎo)體區(qū)域22a中的n型雜質(zhì)濃度低。

另一方面，在位于側(cè)壁間隔件SW2下的部分的SOI層14中，形成有p-型半導(dǎo)體區(qū)域21b。另外，在俯視時，在夾著p-型半導(dǎo)體區(qū)域21b位于與柵電極CG相反一側(cè)的部分的SOI層14中，形成有p+型半導(dǎo)體區(qū)域22b。p+型半導(dǎo)體區(qū)域22b與p-型半導(dǎo)體區(qū)域21b接觸，p+型半導(dǎo)體區(qū)域22b中的雜質(zhì)濃度比p-型半導(dǎo)體區(qū)域21b中的雜質(zhì)濃度高。由p-型半導(dǎo)體區(qū)域21b和p+型半導(dǎo)體區(qū)域22b形成LDD構(gòu)造。能夠?qū)+型半導(dǎo)體區(qū)域22b中的p型雜質(zhì)濃度例如設(shè)為5×10¹⁹～5×10²⁰cm^-3左右，能夠?qū)-型半導(dǎo)體區(qū)域21b中的p型雜質(zhì)濃度設(shè)為比p+型半導(dǎo)體區(qū)域22b中的p型雜質(zhì)濃度低。

即，在本實(shí)施方式1中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于一方側(cè)(圖3中左側(cè))的部分的SOI層14中，形成有包括n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a的n型半導(dǎo)體區(qū)域23a。另外，在本實(shí)施方式1中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖3中右側(cè))的部分的SOI層14中，形成有包括p-型半導(dǎo)體區(qū)域21b和p+型半導(dǎo)體區(qū)域22b的p型半導(dǎo)體區(qū)域23b。p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度比溝道區(qū)域CHM中的p型雜質(zhì)濃度高。

在存儲器形成區(qū)域MR中，在俯視時，在夾著側(cè)壁間隔件SW1位于與柵電極CG相反一側(cè)的部分的SOI層14上，也可以形成有通過選擇外延生長而生長的由硅膜構(gòu)成的半導(dǎo)體膜24a。另外，在該半導(dǎo)體膜24a上也可以形成有n+型半導(dǎo)體區(qū)域22a。此時，n+型半導(dǎo)體區(qū)域22a形成于在俯視時相對于柵電極CG位于一方側(cè)的部分的SOI層14和半導(dǎo)體膜24a。

另外，在存儲器形成區(qū)域MR中，在俯視時，在夾著側(cè)壁間隔件SW2位于與柵電極CG相反一側(cè)的部分的SOI層14上，也可以形成有通過選擇外延生長而生長的由硅膜構(gòu)成的半導(dǎo)體膜24b。另外，在該半導(dǎo)體膜24b上也可以形成有p+型半導(dǎo)體區(qū)域22b。此時，p+型半導(dǎo)體區(qū)域22b形成于在俯視時相對于柵電極CG位于與一方側(cè)相反一側(cè)的部分的SOI層14和半導(dǎo)體膜24b。

為了實(shí)現(xiàn)低電阻化，在柵電極CG的上表面、n+型半導(dǎo)體區(qū)域22a的上表面以及p+型半導(dǎo)體區(qū)域22b的上表面上形成有硅化膜SIL。

絕緣膜IF1例如由氧化硅膜構(gòu)成。例如在經(jīng)由絕緣膜IF1從SOI層14向電荷存儲膜EC注入電子而進(jìn)行數(shù)據(jù)的存儲或擦除的情況下，絕緣膜IF1作為隧道絕緣膜發(fā)揮功能。

電荷存儲膜EC是作為存儲電荷的電荷存儲部設(shè)置的絕緣膜，且例如由氮化硅膜構(gòu)成，所述電荷有助于數(shù)據(jù)存儲。因此，柵極絕緣膜GIM在內(nèi)部具有作為電荷存儲部的電荷存儲膜EC。另外，絕緣膜IF2例如由氧化硅膜構(gòu)成。

接著，說明作為低耐壓MISFET的n溝道型MISFET7a。MISFET7a具有p型阱PWL、半導(dǎo)體區(qū)域VT1、BOX層13、溝道區(qū)域CH1、柵極絕緣膜GI1、柵電極GE1、側(cè)壁間隔件SW3、n-型半導(dǎo)體區(qū)域21c以及n+型半導(dǎo)體區(qū)域22c。即，MISFET7a由柵極絕緣膜GI1、柵電極GE1、n-型半導(dǎo)體區(qū)域21c以及n+型半導(dǎo)體區(qū)域22c形成。

在低耐壓MISFET形成區(qū)域AR1中，在基體SS的上層部即基體SS的上表面PS側(cè)形成有p型阱PWL。p型阱PWL例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域。能夠?qū)型阱PWL中的p型雜質(zhì)濃度設(shè)為例如5×10¹⁷～5×10¹⁸cm^-3左右。

在p型阱PWL的上層部形成有半導(dǎo)體區(qū)域VT1。半導(dǎo)體區(qū)域VT1例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域，是用于調(diào)整MISFET7a的閾值電壓的半導(dǎo)體區(qū)域。能夠?qū)雽?dǎo)體區(qū)域VT1中的p型雜質(zhì)濃度設(shè)為例如比p型阱PWL中的p型雜質(zhì)濃度高。

在低耐壓MISFET形成區(qū)域AR1中，在SOI層14上形成有柵極絕緣膜GI1，在柵極絕緣膜GI1上形成有柵電極GE1。柵極絕緣膜GI1例如由氧化硅膜構(gòu)成。柵電極GE1例如由多晶硅膜構(gòu)成。

在位于柵電極GE1下方的部分的SOI層14中，形成有溝道區(qū)域CH1。溝道區(qū)域CH1例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域，或者是不導(dǎo)入雜質(zhì)且不示出n型導(dǎo)電性和p型導(dǎo)電性中的任一種的固有狀態(tài)的半導(dǎo)體區(qū)域。在溝道區(qū)域CH1含有p型雜質(zhì)的情況下，能夠?qū)系绤^(qū)域CH1中的p型雜質(zhì)濃度設(shè)為例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯視時，在柵電極GE1的兩側(cè)面，形成有例如由絕緣膜構(gòu)成的作為側(cè)壁部的側(cè)壁間隔件SW3。

在位于側(cè)壁間隔件SW3下的部分的SOI層14中，形成有n-型半導(dǎo)體區(qū)域21c。另外，在柵電極GE1的兩側(cè)中的每一側(cè)，在俯視時，在夾著n-型半導(dǎo)體區(qū)域21c位于與柵電極GE1相反一側(cè)的部分的SOI層14中，形成有n+型半導(dǎo)體區(qū)域22c。n+型半導(dǎo)體區(qū)域22c與n-型半導(dǎo)體區(qū)域21c接觸，n+型半導(dǎo)體區(qū)域22c中的雜質(zhì)濃度比n-型半導(dǎo)體區(qū)域21c中的雜質(zhì)濃度高。由n-型半導(dǎo)體區(qū)域21c和n+型半導(dǎo)體區(qū)域22c形成具有LDD構(gòu)造的n型半導(dǎo)體區(qū)域23c。能夠?qū)+型半導(dǎo)體區(qū)域22c中的n型雜質(zhì)濃度例如設(shè)為5×10¹⁹～5×10²⁰cm^-3左右，能夠?qū)-型半導(dǎo)體區(qū)域21c中的n型雜質(zhì)濃度設(shè)為比n+型半導(dǎo)體區(qū)域22c中的n型雜質(zhì)濃度低。

在低耐壓MISFET形成區(qū)域AR1中，在俯視時，在夾著側(cè)壁間隔件SW3位于與柵電極CG相反一側(cè)的部分的SOI層14上，也可以形成有通過選擇外延生長而生長的由硅膜構(gòu)成的半導(dǎo)體膜24c。另外，在該半導(dǎo)體膜24c上也可以形成有n+型半導(dǎo)體區(qū)域22c。此時，n+型半導(dǎo)體區(qū)域22c形成于在俯視時相對于柵電極CG位于兩側(cè)的部分的SOI層14和半導(dǎo)體膜24c。

為了實(shí)現(xiàn)低電阻化，在柵電極GE1的上表面和n+型半導(dǎo)體區(qū)域22c的上表面上形成有硅化膜SIL。

從低耐壓MISFET形成區(qū)域AR1，到在俯視時低耐壓MISFET形成區(qū)域AR1外部的區(qū)域AR3中形成有p型阱PWL。在低耐壓MISFET形成區(qū)域AR1與區(qū)域AR3之間設(shè)置有元件分離區(qū)域SR。在區(qū)域AR3中，除去相鄰的兩個元件分離區(qū)域SR之間的SOI層14和BOX層13而形成開口部OP1，在開口部OP1的底部露出的部分的p型阱PWL的上層部和p型阱PWL上，形成有作為p型半導(dǎo)體區(qū)域的接觸區(qū)域CR1。接觸區(qū)域CR1在區(qū)域AR3中包括半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1，所述半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1形成于在開口部OP1的底部露出的部分的p型阱PWL上(參照后述的圖26)。因此，在區(qū)域AR3中，在接觸區(qū)域CR1上形成有插塞(plug)PG，p型阱PWL經(jīng)由接觸區(qū)域CR1與插塞PG電連接。此外，在接觸區(qū)域CR1的上表面上形成有硅化膜SIL。

接著，說明作為低耐壓MISFET的p溝道型MISFET7b。MISFET7b具有：n型阱NWL、半導(dǎo)體區(qū)域VT2、BOX層13、溝道區(qū)域CH2、柵極絕緣膜GI2、柵電極GE2、側(cè)壁間隔件SW4、p-型半導(dǎo)體區(qū)域21d以及p+型半導(dǎo)體區(qū)域22d。即，MISFET7b由柵極絕緣膜GI2、柵電極GE2、p-型半導(dǎo)體區(qū)域21d以及p+型半導(dǎo)體區(qū)域22d形成。

在低耐壓MISFET形成區(qū)域AR2中，在基體SS的上層部即基體SS的上表面PS側(cè)形成有n型阱NWL。n型阱NWL例如是導(dǎo)入了磷(P)或砷(As)等n型雜質(zhì)的n型半導(dǎo)體區(qū)域。能夠?qū)型阱NWL中的n型雜質(zhì)濃度設(shè)為例如5×10¹⁷～5×10¹⁸cm^-3左右。

在n型阱NWL的上層部形成有半導(dǎo)體區(qū)域VT2。半導(dǎo)體區(qū)域VT2例如是導(dǎo)入了磷(P)或砷(As)等n型雜質(zhì)的n型半導(dǎo)體區(qū)域，是用于調(diào)整MISFET7b的閾值電壓的半導(dǎo)體區(qū)域。能夠?qū)雽?dǎo)體區(qū)域VT2中的n型雜質(zhì)濃度設(shè)為例如比n型阱NWL中的n型雜質(zhì)濃度高。

在低耐壓MISFET形成區(qū)域AR2中，在SOI層14上形成有柵極絕緣膜GI2，在柵極絕緣膜GI2上形成有柵電極GE2。柵極絕緣膜GI2例如由氧化硅膜構(gòu)成。柵電極GE2例如由多晶硅膜構(gòu)成。

在位于柵電極GE2下方的部分的SOI層14中，形成有溝道區(qū)域CH2。溝道區(qū)域CH2例如是導(dǎo)入了磷(P)或砷(As)等n型雜質(zhì)的n型半導(dǎo)體區(qū)域，或者是不導(dǎo)入雜質(zhì)且不示出n型導(dǎo)電性和p型導(dǎo)電性中的任一種的固有狀態(tài)的半導(dǎo)體區(qū)域。在溝道區(qū)域CH2含有n型雜質(zhì)的情況下，能夠?qū)系绤^(qū)域CH2中的n型雜質(zhì)濃度設(shè)為例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯視時，在柵電極GE2的兩側(cè)面，形成有例如由絕緣膜構(gòu)成的作為側(cè)壁部的側(cè)壁間隔件SW4。

在位于側(cè)壁間隔件SW4下的部分的SOI層14中，形成有p-型半導(dǎo)體區(qū)域21d。另外，在柵電極GE1的兩側(cè)中的每一側(cè)，在俯視時，在夾著p-型半導(dǎo)體區(qū)域21d位于與柵電極GE2相反一側(cè)的部分的SOI層14中，形成有p+型半導(dǎo)體區(qū)域22d。p+型半導(dǎo)體區(qū)域22d與p-型半導(dǎo)體區(qū)域21d接觸，p+型半導(dǎo)體區(qū)域22d中的雜質(zhì)濃度比p-型半導(dǎo)體區(qū)域21d中的雜質(zhì)濃度高。由p-型半導(dǎo)體區(qū)域21d和p+型半導(dǎo)體區(qū)域22d形成具有LDD構(gòu)造的p型半導(dǎo)體區(qū)域23d。能夠?qū)+型半導(dǎo)體區(qū)域22d中的p型雜質(zhì)濃度例如設(shè)為5×10¹⁹～5×10²⁰cm^-3左右，能夠?qū)-型半導(dǎo)體區(qū)域21d中的p型雜質(zhì)濃度設(shè)為比p+型半導(dǎo)體區(qū)域22d中的p型雜質(zhì)濃度低。

在低耐壓MISFET形成區(qū)域AR2中，在俯視時，在夾著側(cè)壁間隔件SW4位于與柵電極CG相反一側(cè)的部分的SOI層14上，也可以形成有通過選擇外延生長而生長的由硅膜構(gòu)成的半導(dǎo)體膜24d。另外，在該半導(dǎo)體膜24d上也可以形成有p+型半導(dǎo)體區(qū)域22d。此時，p+型半導(dǎo)體區(qū)域22d形成于在俯視時相對于柵電極CG位于兩側(cè)的部分的SOI層14和半導(dǎo)體膜24d。

為了實(shí)現(xiàn)低電阻化，在柵電極GE2的上表面和p+型半導(dǎo)體區(qū)域22d的上表面上形成有硅化膜SIL。

從低耐壓MISFET形成區(qū)域AR2，到在俯視時低耐壓MISFET形成區(qū)域AR2外部的區(qū)域AR4中形成有n型阱NWL。在低耐壓MISFET形成區(qū)域AR2與區(qū)域AR4之間設(shè)置有元件分離區(qū)域SR。在區(qū)域AR4中，除去相鄰的兩個元件分離區(qū)域SR之間的SOI層14和BOX層13而形成開口部OP2，在開口部OP2的底部露出的部分的n型阱NWL的上層部和n型阱NWL上，形成有作為n型半導(dǎo)體區(qū)域的接觸區(qū)域CR2。接觸區(qū)域CR2在區(qū)域AR4中包括半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2，所述半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2形成于在開口部OP2的底部露出的部分的n型阱NWL上(參照后述的圖25)。因此，在區(qū)域AR4中，在接觸區(qū)域CR2上形成有插塞PG，n型阱NWL經(jīng)由接觸區(qū)域CR2與插塞PG電連接。此外，在接觸區(qū)域CR2的上表面上形成有硅化膜SIL。

在SOI襯底SB上，以覆蓋存儲單元MC、MISFET7a和7b的方式形成有層間絕緣膜IL1。層間絕緣膜IL1例如由：由氧化硅膜構(gòu)成的絕緣膜，或者由氮化硅膜構(gòu)成的絕緣膜和由氧化硅膜構(gòu)成的絕緣膜的層疊膜等構(gòu)成。層間絕緣膜IL1的上表面被平坦化。

在層間絕緣膜IL1中形成有接觸孔CNT，在該接觸孔CNT內(nèi)埋入由導(dǎo)體膜構(gòu)成的插塞PG。插塞PG由：形成在接觸孔CNT的底部和側(cè)壁上即側(cè)面上的薄的勢壘導(dǎo)體膜、以埋入接觸孔CNT的方式形成在該勢壘導(dǎo)體膜上的主導(dǎo)體膜形成。在圖3中，為了簡化附圖，一體化地表示構(gòu)成插塞PG的勢壘導(dǎo)體膜和主導(dǎo)體膜。此外，構(gòu)成插塞PG的勢壘導(dǎo)體膜例如能夠設(shè)為鈦(Ti)膜、氮化鈦(TiN)膜或它們的層疊膜，構(gòu)成插塞PG的主導(dǎo)體膜例如能夠設(shè)為鎢(W)膜。

插塞PG形成在n+型半導(dǎo)體區(qū)域22a和22c以及p+型半導(dǎo)體區(qū)域22b和22d中的每一個上，雖然圖示省略，也形成在柵電極CG、GE1以及GE2中的每一個上。而且，插塞PG與n+型半導(dǎo)體區(qū)域22a和22c以及p+型半導(dǎo)體區(qū)域22b和22d中的每一個電連接，雖然圖示省略，也與柵電極CG、GE1以及GE2中的每一個電連接。

在埋入插塞PG的層間絕緣膜IL1上形成有層間絕緣膜IL2，在形成于層間絕緣膜IL2的布線槽中，形成有第一層布線ML1作為鑲嵌布線，所述鑲嵌布線作為例如以銅(Cu)為主導(dǎo)電材料的埋入布線。另外，雖然在第一層布線ML1上也形成有上層的布線作為鑲嵌布線，但在這里省略其圖示和說明。另外，第一層布線ML1和比其更靠上層的布線不限定于鑲嵌布線，也能夠?qū)⒉季€用的導(dǎo)電膜圖案化而形成，例如也能夠設(shè)為鎢(W)布線或鋁(Al)布線等。

<非易失性存儲單元的工作>

本實(shí)施方式1中的半導(dǎo)體器件按上述方式構(gòu)成，以下，說明該半導(dǎo)體器件所包括的作為非易失性存儲單元的存儲單元的工作。

圖4～圖6是表示存儲單元的存儲器陣列構(gòu)造與工作條件(1個單元/1個晶體管)的一例的說明圖。在圖4中，單元晶體管CT1～CT4分別與圖3所示的存儲單元MC對應(yīng)。單元晶體管CT1和CT2各自的柵電極與字線WL1連接，單元晶體管CT3和CT4各自的柵電極與字線WL2連接。

作為單元晶體管CT1和CT3各自的源極區(qū)域的n型半導(dǎo)體區(qū)域23a與源極線SL1連接，作為單元晶體管CT2和CT4各自的源極區(qū)域的n型半導(dǎo)體區(qū)域23a與源極線SL2連接。作為單元晶體管CT1和CT3各自的漏極區(qū)域的p型半導(dǎo)體區(qū)域23b與數(shù)據(jù)線DL1連接，作為單元晶體管CT2和CT4各自的漏極區(qū)域的p型半導(dǎo)體區(qū)域23b與數(shù)據(jù)線DL2連接。

單元晶體管CT1和CT3各自的背柵極(p型阱)與阱WE1連接，單元晶體管CT2和CT4各自的背柵極(p型阱)與阱WE2連接。

在圖4～圖6中，為了使說明變簡單，示出了存儲單元排列成2行2列的情況，但并不限定于此，實(shí)際上，更多的存儲單元配置成矩陣狀并構(gòu)成存儲器陣列。另外，在圖4～圖6中，同一阱和同一字線上的存儲單元排列例如為一列單元晶體管CT1的構(gòu)成，但在8比特(一個字節(jié))構(gòu)成的情況下，在同一阱上形成有8列單元晶體管。在該情況下，存儲單元的擦除和寫入以一個字節(jié)為單位進(jìn)行。

接著，使用圖4～圖6，說明一個單元一個晶體管型的存儲單元的寫入工作、擦除工作以及讀出工作。

首先，使用圖4說明寫入工作。例如，考慮在寫入數(shù)據(jù)的存儲單元即選擇存儲單元SMC中，在向單元晶體管CT1寫入數(shù)據(jù)的情況。此時，如圖4所示，將阱WE1的電位設(shè)為-1.5V，將字線WL1的電位設(shè)為5.5V，將源極線SL1的電位設(shè)為0V，將數(shù)據(jù)線DL1的電位設(shè)為1.5V。于是，在選擇存儲單元SMC所包括的單元晶體管CT1中，通過例如用FN隧道向電荷存儲膜注入電子，從而寫入數(shù)據(jù)。

此時，將阱WE2的電位設(shè)為0V，將字線WL2的電位設(shè)為-1.5V，將源極線SL2的電位設(shè)為0V，將數(shù)據(jù)線DL2的電位設(shè)為0V。由此，在不寫入數(shù)據(jù)的存儲單元即非選擇存儲單元UMC所包括的單元晶體管CT2～CT4的每一個中，不向電荷存儲膜注入電子，不寫入數(shù)據(jù)。

接著，使用圖5說明擦除工作。例如，考慮在擦除數(shù)據(jù)的存儲單元即選擇存儲單元SMC中，擦除存儲于單元晶體管CT1的數(shù)據(jù)的情況。此時，如圖5所示，將阱WE1的電位設(shè)為1.5V，將字線WL1的電位設(shè)為-5.5V，將源極線SL1的電位設(shè)為0V，將數(shù)據(jù)線DL1的電位設(shè)為1.5V。于是，在選擇存儲單元SMC所包括的單元晶體管CT1中，通過例如用FN隧道向電荷存儲膜注入空穴，存儲于電荷存儲膜的電子消失，從而擦除數(shù)據(jù)。

此時，將阱WE2的電位設(shè)為0V，將字線WL2的電位設(shè)為1.5V，將源極線SL2的電位設(shè)為0V，將數(shù)據(jù)線DL2的電位設(shè)為0V。由此，在不擦除數(shù)據(jù)的存儲單元即非選擇存儲單元UMC所包括的單元晶體管CT2～CT4的每一個中，不向電荷存儲膜注入空穴，不擦除數(shù)據(jù)。

接著，使用圖6說明讀出工作。例如，考慮在寫入數(shù)據(jù)的存儲單元即選擇存儲單元SMC中，讀出單元晶體管CT1的數(shù)據(jù)的情況。此時，如圖6所示，將阱WE1的電位設(shè)為0V，將字線WL1的電位設(shè)為1.5V，將源極線SL1的電位設(shè)為0V，將數(shù)據(jù)線DL1的電位設(shè)為1.5V。然后，基于流經(jīng)單元晶體管CT1的作為源極區(qū)域的n型半導(dǎo)體區(qū)域23a與作為漏極區(qū)域的p型半導(dǎo)體區(qū)域23b之間的電流的大小，讀出單元晶體管CT1的數(shù)據(jù)。

另外，將阱WE2的電位設(shè)為0V，將字線WL2的電位設(shè)為0V，將源極線SL2的電位設(shè)為0V，將數(shù)據(jù)線DL2的電位設(shè)為0V。此時，非選擇存儲單元UMC所包括的單元晶體管CT2導(dǎo)通，但在單元晶體管CT2的作為源極區(qū)域的n型半導(dǎo)體區(qū)域23a與作為漏極區(qū)域的p型半導(dǎo)體區(qū)域23b之間，由于沒有電位差，所以不流過電流。另一方面，能夠設(shè)為非選擇存儲單元UMC所包括的單元晶體管CT3和CT4不導(dǎo)通。

此外，在使用上述圖4～圖6的說明中，使用了電位這樣的表現(xiàn)，但在電壓例如是指相對于接地電位的電位的情況下，例如阱WE1的電位是指施加于阱WE1的電壓。

<寫入工作和擦除工作時的電荷的動作>

接著，參照比較例的半導(dǎo)體器件，說明寫入工作和擦除工作時的電荷的動作。

圖7和圖8是比較例的半導(dǎo)體器件的主要部分剖視圖。圖9和圖10是實(shí)施方式1的半導(dǎo)體器件的主要部分剖視圖。圖7和圖9示意性地表示存儲單元MC的寫入工作時的電荷的動作。圖8和圖10示意性地表示存儲單元MC的擦除工作時的電荷的動作。此外，在圖7～圖10中，放大示出存儲單元MC的周圍，并省略了比圖3所示的硅化膜SIL、層間絕緣膜IL1以及層間絕緣膜IL1靠上方的部分的圖示。另外，在圖7～圖10中，和電子標(biāo)記為“e-”，將空穴表標(biāo)記“h+”。

圖11是表示在比較例的半導(dǎo)體器件和實(shí)施方式1的半導(dǎo)體器件中空穴的密度的深度方向的位置依存性的圖表。圖11是利用TCAD(Technology Computer-Aided Design)模擬計算施加了用于擦除數(shù)據(jù)的電壓后的、柵電極CG、柵極絕緣膜GIM、溝道區(qū)域CHM、BOX層13以及包含半導(dǎo)體區(qū)域VTM的p型阱PWM的每一個中的空穴的密度得到的結(jié)果。此外，在本實(shí)施方式1的計算中，在p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度成為1×10²⁰cm^-3以上的條件下進(jìn)行計算。另外，在比較例的計算中，除了具有n型半導(dǎo)體區(qū)域123b來代替p型半導(dǎo)體區(qū)域23b以外的條件設(shè)為相等來進(jìn)行計算。

比較例的半導(dǎo)體器件在存儲單元MC所包括的相當(dāng)于源極區(qū)域和漏極區(qū)域的兩個半導(dǎo)體區(qū)域均為n型半導(dǎo)體區(qū)域這一點(diǎn)與實(shí)施方式1的半導(dǎo)體器件不同。

如圖7所示，在存儲單元MC中，在位于側(cè)壁間隔件SW2下的部分的SOI層14中，形成有n-型半導(dǎo)體區(qū)域121b來代替p-型半導(dǎo)體區(qū)域21b。另外，在俯視時，在夾著n-型半導(dǎo)體區(qū)域121b位于與柵電極CG相反一側(cè)的部分的SOI層14中，形成有n+型半導(dǎo)體區(qū)域122b。因此，在比較例中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖7中右側(cè))的部分的SOI層14中，形成有包括n-型半導(dǎo)體區(qū)域121b和n+型半導(dǎo)體區(qū)域122b的n型半導(dǎo)體區(qū)域123b。

考慮在比較例的半導(dǎo)體器件中，也利用與使用圖4說明的方法相同的方法，向存儲單元MC寫入數(shù)據(jù)的情況。在這樣的情況下，在向存儲單元MC寫入數(shù)據(jù)時，比施加于n型半導(dǎo)體區(qū)域23a和123b(相當(dāng)于圖4的p型半導(dǎo)體區(qū)域23b)中的任一個的電壓更高的電壓施加于柵電極CG。此時，例如，利用FN隧道，也從n型半導(dǎo)體區(qū)域23a和123b的任一個向電荷存儲膜EC注入電子。從該n型半導(dǎo)體區(qū)域23a和123b向電荷存儲膜EC注入電子的速度較快。

另一方面，考慮在比較例的半導(dǎo)體器件中，也利用與使用圖5說明的方法相同的方法，擦除存儲單元MC的數(shù)據(jù)的情況。在這樣的情況下，在擦除存儲單元MC的數(shù)據(jù)時，比施加于n型半導(dǎo)體區(qū)域23a和123b(相當(dāng)于圖4的半導(dǎo)體區(qū)域23b)中的任一個的電壓更低的電壓施加于柵電極CG。此時，例如，利用FN隧道，從溝道區(qū)域CHM或p型阱PWM向電荷存儲膜EC注入空穴。

但是，溝道區(qū)域CHM中的p型雜質(zhì)濃度與p型阱PWM中的p型雜質(zhì)濃度相比也較低。因此，從溝道區(qū)域CHM向電荷存儲膜EC注入的空穴的數(shù)量與從p型阱PWM向電荷存儲膜EC注入的空穴的數(shù)量相比極少。另外，由于在從p型阱PWM向電荷存儲膜EC注入空穴前需要在例如夾著BOX層13形成的電容元件中存儲電荷即充電，所以從p型阱PWM向電荷存儲膜EC注入空穴的速度與從溝道區(qū)域CHM向電荷存儲膜EC注入空穴的速度相比較慢。

即，在比較例的半導(dǎo)體器件中，雖然數(shù)據(jù)的寫入速度較快，但數(shù)據(jù)的擦除速度變慢，不能夠使半導(dǎo)體器件的性能提高。

另一方面，在本實(shí)施方式1的半導(dǎo)體器件中，如圖9和圖10所示，存儲單元MC所包括的相當(dāng)于源極區(qū)域和漏極區(qū)域的兩個半導(dǎo)體區(qū)域中的一方為n型半導(dǎo)體區(qū)域23a，另一方為p型半導(dǎo)體區(qū)域23b。

在本實(shí)施方式1的半導(dǎo)體器件中，在向存儲單元MC寫入數(shù)據(jù)時，比施加于n型半導(dǎo)體區(qū)域23a和p型半導(dǎo)體區(qū)域23b中的任一個的電壓更高的電壓施加于柵電極CG。此時，如圖9所示，例如，利用FN隧道從n型半導(dǎo)體區(qū)域23a向電荷存儲膜EC注入電子。即，在本實(shí)施方式1的半導(dǎo)體器件中，通過從n型半導(dǎo)體區(qū)域23a向電荷存儲膜EC注入電子，從而在存儲單元MC中寫入數(shù)據(jù)。從該n型半導(dǎo)體區(qū)域23a向電荷存儲膜EC注入電子的速度較快。

另外，在本實(shí)施方式1的半導(dǎo)體器件中，在擦除存儲單元MC的數(shù)據(jù)時，比施加于n型半導(dǎo)體區(qū)域23a和p型半導(dǎo)體區(qū)域23b中的任一個的電壓更低的電壓施加于柵電極CG。此時，如圖10所示，例如，利用FN隧道從p型半導(dǎo)體區(qū)域23b向電荷存儲膜EC注入空穴。即，在本實(shí)施方式1的半導(dǎo)體器件中，通過從p型半導(dǎo)體區(qū)域23b向電荷存儲膜EC注入空穴，從而擦除存儲于存儲單元MC的數(shù)據(jù)。

p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度比溝道區(qū)域CHM中的p型雜質(zhì)濃度高。因此，從p型半導(dǎo)體區(qū)域23b向電荷存儲膜EC注入的空穴的數(shù)量與從溝道區(qū)域CHM向電荷存儲膜EC注入的空穴的數(shù)量相比極多。

因此，無需從p型阱PWM向電荷存儲膜EC注入空穴。另外，從p型半導(dǎo)體區(qū)域23b向電荷存儲膜EC注入空穴的速度與從溝道區(qū)域CHM和p型阱PWM向電荷存儲膜EC注入空穴的速度相比較快。

從圖11的圖表也可知：在施加用于擦除數(shù)據(jù)的電壓后，在實(shí)施方式1中的溝道區(qū)域CHM中的空穴的密度變得比在比較例中的溝道區(qū)域CHM中的空穴的密度高。另外，可知：施加用于擦除數(shù)據(jù)的電壓后，在實(shí)施方式1中的電荷存儲膜EC(在圖11中表記為柵極絕緣膜GIM)中的空穴的密度變得比在比較例中的電荷存儲膜EC(在圖11中表記為柵極絕緣膜GIM)中的空穴的密度高。根據(jù)這些情況，圖11所示的數(shù)據(jù)支持了：在本實(shí)施方式1中，與比較例相比，向電荷存儲膜EC注入的空穴的數(shù)量較多。

<本實(shí)施方式的主要特征和效果>

如以上說明地，在本實(shí)施方式1的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于一方側(cè)的部分的SOI層14中，形成有包括n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a的n型半導(dǎo)體區(qū)域23a。另外，在本實(shí)施方式1的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)的部分的SOI層14中，形成有包括p-型半導(dǎo)體區(qū)域21b和p+型半導(dǎo)體區(qū)域22b的p型半導(dǎo)體區(qū)域23b。

因此，在本實(shí)施方式1的半導(dǎo)體器件中，由于在擦除存儲單元MC的數(shù)據(jù)時從p型半導(dǎo)體區(qū)域23b向電荷存儲膜EC注入空穴的速度較快，所以數(shù)據(jù)的擦除速度變快，能夠使半導(dǎo)體器件的性能提高。

優(yōu)選的是，n型半導(dǎo)體區(qū)域23a中的n型雜質(zhì)濃度比p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度高。

在本實(shí)施方式1中的存儲單元MC中，在溝道區(qū)域CHM為p型半導(dǎo)體區(qū)域的情況下，與提高了p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度的情況相比，提高n型半導(dǎo)體區(qū)域23a中的n型雜質(zhì)濃度的情況下，流經(jīng)n型半導(dǎo)體區(qū)域23a與p型半導(dǎo)體區(qū)域23b之間的電流變大。而且，當(dāng)流經(jīng)n型半導(dǎo)體區(qū)域23a與p型半導(dǎo)體區(qū)域23b之間的電流變大時，由于能夠降低讀出電壓，所以能夠使半導(dǎo)體器件的性能提高。

也可認(rèn)為這是由于：在溝道區(qū)域CHM為p型半導(dǎo)體區(qū)域的情況下，例如，流經(jīng)n型半導(dǎo)體區(qū)域23a與p型半導(dǎo)體區(qū)域23b之間的電流的大小受到流經(jīng)溝道區(qū)域CHM與n型半導(dǎo)體區(qū)域23a之間的pn結(jié)的電流的大小的影響，所述溝道區(qū)域CHM是p型半導(dǎo)體區(qū)域。在這樣的情況下，可認(rèn)為：與提高p型半導(dǎo)體區(qū)域23b中的p型雜質(zhì)濃度的情況相比，在提高了n型半導(dǎo)體區(qū)域23a中的n型雜質(zhì)濃度的情況下，能夠加大流經(jīng)pn結(jié)的電流的大小。

具體而言，能夠?qū)+型半導(dǎo)體區(qū)域22a中的n型雜質(zhì)濃度設(shè)為比p+型半導(dǎo)體區(qū)域22b中的p型雜質(zhì)濃度高。

優(yōu)選的是，在讀出存儲于存儲單元MC的數(shù)據(jù)時，在p型半導(dǎo)體區(qū)域23b施加比施加于n型半導(dǎo)體區(qū)域23a的電壓高的電壓。即，在將存儲單元MC視為與n溝道型MISFET類似的部件的情況下，將p型半導(dǎo)體區(qū)域23b作為n溝道型MISFET的漏極區(qū)域，將n型半導(dǎo)體區(qū)域23a作為n溝道型MISFET的源極區(qū)域來進(jìn)行讀出工作。

另一方面，即使在將p型半導(dǎo)體區(qū)域23b作為n溝道型MISFET的源極區(qū)域，并將n型半導(dǎo)體區(qū)域23a作為n溝道型MISFET的漏極區(qū)域的情況下，如果向作為p型半導(dǎo)體區(qū)域的溝道區(qū)域CHM與n型半導(dǎo)體區(qū)域23a之間的pn結(jié)施加正向的電壓，則能夠進(jìn)行讀出工作。在這樣的情況下，可以在n型半導(dǎo)體區(qū)域23a施加比施加于p型半導(dǎo)體區(qū)域23b的電壓低的電壓。

但是，在通常的n溝道型MISFET中，一般情況下，向源極區(qū)域施加0V，向漏極區(qū)域施加正的電壓，即，將源極線SL1(參照圖6)的電位設(shè)為0V，將數(shù)據(jù)線DL1(參照圖6)的電位設(shè)為正的電位。當(dāng)考慮此情況時，在讀出數(shù)據(jù)時，在p型半導(dǎo)體區(qū)域23b施加比施加于n型半導(dǎo)體區(qū)域23a的電壓高的電壓。而且，在這樣的情況下，能夠在形成了存儲單元MC的存儲器形成區(qū)域MR與除此以外的區(qū)域之間，將與源極區(qū)域連接的布線彼此電連接，或?qū)⑴c漏極區(qū)域連接的布線彼此電連接，能夠使半導(dǎo)體器件的設(shè)計變?nèi)菀住?/p>

此外，也可以將本實(shí)施方式1中的存儲單元MC所包括的各半導(dǎo)體區(qū)域的導(dǎo)電型一并設(shè)為相反的導(dǎo)電型。在這種情況下，在擦除工作時，注入電子來代替空穴，但能夠加快注入該電子的速度，且能夠使半導(dǎo)體器件的性能提高。

另外，也可以是，本實(shí)施方式1中的存儲單元MC的柵極絕緣膜GIM例如具有金屬膜等導(dǎo)電膜來代替電荷存儲膜EC，且該導(dǎo)電膜是電浮動的狀態(tài)。即，也可以是，本實(shí)施方式1中的存儲單元MC不具有SONOS膜作為電荷存儲部，而是具有浮柵。

<實(shí)施方式1的半導(dǎo)體器件的變形例>

圖12是實(shí)施方式1的變形例的半導(dǎo)體器件的主要部分剖視圖。

如圖12所示，作為相鄰的兩個存儲單元MC的存儲單元MC1和MC2配置成存儲單元MC1和MC2各自所包括的n型半導(dǎo)體區(qū)域23a彼此相鄰，且作為布線ML1的布線ML11作為源極線共有。即，也可以是，布線ML11經(jīng)由插塞PG和硅化膜SIL與存儲單元MC1的n型半導(dǎo)體區(qū)域23a電連接，且經(jīng)由插塞PG和硅化膜SIL與存儲單元MC2的n型半導(dǎo)體區(qū)域23a電連接。由此，能夠減小半導(dǎo)體芯片的面積，并減少布線ML1的數(shù)量。

另外，如圖12所示，作為相鄰的兩個存儲單元MC的存儲單元MC1和MC2各自所包括的p型阱PWM可以不接觸并分離。由此，例如能夠獨(dú)立地控制施加于存儲單元MC1和MC2各自所包括的p型阱PWM的電壓。

<半導(dǎo)體器件的制造方法>

接著，說明本實(shí)施方式1的半導(dǎo)體器件的制造方法。

圖13和圖14是表示實(shí)施方式1的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。圖15～圖26是實(shí)施方式1的半導(dǎo)體器件的制造工序中的主要部分剖視圖。在圖15～圖26中示出了存儲器形成區(qū)域MR和主電路形成區(qū)域AR的主要部分剖視圖。

在本實(shí)施方式1中，說明在存儲器形成區(qū)域MR中形成具有與n溝道型MISFET類似的構(gòu)造的存儲單元MC(參照圖26)的情況，但也能夠形成具有使導(dǎo)電型相反而與p溝道型MISFET類似的構(gòu)造的存儲單元MC(在以下實(shí)施方式中也同樣)。

在本實(shí)施方式1中，說明在主電路形成區(qū)域AR的低耐壓MISFET形成區(qū)域AR1中形成n溝道型MISFET7a(參照圖25)，在主電路形成區(qū)域AR的低耐壓MISFET形成區(qū)域AR2中形成p溝道型MISFET7b(參照圖26)的情況。此外，將主電路形成區(qū)域AR中的低耐壓MISFET形成區(qū)域AR1外部的區(qū)域設(shè)為區(qū)域AR3，將主電路形成區(qū)域AR中的低耐壓MISFET形成區(qū)域AR2外部的區(qū)域設(shè)為區(qū)域AR4。

首先，如圖15所示，預(yù)備即準(zhǔn)備SOI襯底SB(圖13的步驟S1)。在該步驟S1中，準(zhǔn)備具有基體SS、在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中形成在基體SS上的BOX層13以及形成在BOX層13上的SOI層14的作為半導(dǎo)體襯底的SOI襯底SB。

基體SS例如由硅(Si)襯底構(gòu)成，優(yōu)選由硅單晶襯底構(gòu)成。BOX層13例如由氧化硅膜構(gòu)成。BOX層13的厚度例如為10～40nm左右。SOI層14例如由硅單晶層構(gòu)成。SOI層14的厚度例如為10～20nm左右。

接著，如圖15所示，形成元件分離區(qū)域SR(圖13的步驟S2)。在該步驟S2中，例如，使用STI(Shallow Trench Isolation：淺溝道隔離)法形成元件分離區(qū)域SR。

在該STI法中，首先，使用光刻技術(shù)和蝕刻技術(shù)在SOI襯底SB上形成元件分離槽。然后，以埋入元件分離槽的方式，在SOI襯底SB上上形成例如由氧化硅膜構(gòu)成的絕緣膜，之后，利用化學(xué)機(jī)械研磨(Chemical Mechanical Polishing：CMP)法，除去形成在SOI襯底SB上的不要的絕緣膜。由此，能夠形成將絕緣膜僅埋入元件分離槽內(nèi)而成的元件分離區(qū)域SR。

這樣，通過形成元件分離區(qū)域SR，利用元件分離區(qū)域SR劃分存儲器形成區(qū)域MR和主電路形成區(qū)域AR，主電路形成區(qū)域AR被劃分為低耐壓MISFET形成區(qū)域AR1、低耐壓MISFET形成區(qū)域AR2、區(qū)域AR3以及區(qū)域AR4。

接著，如圖15所示，形成犧牲氧化膜SO1(圖13的步驟S3)。在該步驟S3中，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，例如利用熱氧化法等在SOI層14上形成犧牲氧化膜SO1。此時，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，在SOI層14上形成犧牲氧化膜SO1。犧牲氧化膜SO1例如由氧化硅膜構(gòu)成。此外，犧牲氧化膜SO1在區(qū)域AR3和AR4中也形成在SOI層14上。

通過形成犧牲氧化膜SO1，能夠防止在后述的步驟S4中在形成p型阱PWM和PWL以及n型阱NWL(參照后述的圖16)時給SOI層14造成損傷。

接著，如圖16所示，形成p型阱PWM和PWL以及n型阱NWL(圖13的步驟S4)。

在該步驟S4中，首先，以覆蓋低耐壓MISFET形成區(qū)域AR1和AR2且使存儲器形成區(qū)域MR露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入基體SS。

由此，在存儲器形成區(qū)域MR中，在作為基體SS的主面的上表面PS側(cè)形成p型阱PWM。調(diào)整離子注入時的注入條件，使得p型阱PWM中的p型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右。此時，由于在存儲器形成區(qū)域MR中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成p型阱PWM時給p型阱PWM的上表面造成損傷。

在該步驟S4中，另外，利用離子注入法，例如向基體SS導(dǎo)入硼(B)等p型雜質(zhì)，所述離子注入法將以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR2且使低耐壓MISFET形成區(qū)域AR1露出的方式圖案化而成的抗蝕劑膜(圖示省略)作為掩膜。

由此，在低耐壓MISFET形成區(qū)域AR1中，在基體SS的上表面PS側(cè)形成p型阱PWL。調(diào)整離子注入時的注入條件，使得p型阱PWL中的p型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右。此時，由于在低耐壓MISFET形成區(qū)域AR1中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成p型阱PWL時給SOI層14造成損傷。

此外，在低耐壓MISFET形成區(qū)域AR1外部的區(qū)域AR3中，在基體SS的上表面PS側(cè)也形成p型阱PWL。

在該步驟S4中，另外，以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1，且使低耐壓MISFET形成區(qū)域AR2露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入基體SS。

由此，在低耐壓MISFET形成區(qū)域AR2中，在基體SS的上表面PS側(cè)形成n型阱NWL。調(diào)整離子注入時的注入條件，使得n型阱NWL中的n型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右。此時，由于在低耐壓MISFET形成區(qū)域AR2中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成n型阱NWL時給SOI層14造成損傷。

此外，在低耐壓MISFET形成區(qū)域AR2外部的區(qū)域AR4中，在基體SS的上表面PS側(cè)也形成n型阱NWL。

接著，如圖17所示，形成半導(dǎo)體區(qū)域VTM、VT1以及VT2(圖13的步驟S5)。

在該步驟S5中，以覆蓋低耐壓MISFET形成區(qū)域AR1和AR2且使存儲器形成區(qū)域MR露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入p型阱PWM的上層部。

由此，在存儲器形成區(qū)域MR中，在p型阱PWM的上層部形成半導(dǎo)體區(qū)域VTM。調(diào)整離子注入時的注入條件，使得半導(dǎo)體區(qū)域VTM中的p型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右，且比p型阱PWM中的p型雜質(zhì)濃度高。此時，由于在存儲器形成區(qū)域MR中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成半導(dǎo)體區(qū)域VTM時給SOI層14造成損傷。

在該步驟S5中，另外，以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR2，且使低耐壓MISFET形成區(qū)域AR1露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入p型阱PWL的上層部。

由此，在低耐壓MISFET形成區(qū)域AR1中，在p型阱PWL的上層部形成半導(dǎo)體區(qū)域VT1。調(diào)整離子注入時的注入條件，使得半導(dǎo)體區(qū)域VT1中的p型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右，且比p型阱PWL中的p型雜質(zhì)濃度高。此時，由于在低耐壓MISFET形成區(qū)域AR1中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成半導(dǎo)體區(qū)域VT1時給SOI層14造成損傷。

此外，在低耐壓MISFET形成區(qū)域AR1外部的區(qū)域AR3中，半導(dǎo)體區(qū)域VT1也形成在p型阱PWL的上層部。

在該步驟S5中，另外，以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1，且使低耐壓MISFET形成區(qū)域AR2露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入n型阱NWL的上層部。

由此，在低耐壓MISFET形成區(qū)域AR2中，在n型阱NWL的上層部形成半導(dǎo)體區(qū)域VT2。調(diào)整離子注入時的注入條件，使得半導(dǎo)體區(qū)域VT2中的n型雜質(zhì)濃度例如成為5×10¹⁷～5×10¹⁸cm^-3左右，且比n型阱NWL中的n型雜質(zhì)濃度高。此時，由于在低耐壓MISFET形成區(qū)域AR2中在SOI層14上形成有犧牲氧化膜SO1，所以能夠防止在利用離子注入法形成半導(dǎo)體區(qū)域VT2時給SOI層14造成損傷。

此外，在低耐壓MISFET形成區(qū)域AR2的外部的區(qū)域AR4中，半導(dǎo)體區(qū)域VT2也形成在n型阱NWL的上層部。

在該步驟S5中，接著，如圖17所示，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，利用例如使用了氫氟酸(HF)的濕蝕刻，除去形成在SOI層14上的犧牲氧化膜SO1。

在該步驟S5中，接著，如圖17所示，形成開口部OP1和OP2。即，在區(qū)域AR3中，利用將抗蝕劑膜作為掩膜的各向異性干蝕刻法，除去SOI層14的一部分，接著利用濕蝕刻法除去BOX層13，從而形成貫通SOI層14和BOX層13并到達(dá)半導(dǎo)體區(qū)域VT1的開口部OP1。另外，在區(qū)域AR4中，利用將抗蝕劑膜作為掩膜的各向異性干蝕刻法，除去SOI層14的一部分，接著利用濕蝕刻法除去BOX層13，從而形成貫通SOI層14和BOX層13并到達(dá)半導(dǎo)體區(qū)域VT2的開口部OP2。開口部OP1形成為用于確保與p型阱PWL的電接觸，開口部OP2形成為用于確保與n型阱NWL的電接觸。

接著，如圖18所示，形成絕緣膜IFG和IS1(圖4的步驟S6)。

在該步驟S6中，首先，如圖18所示，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，例如利用熱氧化法等在SOI層14上形成犧牲氧化膜SO2。

此時，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，在SOI層14上形成犧牲氧化膜SO2。犧牲氧化膜SO2例如由氧化硅膜構(gòu)成。此外，犧牲氧化膜SO2在區(qū)域AR3中也形成在半導(dǎo)體區(qū)域VT1上，在區(qū)域AR4中也形成在半導(dǎo)體區(qū)域VT2上。

在該步驟S6中，接著，如圖18所示，利用將抗蝕劑膜(圖示省略)作為掩膜的蝕刻，除去形成于存儲器形成區(qū)域MR的犧牲氧化膜SO2。

在該步驟S6中，接著，如圖18所示，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，在SOI層14上形成覆蓋犧牲氧化膜SO2的絕緣膜IFG。具體而言，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，在SOI層14上形成覆蓋犧牲氧化膜SO2的絕緣膜IF1，在絕緣膜IF1上形成電荷存儲膜EC，在電荷存儲膜EC上形成絕緣膜IF2。利用絕緣膜IF1、電荷存儲膜EC以及絕緣膜IF2形成絕緣膜IFG。絕緣膜IFG是在內(nèi)部具有作為電荷存儲部的電荷存儲膜EC的絕緣膜。此外，絕緣膜IFG在區(qū)域AR3中也形成在犧牲氧化膜SO2上，在區(qū)域AR4中也形成在犧牲氧化膜SO2上。

絕緣膜IF1例如由氧化硅膜構(gòu)成。優(yōu)選的是，能夠利用ISSG(In Situ Steam Generation：原位水汽生成)氧化法形成絕緣膜IF1。ISSG氧化法是通過將氫氣和氧氣直接導(dǎo)入減壓的熱處理腔內(nèi)，使之在加熱為例如800～1100℃的溫度的硅等構(gòu)成的SOI層14的表面上進(jìn)行自由基氧化反應(yīng)，從而在SOI層14的表面上形成例如由氧化硅構(gòu)成的氧化膜的方法。由于使用自由基氧化反應(yīng)，所以ISSG氧化法中的氧化能力比例如熱氧化法等中的氧化能力高。因此，通過使用ISSG氧化法，能夠形成致密且優(yōu)質(zhì)的膜質(zhì)的由氧化硅膜構(gòu)成的絕緣膜IF1。絕緣膜IF1的厚度例如為2nm左右。

電荷存儲膜EC例如由氮化硅膜構(gòu)成。例如，能夠利用CVD(Chemical Vapor Deposition：化學(xué)氣相沉積)法形成電荷存儲膜EC。電荷存儲膜EC的厚度例如為8nm左右。

絕緣膜IF2例如由氧化硅膜構(gòu)成。優(yōu)選的是，能夠利用例如HTO(High Temperature Oxide：高溫氧化)法形成絕緣膜IF2，由此，能夠形成致密且優(yōu)質(zhì)的膜質(zhì)的由氧化硅膜構(gòu)成的絕緣膜IF2。絕緣膜IF2的厚度例如為3nm左右。

接著，如圖19所示，利用將抗蝕劑膜(圖示省略)作為掩膜的蝕刻，除去形成于低耐壓MISFET形成區(qū)域AR1和AR2的絕緣膜IFG和犧牲氧化膜SO2。這樣，能夠在存儲器形成區(qū)域MR中，在SOI層14上形成致密且絕緣耐性優(yōu)異的優(yōu)質(zhì)膜質(zhì)的、作為層疊絕緣膜的絕緣膜IFG。絕緣膜IFG也稱為ONO(Oxide Nitride Oxide)膜。此外，在區(qū)域AR3和AR4中也除去絕緣膜IFG和犧牲氧化膜SO2。

在該步驟S6中，接著，如圖19所示，在低耐壓MISFET形成區(qū)域AR1和AR2中，利用例如熱氧化法等在SOI層14上形成柵極絕緣膜用的絕緣膜IS1。犧牲氧化膜SO1例如由氧化硅膜構(gòu)成。此外，絕緣膜IS1在區(qū)域AR3中也形成在半導(dǎo)體區(qū)域VT1上，在區(qū)域AR4中也形成在半導(dǎo)體區(qū)域VT2上。

接著，如圖20所示，形成導(dǎo)電膜CF1(圖13的步驟S7)。在該步驟S7中，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，在絕緣膜IFG上形成柵電極用的導(dǎo)電膜CF1。

優(yōu)選的是，導(dǎo)電膜CF1由多晶硅膜即polysilicon膜構(gòu)成。能夠使用CVD法等形成這樣的導(dǎo)電膜CF1。能夠?qū)?dǎo)電膜CF1的厚度設(shè)為充分的程度的厚度以覆蓋絕緣膜IFG和IS1。另外，導(dǎo)電膜CF1的成膜時也能夠?qū)?dǎo)電膜CF1成膜為非晶硅膜后，用之后的熱處理將非晶硅膜設(shè)為多晶硅膜。

優(yōu)選的是，在存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1中，作為導(dǎo)電膜CF1所包括的導(dǎo)電膜CF11，能夠使用例如導(dǎo)入了磷(P)或砷(As)等n型雜質(zhì)的膜。另外，在低耐壓MISFET形成區(qū)域AR2中，作為導(dǎo)電膜CF1所包括的導(dǎo)電膜CF12，能夠使用例如導(dǎo)入了硼(B)等p型雜質(zhì)的膜。

雜質(zhì)能夠在導(dǎo)電膜CF1的成膜時或成膜后導(dǎo)入。在導(dǎo)電膜CF1的成膜時導(dǎo)入雜質(zhì)的情況下，通過使導(dǎo)電膜CF1的成膜用氣體包括摻雜氣體，能夠使導(dǎo)入了雜質(zhì)的導(dǎo)電膜CF1成膜?；蛘?，在硅膜的成膜后導(dǎo)入雜質(zhì)的情況下，通過在不有意地導(dǎo)入雜質(zhì)而將硅膜成膜后，利用離子注入法等將雜質(zhì)導(dǎo)入該硅膜，能夠形成導(dǎo)入了雜質(zhì)的導(dǎo)電膜CF1。

接著，如圖21所示，將導(dǎo)電膜CF1和絕緣膜IFG圖案化(圖13的步驟S8)。

在該步驟S8中，首先，如圖21所示，通過在導(dǎo)電膜CF1上形成例如由氮化硅膜等構(gòu)成的硬掩模膜HM，在硬掩模膜HM上涂布抗蝕劑膜(圖示省略)后，使用光刻技術(shù)和蝕刻技術(shù)，從而將硬掩模膜HM圖案化。硬掩模膜HM被圖案化成：存儲器形成區(qū)域MR中的、配置在形成柵電極CG的區(qū)域的部分的導(dǎo)電膜CF1由硬掩模膜HM覆蓋，存儲器形成區(qū)域MR中的、配置在形成柵電極CG的區(qū)域以外的區(qū)域的部分的導(dǎo)電膜CF1從硬掩模膜HM露出。另外，硬掩模膜HM在低耐壓MISFET形成區(qū)域AR1和AR2中也同樣地圖案化成：配置在形成柵電極GE1和GE2的區(qū)域的部分的導(dǎo)電膜CF1由硬掩模膜HM覆蓋。

在該步驟S8中，接著，如圖21所示，將圖案化而成的硬掩模膜HM作為掩膜使用，通過例如干蝕刻等將導(dǎo)電膜CF1以及絕緣膜IFG和IS1蝕刻而圖案化。

由此，在存儲器形成區(qū)域MR中中形成由導(dǎo)電膜CF1構(gòu)成的柵電極CG，并形成由柵電極CG與SOI層14之間的部分的絕緣膜IFG構(gòu)成的柵極絕緣膜GIM。即，在存儲器形成區(qū)域MR中，柵電極CG經(jīng)由柵極絕緣膜GIM形成在SOI層14上。

另外，在低耐壓MISFET形成區(qū)域AR1中，在SOI層14上形成由導(dǎo)電膜CF1構(gòu)成的柵電極GE1，并形成由柵電極GE1與SOI層14之間的部分的絕緣膜IS1構(gòu)成的柵極絕緣膜GI1。即，在低耐壓MISFET形成區(qū)域AR1中，柵電極GE1經(jīng)由柵極絕緣膜GI1形成在SOI層14上。

另外，在低耐壓MISFET形成區(qū)域AR2中，在SOI層14上形成由導(dǎo)電膜CF1構(gòu)成的柵電極GE1，并形成由柵電極GE2與SOI層14之間的部分的絕緣膜IS1構(gòu)成的柵極絕緣膜GI2。即，在低耐壓MISFET形成區(qū)域AR2中，柵電極GE2經(jīng)由柵極絕緣膜GI2形成在SOI層14上。

這樣，通過進(jìn)行使用圖18～圖21說明的工序，在SOI層14上形成在內(nèi)部具有電荷存儲膜EC的柵極絕緣膜GIM，在柵極絕緣膜GIM上形成柵電極CG。

此外，使用圖18～圖21說明的工序為一例。因此，例如，能夠使用在低耐壓MISFET形成區(qū)域AR1和AR2中形成柵極絕緣膜用的絕緣膜和柵電極用的導(dǎo)電膜的工序之前或之后進(jìn)行在存儲器形成區(qū)域MR中形成柵極絕緣膜用的絕緣膜和柵電極用的導(dǎo)電膜的工序等各種方法。

接著，如圖22所示，形成側(cè)壁間隔件SP1、SP2、SP3以及SP4(圖13的步驟S9)。

在該步驟S9中，首先，如圖22所示，在存儲器形成區(qū)域MR、低耐壓MISFET形成區(qū)域AR1和AR2中，在SOI層14上形成側(cè)壁間隔件用的絕緣膜IS2。絕緣膜IS2例如由氮化硅膜構(gòu)成。

在該步驟S10中，接著，如圖22所示，例如利用各向異性蝕刻將絕緣膜IS2回蝕。這樣，在存儲器形成區(qū)域MR中，在柵電極CG的一方側(cè)(圖22中左側(cè))的側(cè)面形成由絕緣膜IS2構(gòu)成的側(cè)壁間隔件SP1，在柵電極CG的與一方側(cè)相反一側(cè)(圖22中右側(cè))的側(cè)面，形成由絕緣膜IS2構(gòu)成的側(cè)壁間隔件SP2。

另外，在低耐壓MISFET形成區(qū)域AR1中，在柵電極GE1的兩側(cè)面的每一個上分別形成由絕緣膜IS2構(gòu)成的側(cè)壁間隔件SP3，在低耐壓MISFET形成區(qū)域AR2中，在柵電極GE2的兩側(cè)面的每一個上分別形成由絕緣膜IS2構(gòu)成的側(cè)壁間隔件SP4。

接著，如圖23所示，形成半導(dǎo)體膜24a、24b、24c以及24d(圖13的步驟S10)。在該步驟S10中，在存儲器形成區(qū)域MR中，在夾著側(cè)壁間隔件SP1位于與柵電極CG相反一側(cè)的部分的SOI層14上，例如選擇性地形成例如由20nm左右的外延硅膜構(gòu)成的半導(dǎo)體膜24a。另外，在存儲器形成區(qū)域MR中，在夾著側(cè)壁間隔件SP2位于與柵電極CG相反一側(cè)的部分的SOI層14上，例如選擇性地形成例如由20nm左右的外延硅膜構(gòu)成的半導(dǎo)體膜24b。

另外，在低耐壓MISFET形成區(qū)域AR1中，在夾著側(cè)壁間隔件SP3位于與柵電極GE1相反一側(cè)的部分的SOI層14上，例如選擇性地形成例如由厚度20nm左右的外延硅膜構(gòu)成的半導(dǎo)體膜24c。另外，在低耐壓MISFET形成區(qū)域AR2中，在夾著側(cè)壁間隔件SP4位于與柵電極GE2相反一側(cè)的部分的SOI層14上，例如選擇性地形成例如由厚度20nm左右的外延硅膜構(gòu)成的半導(dǎo)體膜24d。

該半導(dǎo)體膜24a、24b、24c以及24d在清潔SOI層14的表面并除去自然氧化膜的狀態(tài)下，利用例如以甲硅烷氣體為原料的CVD法形成。此時，在區(qū)域AR3中，在開口部OP1的底部露出的半導(dǎo)體區(qū)域VT1上，即在開口部OP1的內(nèi)部，也形成半導(dǎo)體膜24c。另外，在區(qū)域AR4中，在開口部OP2的底部露出的半導(dǎo)體區(qū)域VT2上，即在開口部OP2的內(nèi)部，也形成半導(dǎo)體膜24d。

此外，半導(dǎo)體膜24a、24b、24c以及24d的選擇生長不是必需的，也能夠根據(jù)元件特性的要求而省略。

接著，如圖24所示，除去側(cè)壁間隔件SP1、SP2、SP3以及SP4(圖14的步驟S11)。在該步驟S11中，在存儲器形成區(qū)域MR以及低耐壓MISFET形成區(qū)域AR1和AR2中，利用例如濕蝕刻除去形成于柵電極CG、GE1以及GE2的兩側(cè)面上的側(cè)壁間隔件SP1、SP2、SP3以及SP4。此外，在除去例如由氮化硅膜構(gòu)成的側(cè)壁間隔件SP1、SP2、SP3以及SP4時，例如也除去例如由氮化硅膜構(gòu)成的硬掩模膜HM。

接著，如圖24所示，形成n-型半導(dǎo)體區(qū)域21a和21c以及p-型半導(dǎo)體區(qū)域21b和21d(圖14的步驟S12)。

在該步驟S12中，以覆蓋存儲器形成區(qū)域MR中的、在俯視時相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖24中右側(cè))的部分和低耐壓MISFET形成區(qū)域AR2的方式，將抗蝕劑膜(圖示省略)圖案化。另外，在該步驟S12中，以使存儲器形成區(qū)域MR中的、在俯視時相對于柵電極CG位于一方側(cè)(圖24中左側(cè))的部分和低耐壓MISFET形成區(qū)域AR1露出的方式，將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24a和半導(dǎo)體膜24a下的SOI層14以及半導(dǎo)體膜24c和半導(dǎo)體膜24c下的SOI層14。

由此，在存儲器形成區(qū)域MR中，在俯視時相對于柵電極CG位于一方側(cè)的部分的SOI層14上形成n-型半導(dǎo)體區(qū)域21a，在低耐壓MISFET形成區(qū)域AR1中，在俯視時夾著柵電極GE1位于兩側(cè)的部分的SOI層14上形成n-型半導(dǎo)體區(qū)域21c。n-型半導(dǎo)體區(qū)域21a在存儲器形成區(qū)域MR中與柵電極CG匹配地形成，n-型半導(dǎo)體區(qū)域21c在低耐壓MISFET形成區(qū)域AR1中與柵電極GE1匹配地形成。此外，n-型半導(dǎo)體區(qū)域21a在存儲器形成區(qū)域MR中也形成于半導(dǎo)體膜24a的上層部，n-型半導(dǎo)體區(qū)域21c在低耐壓MISFET形成區(qū)域AR1中也形成于半導(dǎo)體膜24c的上層部。

另外，在該步驟S12中，以覆蓋存儲器形成區(qū)域MR中的、在俯視時相對于柵電極CG位于一方側(cè)(圖24中左側(cè))的部分和低耐壓MISFET形成區(qū)域AR1的方式，將抗蝕劑膜(圖示省略)圖案化。另外，在該步驟S12中，以使存儲器形成區(qū)域MR中的、在俯視時相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖24中右側(cè))的部分和低耐壓MISFET形成區(qū)域AR2露出的方式，將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入半導(dǎo)體膜24b和半導(dǎo)體膜24b下的SOI層14以及半導(dǎo)體膜24d和半導(dǎo)體膜24d下的SOI層14。

由此，在存儲器形成區(qū)域MR中，在俯視時相對于柵電極CG位于與一方側(cè)相反一側(cè)的部分的SOI層14上形成p-型半導(dǎo)體區(qū)域21b，在低耐壓MISFET形成區(qū)域AR2中，在俯視時夾著柵電極GE2位于兩側(cè)的部分的SOI層14上形成p-型半導(dǎo)體區(qū)域21d。p-型半導(dǎo)體區(qū)域21b在存儲器形成區(qū)域MR中與柵電極CG匹配地形成，p-型半導(dǎo)體區(qū)域21d在低耐壓MISFET形成區(qū)域AR2中與柵電極GE2匹配地形成。此外，p-型半導(dǎo)體區(qū)域21b在存儲器形成區(qū)域MR中也形成于半導(dǎo)體膜24b的上層部，p-型半導(dǎo)體區(qū)域21d在低耐壓MISFET形成區(qū)域AR2中也形成于半導(dǎo)體膜24d的上層部。

另外，在位于柵電極CG下方的部分的SOI層14中，形成作為p型或固有狀態(tài)的半導(dǎo)體區(qū)域的溝道區(qū)域CHM。另外，在位于柵電極GE1下方的部分的SOI層14中，形成作為p型或固有狀態(tài)的半導(dǎo)體區(qū)域的溝道區(qū)域CH1，在位于柵電極GE2下方的部分的SOI層14中，形成作為n型或固有狀態(tài)的半導(dǎo)體區(qū)域的溝道區(qū)域CH2。

接著，如圖25所示，形成側(cè)壁間隔件SW1、SW2、SW3以及SW4(圖14的步驟S13)。

在該步驟S13中，接著，如圖25所示，在SOI襯底SB的上表面整個面上，形成側(cè)壁間隔件用的絕緣膜IS3。絕緣膜IS3例如由：由氧化硅膜構(gòu)成的絕緣膜、由氮化硅膜構(gòu)成的絕緣膜或它們的層疊膜等構(gòu)成。

在該步驟S13中，接著，如圖25所示，例如利用各向異性蝕刻將絕緣膜IS3回蝕。這樣，在存儲器形成區(qū)域MR中，在柵電極CG的一方側(cè)(圖25中左側(cè))的側(cè)面形成由絕緣膜IS3構(gòu)成的側(cè)壁間隔件SW1，在柵電極CG的與一方側(cè)相反一側(cè)(圖25中右側(cè))的側(cè)面，形成由絕緣膜IS3構(gòu)成的側(cè)壁間隔件SW2。此時，側(cè)壁間隔件SW1形成在柵電極CG與半導(dǎo)體膜24a之間，側(cè)壁間隔件SW2形成在柵電極CG與半導(dǎo)體膜24b之間。

另外，在低耐壓MISFET形成區(qū)域AR1中，在柵電極GE1的兩側(cè)面的每一個上分別形成由絕緣膜IS3構(gòu)成的側(cè)壁間隔件SW3。側(cè)壁間隔件SW3形成在柵電極GE1與半導(dǎo)體膜24c之間。

另外，在低耐壓MISFET形成區(qū)域AR2中，在柵電極GE2的兩側(cè)面的每一個上分別形成由絕緣膜IS3構(gòu)成的側(cè)壁間隔件SW4。側(cè)壁間隔件SW4形成在柵電極GE2與半導(dǎo)體膜24d之間。

接著，如圖25所示，形成n+型半導(dǎo)體區(qū)域22a和22c(圖14的步驟S14)。

在該步驟S14中，以覆蓋存儲器形成區(qū)域MR中的、相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖25中右側(cè))的部分和低耐壓MISFET形成區(qū)域AR2的方式，將抗蝕劑膜PR1圖案化。另外，在該步驟S14中，以使存儲器形成區(qū)域MR中的、相對于柵電極CG位于一方側(cè)(圖25中左側(cè))的部分和低耐壓MISFET形成區(qū)域AR1露出的方式，將抗蝕劑膜PR1圖案化。然后，利用將圖案化而成的抗蝕劑膜PR1作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24a和半導(dǎo)體膜24a下的SOI層14，并導(dǎo)入半導(dǎo)體膜24c和半導(dǎo)體膜24c下的SOI層14。即，在半導(dǎo)體膜24a和24c中，離子注入n型雜質(zhì)離子IM1。

由此，在存儲器形成區(qū)域MR中，在俯視時夾著側(cè)壁間隔件SW1位于與柵電極CG相反一側(cè)的部分的半導(dǎo)體膜24a和SOI層14中形成n+型半導(dǎo)體區(qū)域22a。另外，在低耐壓MISFET形成區(qū)域AR1中，在俯視時夾著側(cè)壁間隔件SW3位于與柵電極GE1相反一側(cè)的部分的半導(dǎo)體膜24c和SOI層14中形成n+型半導(dǎo)體區(qū)域22c。n+型半導(dǎo)體區(qū)域22a在存儲器形成區(qū)域MR中與側(cè)壁間隔件SW1匹配地形成，n+型半導(dǎo)體區(qū)域22c在低耐壓MISFET形成區(qū)域AR1中與側(cè)壁間隔件SW3匹配地形成。調(diào)整離子注入時的注入條件，使得n+型半導(dǎo)體區(qū)域22a和22c中的n型雜質(zhì)濃度例如成為5×10¹⁹～5×10²⁰cm^-3左右。

由此，如圖25所示，在俯視時，在相對于柵電極CG位于一方側(cè)(圖26中左側(cè))的部分的SOI層14中，形成有包括n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a的n型半導(dǎo)體區(qū)域23a。

另一方面，在低耐壓MISFET形成區(qū)域AR1中，由p型阱PWL、柵極絕緣膜GI1、柵電極GE1、側(cè)壁間隔件SW3、n-型半導(dǎo)體區(qū)域21c以及n+型半導(dǎo)體區(qū)域22c形成n溝道型MISFET7a。另外，形成包括n-型半導(dǎo)體區(qū)域21c和n+型半導(dǎo)體區(qū)域22c的n型半導(dǎo)體區(qū)域23c。

此外，在該步驟S14中，以使區(qū)域AR4露出的方式將抗蝕劑膜PR1圖案化，在區(qū)域AR4中，n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2。然后，在區(qū)域AR4中形成接觸區(qū)域CR2，所述接觸區(qū)域CR2包括導(dǎo)入了n型雜質(zhì)的半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2。

接著，如圖26所示，形成p+型半導(dǎo)體區(qū)域22b和22d(圖14的步驟S15)。

在該步驟S15中，以覆蓋存儲器形成區(qū)域MR中的、相對于柵電極CG位于一方側(cè)(圖26中左側(cè))的部分和低耐壓MISFET形成區(qū)域AR1的方式，將抗蝕劑膜PR2圖案化。另外，在該步驟S15中，以使存儲器形成區(qū)域MR中的、相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖26中右側(cè))的部分和低耐壓MISFET形成區(qū)域AR2露出的方式，將抗蝕劑膜PR2圖案化。然后，利用將圖案化而成的抗蝕劑膜PR2作為掩膜的離子注入法，在存儲器形成區(qū)域MR中，例如將硼(B)等p型雜質(zhì)導(dǎo)入半導(dǎo)體膜24b和半導(dǎo)體膜24b下的SOI層14，并導(dǎo)入半導(dǎo)體膜24d和半導(dǎo)體膜24d下的SOI層14。即，在半導(dǎo)體膜24b和24d中離子注入p型雜質(zhì)離子IM2。

由此，在存儲器形成區(qū)域MR中，在俯視時夾著側(cè)壁間隔件SW2位于與柵電極CG相反一側(cè)的部分的半導(dǎo)體膜24b和SOI層14中形成p+型半導(dǎo)體區(qū)域22b。另外，在低耐壓MISFET形成區(qū)域AR2中，在俯視時夾著側(cè)壁間隔件SW4位于與柵電極GE2相反一側(cè)的部分的半導(dǎo)體膜24d和SOI層14中形成p+型半導(dǎo)體區(qū)域22d。p+型半導(dǎo)體區(qū)域22b在存儲器形成區(qū)域MR中與側(cè)壁間隔件SW2匹配地形成，n+型半導(dǎo)體區(qū)域22d在低耐壓MISFET形成區(qū)域AR2中與側(cè)壁間隔件SW4匹配地形成。調(diào)整離子注入時的注入條件，使得p+型半導(dǎo)體區(qū)域22b和22d中的p型雜質(zhì)濃度例如成為5×10¹⁹～5×10²⁰cm^-3左右。

由此，如圖26所示，在存儲器形成區(qū)域MR中，由p型阱PWM、柵極絕緣膜GIM、柵電極CG、側(cè)壁間隔件SW1和SW2、n-型半導(dǎo)體區(qū)域21a、p-型半導(dǎo)體區(qū)域21b、n+型半導(dǎo)體區(qū)域22a以及p+型半導(dǎo)體區(qū)域22b形成存儲單元MC。另外，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖26中右側(cè))的部分的SOI層14中，形成包括p-型半導(dǎo)體區(qū)域21b和p+型半導(dǎo)體區(qū)域22b的p型半導(dǎo)體區(qū)域23b。

另一方面，在低耐壓MISFET形成區(qū)域AR2中，由n型阱NWL、柵極絕緣膜GI2、柵電極GE2、側(cè)壁間隔件SW4、p-型半導(dǎo)體區(qū)域21d以及p+型半導(dǎo)體區(qū)域22d形成p溝道型MISFET7b。另外，形成包括p-型半導(dǎo)體區(qū)域21d和p+型半導(dǎo)體區(qū)域22d的p型半導(dǎo)體區(qū)域23d。

此外，在該步驟S15中，以使區(qū)域AR3露出的方式將抗蝕劑膜PR2圖案化，在區(qū)域AR3中，n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1。然后，在區(qū)域AR3中形成接觸區(qū)域CR1，所述接觸區(qū)域CR1包括導(dǎo)入了p型雜質(zhì)的半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1。

接著，如圖3所示，形成硅化膜SIL(圖14的步驟S16)。

在該步驟S16中，在SOI襯底SB的上表面整個面上，以覆蓋n+型半導(dǎo)體區(qū)域21a和21c、p+型半導(dǎo)體區(qū)域21b和21d、柵電極CG、GE1和GE2以及側(cè)壁間隔件SW1、SW2、SW3和SW4的方式形成金屬膜。金屬膜例如由鈷(Co)膜、鎳(Ni)膜或鎳鉑合金膜等構(gòu)成，能夠使用濺射法等形成。然后，通過對SOI襯底SB實(shí)施熱處理，使n+型半導(dǎo)體區(qū)域21a和21c、p+型半導(dǎo)體區(qū)域21b和21d以及柵電極CG、GE1和GE2各自的上層部與金屬膜反應(yīng)。之后，除去未反應(yīng)的金屬膜。

通過進(jìn)行這樣的所謂的自對準(zhǔn)多晶硅化物工藝，如圖3所示，在n+型半導(dǎo)體區(qū)域21a和21c、p+型半導(dǎo)體區(qū)域21b和21d、柵電極CG、GE1和GE2中的每一個上分別形成硅化膜SIL。硅化膜SIL例如能夠設(shè)為硅化鈷層、硅化鎳層或添加鉑的硅化鎳層。

接著，如圖3所示，形成層間絕緣膜IL1和插塞PG(圖14的步驟S17)。

在該步驟S17中，首先，如圖3所示，在SOI襯底SB的上表面整個面上形成層間絕緣膜IL1。層間絕緣膜IL1例如由：由氧化硅膜構(gòu)成的絕緣膜，或者由氮化硅膜構(gòu)成的絕緣膜和由氧化硅膜構(gòu)成的絕緣膜的層疊膜等構(gòu)成。在利用例如CVD法形成層間絕緣膜IL1后，將層間絕緣膜IL1的上表面平坦化。

在該步驟S17中，如圖3所示，形成貫通層間絕緣膜IL1的插塞PG。首先，通過將使用光刻形成在層間絕緣膜IL1上的抗蝕劑圖案(未圖示)作為蝕刻掩膜，將層間絕緣膜IL1干蝕刻，從而在層間絕緣膜IL1上形成接觸孔CNT。接著，在接觸孔CNT內(nèi)，作為導(dǎo)電體部，例如形成由鎢(W)等構(gòu)成的導(dǎo)電性的插塞PG。

為了形成插塞PG，例如在包括接觸孔CNT的內(nèi)部的層間絕緣膜IL1上形成勢壘導(dǎo)體膜，所述勢壘導(dǎo)體膜例如由鈦(Ti)膜、氮化鈦(TiN)膜或它們的層疊膜構(gòu)成。然后，在該勢壘導(dǎo)體膜上，以填埋接觸孔CNT的方式形成例如由鎢(W)膜等構(gòu)成的主導(dǎo)體膜，并利用CMP法或回蝕法等除去層間絕緣膜IL1上的不要的主導(dǎo)體膜和勢壘導(dǎo)體膜。由此，能夠形成插塞PG。此外，為了簡化附圖，在圖3中，一體化地表示構(gòu)成插塞PG的勢壘導(dǎo)體膜和主導(dǎo)體膜。

接觸孔CNT和埋入該接觸孔CNT的插塞PG形成在n+型半導(dǎo)體區(qū)域22a和22c以及p+型半導(dǎo)體區(qū)域22b和22d中的每一個上，雖然圖示省略，也形成在柵電極CG、GE1以及GE2中的每一個上等位置。在接觸孔CNT的底部，例如n+型半導(dǎo)體區(qū)域22a和22c以及p+型半導(dǎo)體區(qū)域22b和22d中的每一個上的硅化膜SIL的一部分露出，雖然圖示省略，柵電極CG、GE1以及GE2中的每一個上的硅化膜SIL的一部分也露出。

接著，如圖3所示，形成層間絕緣膜IL2和布線ML1(圖14的步驟S18)。

在該步驟S18中，首先，如圖3所示，在形成插塞PG的層間絕緣膜IL1上，形成例如由氧化硅膜構(gòu)成的層間絕緣膜IL2。然后，通過使用光刻技術(shù)和蝕刻技術(shù)，在層間絕緣膜IL2上形成布線槽。之后，在包括布線槽內(nèi)的層間絕緣膜IL2上形成銅(Cu)膜。之后，通過例如用CMP法研磨并除去布線槽的內(nèi)部以外的在層間絕緣膜IL2上露出的銅膜，從而僅在形成于層間絕緣膜IL2的布線槽內(nèi)留下銅膜。由此，能夠形成布線ML1。這樣，能夠形成作為本實(shí)施方式1的半導(dǎo)體器件的半導(dǎo)體芯片CHP1。

此外，在本實(shí)施方式1中，說明了形成由銅膜構(gòu)成的布線ML1的例子，但例如也可以形成由鋁(Al)膜構(gòu)成的布線ML1。

(實(shí)施方式2)

在實(shí)施方式1的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中，相對于柵電極CG在一方側(cè)形成n型半導(dǎo)體區(qū)域23a，相對于柵電極CG在與一方側(cè)相反一側(cè)形成p型半導(dǎo)體區(qū)域23b。與此相對，在實(shí)施方式2的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中形成的存儲單元MC的溝道區(qū)域CHM中的雜質(zhì)濃度比在低耐壓MISFET形成區(qū)域AR1中形成的MISFET7a的溝道區(qū)域CH1中的雜質(zhì)濃度高。

此外，在本實(shí)施方式2中，關(guān)于半導(dǎo)體芯片CHP1的布局和非易失性存儲器的電路塊，也能夠設(shè)為與實(shí)施方式1相同。

<半導(dǎo)體器件的構(gòu)造>

接著，參照附圖，說明作為實(shí)施方式2中的半導(dǎo)體器件的半導(dǎo)體芯片CHP1的構(gòu)造。圖27是實(shí)施方式2的半導(dǎo)體器件的主要部分剖視圖。

如圖27所示，關(guān)于本實(shí)施方式2的半導(dǎo)體器件中的、存儲器形成區(qū)域MR內(nèi)的溝道區(qū)域CHM、n-型半導(dǎo)體區(qū)域21e以及n+型半導(dǎo)體區(qū)域22e以外的各部分，能夠設(shè)為與圖3所示實(shí)施方式1的半導(dǎo)體器件中的各部分相同，并省略它們的說明。

此外，本實(shí)施方式2的半導(dǎo)體器件中的存儲單元MC具有在以下點(diǎn)與通常的場效應(yīng)晶體管同樣的構(gòu)造：相當(dāng)于源極區(qū)域和漏極區(qū)域的兩個半導(dǎo)體區(qū)域均為n型半導(dǎo)體區(qū)域。

本實(shí)施方式2中的存儲單元MC具有：p型阱PWM、半導(dǎo)體區(qū)域VTM、BOX層13、溝道區(qū)域CHM、柵極絕緣膜GIM、柵電極CG以及側(cè)壁間隔件SW1和SW2。另外，本實(shí)施方式2中的存儲單元MC具有n-型半導(dǎo)體區(qū)域21a、n-型半導(dǎo)體區(qū)域21e、n+型半導(dǎo)體區(qū)域22a以及p+型半導(dǎo)體區(qū)域22e。

此外，關(guān)于p型阱PWM、半導(dǎo)體區(qū)域VTM、BOX層13、柵極絕緣膜GIM、柵電極CG、側(cè)壁間隔件SW1和SW2、n-型半導(dǎo)體區(qū)域21a以及n+型半導(dǎo)體區(qū)域22a，能夠設(shè)為與實(shí)施方式1中的各部分相同，并省略它們的說明。

在存儲器形成區(qū)域MR中，形成有導(dǎo)入了p型雜質(zhì)的SOI層14a。然后，在存儲器形成區(qū)域MR中，在位于柵電極CG下方的部分的SOI層14a中，形成有溝道區(qū)域CHM。溝道區(qū)域CHM例如是導(dǎo)入了硼(B)等p型雜質(zhì)的p型半導(dǎo)體區(qū)域。能夠?qū)系绤^(qū)域CHM中的p型雜質(zhì)濃度設(shè)為例如1×10¹⁷～1×10¹⁸cm^-3左右。

在本實(shí)施方式2中，與實(shí)施方式1不同，在位于側(cè)壁間隔件SW2下的部分的SOI層14a中，形成有n-型半導(dǎo)體區(qū)域21e。另外，在俯視時，在夾著n-型半導(dǎo)體區(qū)域21e位于與柵電極CG相反一側(cè)的部分的SOI層14a中，形成有n+型半導(dǎo)體區(qū)域22e。n+型半導(dǎo)體區(qū)域22e與n-型半導(dǎo)體區(qū)域21e接觸，n+型半導(dǎo)體區(qū)域22e中的雜質(zhì)濃度比n-型半導(dǎo)體區(qū)域21e中的雜質(zhì)濃度高。由n-型半導(dǎo)體區(qū)域21e和n+型半導(dǎo)體區(qū)域22e形成LDD構(gòu)造。能夠?qū)+型半導(dǎo)體區(qū)域22e中的n型雜質(zhì)濃度例如設(shè)為5×10¹⁹～5×10²⁰cm^-3左右，能夠?qū)-型半導(dǎo)體區(qū)域21e中的n型雜質(zhì)濃度設(shè)為比n+型半導(dǎo)體區(qū)域22e中的n型雜質(zhì)濃度低。

即，在本實(shí)施方式2中，與實(shí)施方式1同樣地，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于一方側(cè)(圖27中左側(cè))的部分的SOI層14a中，形成有包括n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a的n型半導(dǎo)體區(qū)域23a。另外，在本實(shí)施方式2中，與實(shí)施方式1不同，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖27中右側(cè))的部分的SOI層14a中，也形成有包括n-型半導(dǎo)體區(qū)域21e和n+型半導(dǎo)體區(qū)域22e的n型半導(dǎo)體區(qū)域23e。

另外，在存儲器形成區(qū)域MR中，在俯視時，在夾著側(cè)壁間隔件SW2位于與柵電極CG相反一側(cè)的部分的SOI層14a上，也可以形成有通過選擇外延生長而生長的由硅膜構(gòu)成的半導(dǎo)體膜24b。另外，在該半導(dǎo)體膜24b上也可以形成有n+型半導(dǎo)體區(qū)域22e。此時，n+型半導(dǎo)體區(qū)域22e形成于在俯視時相對于柵電極CG位于與一方側(cè)相反一側(cè)的部分的SOI層14a和半導(dǎo)體膜24b。

<非易失性存儲單元的工作>

關(guān)于本實(shí)施方式2中的半導(dǎo)體器件所包括的作為非易失性存儲單元的存儲單元的工作，除了設(shè)置有n型半導(dǎo)體區(qū)域23e來代替p型半導(dǎo)體區(qū)域23b這一點(diǎn)，能夠設(shè)為與在實(shí)施方式1中使用圖4～圖6說明的存儲單元的工作相同。

<本實(shí)施方式的主要特征和效果>

在本實(shí)施方式2的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于一方側(cè)的部分的SOI層14a中，與實(shí)施方式1的半導(dǎo)體器件同樣地，形成有包括n-型半導(dǎo)體區(qū)域21a和n+型半導(dǎo)體區(qū)域22a的n型半導(dǎo)體區(qū)域23a。

另一方面，在本實(shí)施方式2的半導(dǎo)體器件中，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)的部分的SOI層14a中，與實(shí)施方式1的半導(dǎo)體器件不同，形成有包括n-型半導(dǎo)體區(qū)域21e和n+型半導(dǎo)體區(qū)域22e的n型半導(dǎo)體區(qū)域23e。另外，在存儲器形成區(qū)域MR中形成的存儲單元MC的溝道區(qū)域CHM中的p型雜質(zhì)濃度比在低耐壓MISFET形成區(qū)域AR1中形成的n溝道型MISFET7a的溝道區(qū)域CH1中的p型雜質(zhì)濃度高。即，溝道區(qū)域CH1以比溝道區(qū)域CHM中的p型雜質(zhì)濃度低的濃度含有p型雜質(zhì)，或者不含有p型雜質(zhì)。

在本實(shí)施方式2的半導(dǎo)體器件中，與使用圖7說明的比較例的半導(dǎo)體器件同樣地，在向存儲單元MC寫入數(shù)據(jù)時，從n型半導(dǎo)體區(qū)域23a向電荷存儲膜EC注入電子。另一方面，在本實(shí)施方式2的半導(dǎo)體器件中，在擦除存儲于存儲單元MC的數(shù)據(jù)時，從溝道區(qū)域CHM向電荷存儲膜EC注入空穴。

因此，在本實(shí)施方式2的半導(dǎo)體器件中，與比較例的半導(dǎo)體器件相比，在擦除存儲單元MC的數(shù)據(jù)時，從溝道區(qū)域CHM向電荷存儲膜EC注入空穴的速度變快，數(shù)據(jù)的擦除速度變快，能夠使半導(dǎo)體器件的性能提高。

此外，在本申請說明書中，某區(qū)域中的p型雜質(zhì)濃度是指該區(qū)域整體中的p型雜質(zhì)濃度的平均值。

另外，在低耐壓MISFET形成區(qū)域AR1中形成的MISFET7a的溝道區(qū)域CH1也可以含有p型雜質(zhì)。在這樣的情況下，在存儲器形成區(qū)域MR中形成的存儲單元MC的溝道區(qū)域CHM中的、與BOX層13接觸的部分PT1中的p型雜質(zhì)濃度比在低耐壓MISFET形成區(qū)域AR1中形成的MISFET7a的溝道區(qū)域CH1中的p型雜質(zhì)濃度高。

由此，能夠使存儲單元MC的溝道區(qū)域CHM中的p型雜質(zhì)濃度可靠地比在低耐壓MISFET形成區(qū)域AR1中形成的MISFET7a的溝道區(qū)域CH1中的p型雜質(zhì)濃度高。另外，能夠使溝道區(qū)域CHM中的與柵極絕緣膜GIM接觸的部分PT2中的p型雜質(zhì)濃度比溝道區(qū)域CHM中的與BOX層13接觸的部分PT1中的p型雜質(zhì)濃度低。

即，優(yōu)選的是，溝道區(qū)域CHM中的與柵極絕緣膜GIM接觸的部分PT2以比溝道區(qū)域CHM中的與BOX層13接觸的部分PT1中的p型雜質(zhì)濃度低的濃度含有p型雜質(zhì)，或不含有p型雜質(zhì)。

由此，能夠在提高溝道區(qū)域CHM中的p型雜質(zhì)濃度的同時，降低溝道區(qū)域CHM中的與柵極絕緣膜GIM接觸的部分PT2的p型雜質(zhì)濃度。因此，在擦除存儲單元MC的數(shù)據(jù)時，從溝道區(qū)域CHM向電荷存儲膜EC注入空穴的速度變快，數(shù)據(jù)的擦除速度變快，能夠使半導(dǎo)體器件的性能提高，且能夠降低存儲單元MC的閾值電壓。

另外，優(yōu)選的是，溝道區(qū)域CHM含有p型雜質(zhì)和由碳構(gòu)成的雜質(zhì)。由碳構(gòu)成的雜質(zhì)具有抑制p型雜質(zhì)的擴(kuò)散的性質(zhì)。因此，在含有p型雜質(zhì)和由碳構(gòu)成的雜質(zhì)的溝道區(qū)域CHM中，能夠減小p型雜質(zhì)中的隨機(jī)雜質(zhì)偏差(Random Dopant Fluctuation)。因此，由于存儲單元MC彼此間的閾值電壓的偏差變小，所以即使在降低了電源電壓的情況下，也能夠穩(wěn)定地進(jìn)行寫入工作、擦除工作以及讀出工作。

此外，也可以將本實(shí)施方式2中的存儲單元MC所包括的各半導(dǎo)體區(qū)域的導(dǎo)電型一并設(shè)為相反的導(dǎo)電型。在這種情況下，在擦除工作時，注入電子來代替空穴，但能夠加快該電子的注入速度，且能夠使半導(dǎo)體器件的性能提高。

另外，也可以是，本實(shí)施方式2中的存儲單元MC的柵極絕緣膜GIM例如具有金屬膜等導(dǎo)電膜來代替電荷存儲膜EC，且該導(dǎo)電膜是電浮動的狀態(tài)。即，也可以是，本實(shí)施方式1中的存儲單元MC不具有SONOS膜作為電荷存儲部，而是具有浮柵。

<半導(dǎo)體器件的制造方法>

接著，說明本實(shí)施方式2的半導(dǎo)體器件的制造方法。

圖28和圖29是表示實(shí)施方式2的半導(dǎo)體器件的制造工序的一部分的工藝流程圖。圖30～圖36是實(shí)施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。在圖30～圖36中示出了存儲器形成區(qū)域MR和主電路形成區(qū)域AR的主要部分剖視圖。

在本實(shí)施方式2的半導(dǎo)體器件的制造方法中，首先，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行圖13的步驟S1～步驟S3，如圖15所示，準(zhǔn)備SOI襯底SB，形成元件分離區(qū)域SR，形成犧牲氧化膜SO1。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行圖13的步驟S4，如圖16所示，形成p型阱PWM和PWL以及n型阱NWL。

接著，如圖30所示，形成半導(dǎo)體區(qū)域VTM、VT1以及VT2(圖28的步驟S5)。在這里，在本實(shí)施方式2中，與實(shí)施方式1不同，步驟S5包括：形成半導(dǎo)體區(qū)域VTM、VT1以及VT2的工序(圖28的步驟S51)和在存儲器形成區(qū)域MR中向SOI層14進(jìn)行離子注入的工序(圖28的步驟S52)。

首先，在步驟S51中，如圖30所示，形成半導(dǎo)體區(qū)域VTM、VT1以及VT2。該形成半導(dǎo)體區(qū)域VTM、VT1以及VT2的工序能夠設(shè)為與在實(shí)施方式1中使用圖17說明的工序相同。

接著，在步驟S52中，以覆蓋低耐壓MISFET形成區(qū)域AR1和AR2且使存儲器形成區(qū)域MR露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入SOI層14。

由此，在存儲器形成區(qū)域MR中，形成作為導(dǎo)入了p型雜質(zhì)的SOI層14的SOI層14a。調(diào)整離子注入時的注入條件，使得SOI層14a中的p型雜質(zhì)濃度例如成為1×10¹⁷～1×10¹⁸cm^-3左右。

此外，也可以不在步驟S51之后進(jìn)行步驟S52，而是在步驟S51之前進(jìn)行。即，可以在形成半導(dǎo)體區(qū)域VTM、VT1以及VT2的工序前后的任意的時間點(diǎn)進(jìn)行在存儲器形成區(qū)域MR中向SOI層14進(jìn)行離子注入的工序。

此時，能夠使存儲器形成區(qū)域MR內(nèi)的SOI層14a中的與柵極絕緣膜GIM接觸的部分PT21中的p型雜質(zhì)濃度比存儲器形成區(qū)域MR內(nèi)的SOI層14a中的與BOX層13接觸的部分PT11中的p型雜質(zhì)濃度低。

優(yōu)選的是，在步驟S52中，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，在將例如硼(B)等p型雜質(zhì)導(dǎo)入SOI層14時，在存儲器形成區(qū)域MR中，將碳導(dǎo)入SOI層14。由此，例如能夠與碳離子共注入硼離子(Carbon co-implantation)。

碳離子具有抑制p型雜質(zhì)的擴(kuò)散的性質(zhì)。因此，在形成于位于柵電極CG(參照后述的圖32)下方的部分的溝道區(qū)域CHM(參照后述的圖34)中，能夠減小p型雜質(zhì)中的隨機(jī)雜質(zhì)偏差，所述溝道區(qū)域CHM是與碳離子共注入了硼離子而成的SOI層14的SOI層14a。因此，由于存儲單元MC彼此間的閾值電壓的偏差變小，所以即使在降低了電源電壓的情況下，也能夠穩(wěn)定地進(jìn)行寫入工作、擦除工作以及讀出工作。

此外，更優(yōu)選的是，在離子注入硼等p型雜質(zhì)的工序之前進(jìn)行離子注入碳的工序。由此，由于在將p型雜質(zhì)離子注入SOI層14時是在SOI層14中已經(jīng)導(dǎo)入有碳的狀態(tài)，所以能夠更可靠地減小溝道區(qū)域CHM(參照后述的圖34)中的隨機(jī)雜質(zhì)偏差。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖13的步驟S6的工序，如圖31所示，形成絕緣膜IFG和IS1。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖13的步驟S7的工序，如圖32所示，形成導(dǎo)電膜CF1。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖13的步驟S8的工序，如圖32所示，將導(dǎo)電膜CF1以及絕緣膜IFG和IS1圖案化。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖13的步驟S9的工序，如圖33所示，形成側(cè)壁間隔件SP1、SP2、SP3以及SP4。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖13的步驟S10的工序，如圖33所示，形成半導(dǎo)體膜24a、24b、24c以及24d。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖14的步驟S11的工序，如圖34所示，除去側(cè)壁間隔件SP1、SP2、SP3以及SP4。

接著，進(jìn)行相當(dāng)于圖14的步驟S12的工序，如圖34所示，形成n-型半導(dǎo)體區(qū)域21a、21c和21e以及p-型半導(dǎo)體區(qū)域21d(圖29的步驟S22)。

在該步驟S22中，以覆蓋低耐壓MISFET形成區(qū)域AR2且使存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24a和半導(dǎo)體膜24a下的SOI層14a，并導(dǎo)入半導(dǎo)體膜24b和半導(dǎo)體膜24b下的SOI層14a。另外，將n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24c和半導(dǎo)體膜24c下的SOI層14。

由此，在存儲器形成區(qū)域MR中，在俯視時相對于柵電極CG位于一方側(cè)(圖34中左側(cè))的部分的SOI層14a上形成n-型半導(dǎo)體區(qū)域21a。另外，在存儲器形成區(qū)域MR中，在俯視時，在相對于柵電極CG位于與一方側(cè)相反一側(cè)(圖34中右側(cè))的部分的SOI層14a中，形成n-型半導(dǎo)體區(qū)域21e。另外，在低耐壓MISFET形成區(qū)域AR1中，在俯視時夾著柵電極GE1位于兩側(cè)的部分的SOI層14上形成n-型半導(dǎo)體區(qū)域21c。n-型半導(dǎo)體區(qū)域21a和21e在存儲器形成區(qū)域MR中與柵電極CG匹配地形成，n-型半導(dǎo)體區(qū)域21c在低耐壓MISFET形成區(qū)域AR1中與柵電極GE1匹配地形成。

此外，n-型半導(dǎo)體區(qū)域21a在存儲器形成區(qū)域MR中也形成于半導(dǎo)體膜24a的上層部，n-型半導(dǎo)體區(qū)域21e在存儲器形成區(qū)域MR中也形成于半導(dǎo)體膜24b的上層部。另外，n-型半導(dǎo)體區(qū)域21c在低耐壓MISFET形成區(qū)域AR1中也形成于半導(dǎo)體膜24c的上層部。

另外，在該步驟S22中，以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1，且使低耐壓MISFET形成區(qū)域AR2露出的方式將抗蝕劑膜(圖示省略)圖案化。然后，利用將圖案化而成的抗蝕劑膜(圖示省略)作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入半導(dǎo)體膜24d和半導(dǎo)體膜24d下的SOI層14。

由此，在低耐壓MISFET形成區(qū)域AR2中，在俯視時夾著柵電極GE2位于兩側(cè)的部分的SOI層14上形成p-型半導(dǎo)體區(qū)域21d。p-型半導(dǎo)體區(qū)域21d在低耐壓MISFET形成區(qū)域AR2中與柵電極GE2匹配地形成。此外，p-型半導(dǎo)體區(qū)域21d在低耐壓MISFET形成區(qū)域AR2中也形成于半導(dǎo)體膜24d的上層部。

接著，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖14的步驟S13的工序，如圖35所示，形成側(cè)壁間隔件SW1、SW2、SW3以及SW4(圖29的步驟S23)。。

接著，如圖35所示，形成n+型半導(dǎo)體區(qū)域22a、22c以及22e(圖29的步驟S24)。

在該步驟S14中，以覆蓋低耐壓MISFET形成區(qū)域AR2且使存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1露出的方式將抗蝕劑膜PR1圖案化。然后，利用將圖案化而成的抗蝕劑膜PR1作為掩膜的離子注入法，例如將磷(P)或砷(As)等n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24a和半導(dǎo)體膜24a下的SOI層14a，并導(dǎo)入半導(dǎo)體膜24b和半導(dǎo)體膜24b下的SOI層14a。另外，將n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24c和半導(dǎo)體膜24c下的SOI層14。即，在半導(dǎo)體膜24a、24b和24c中，離子注入n型雜質(zhì)離子IM1。

由此，在存儲器形成區(qū)域MR中，在俯視時夾著側(cè)壁間隔件SW1位于與柵電極CG相反一側(cè)的部分的半導(dǎo)體膜24a和SOI層14a中形成n+型半導(dǎo)體區(qū)域22a。另外，在存儲器形成區(qū)域MR中，在俯視時夾著側(cè)壁間隔件SW2位于與柵電極CG相反一側(cè)的部分的半導(dǎo)體膜24b和SOI層14a中形成n+型半導(dǎo)體區(qū)域22e。并且，在低耐壓MISFET形成區(qū)域AR1中，在俯視時夾著側(cè)壁間隔件SW3位于與柵電極GE1相反一側(cè)的部分的半導(dǎo)體膜24c和SOI層14中形成n+型半導(dǎo)體區(qū)域22c。n+型半導(dǎo)體區(qū)域22a在存儲器形成區(qū)域MR中與側(cè)壁間隔件SW1匹配地形成，n+型半導(dǎo)體區(qū)域22e在存儲器形成區(qū)域MR中與側(cè)壁間隔件SW2匹配地形成。另外，n+型半導(dǎo)體區(qū)域22c在低耐壓MISFET形成區(qū)域AR1中與側(cè)壁間隔件SW3匹配地形成。調(diào)整離子注入時的注入條件，使得n+型半導(dǎo)體區(qū)域22a、22c以及22e中的n型雜質(zhì)濃度例如成為5×10¹⁹～5×10²⁰cm^-3左右。

由此，如圖35所示，在存儲器形成區(qū)域MR中，由p型阱PWM、柵極絕緣膜GIM、柵電極CG、側(cè)壁間隔件SW1和SW2、n-型半導(dǎo)體區(qū)域21a、n-型半導(dǎo)體區(qū)域21e、n+型半導(dǎo)體區(qū)域22a以及n+型半導(dǎo)體區(qū)域22e形成存儲單元MC。另外，如圖35所示，在低耐壓MISFET形成區(qū)域AR1中，由p型阱PWL、柵極絕緣膜GI1、柵電極GE1、側(cè)壁間隔件SW3、n-型半導(dǎo)體區(qū)域21c以及n+型半導(dǎo)體區(qū)域22c形成n溝道型MISFET7a。

此外，在該步驟S24中，以使區(qū)域AR4露出的方式將抗蝕劑膜PR1圖案化，在區(qū)域AR4中，n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2。然后，在區(qū)域AR4中形成接觸區(qū)域CR2，所述接觸區(qū)域CR2包括導(dǎo)入了n型雜質(zhì)的半導(dǎo)體膜24d和半導(dǎo)體區(qū)域VT2。

接著，如圖36所示，形成p+型半導(dǎo)體區(qū)域22d(圖29的步驟S25)。

在該步驟S25中，以覆蓋存儲器形成區(qū)域MR和低耐壓MISFET形成區(qū)域AR1，且使低耐壓MISFET形成區(qū)域AR2露出的方式將抗蝕劑膜PR2圖案化。然后，利用將圖案化而成的抗蝕劑膜PR2作為掩膜的離子注入法，例如將硼(B)等p型雜質(zhì)導(dǎo)入半導(dǎo)體膜24d和半導(dǎo)體膜24d下的SOI層14。即，在半導(dǎo)體膜24d中離子注入p型雜質(zhì)離子IM2。

由此，在低耐壓MISFET形成區(qū)域AR2中，在俯視時夾著側(cè)壁間隔件SW4位于與柵電極GE2相反一側(cè)的部分的半導(dǎo)體膜24b和SOI層14中形成p+型半導(dǎo)體區(qū)域22d。p+型半導(dǎo)體區(qū)域22d在低耐壓MISFET形成區(qū)域AR2中與側(cè)壁間隔件SW4匹配地形成。調(diào)整離子注入時的注入條件，使得p+型半導(dǎo)體區(qū)域22d中的p型雜質(zhì)濃度例如成為5×10¹⁹～5×10²⁰cm^-3左右。

此外，在該步驟S25中，以使區(qū)域AR3露出的方式將抗蝕劑膜PR2圖案化，在區(qū)域AR3中，n型雜質(zhì)導(dǎo)入半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1。然后，在區(qū)域AR3中形成接觸區(qū)域CR1，所述接觸區(qū)域CR1包括導(dǎo)入了p型雜質(zhì)的半導(dǎo)體膜24c和半導(dǎo)體區(qū)域VT1。

之后，與實(shí)施方式1的半導(dǎo)體器件的制造方法同樣地，進(jìn)行相當(dāng)于圖14的步驟S16～步驟S18的工序，如圖27所示，能夠形成本實(shí)施方式2的半導(dǎo)體器件。

以上，基于實(shí)施方式具體說明了由本發(fā)明人進(jìn)行的發(fā)明，但不言而喻的是，本發(fā)明不限定于所述實(shí)施方式，在不偏離其要旨的范圍內(nèi)能夠進(jìn)行各種變更。

本發(fā)明至少包括以下實(shí)施方式。

〔附記1〕

一種半導(dǎo)體器件的制造方法，具有：

(a)準(zhǔn)備半導(dǎo)體襯底的工序，所述半導(dǎo)體襯底包括基體、在所述基體的主面的第一區(qū)域和所述基體的所述主面的第二區(qū)域中形成在所述基體上的絕緣層以及形成在所述絕緣層上的半導(dǎo)體層；

(b)在所述第一區(qū)域中，向所述半導(dǎo)體層導(dǎo)入第一導(dǎo)電型的第一雜質(zhì)的工序；以及

(c)在所述第一區(qū)域中，在所述半導(dǎo)體層上形成在內(nèi)部具有電荷存儲部的第一柵極絕緣膜，在所述第一柵極絕緣膜上形成第一柵電極，在位于所述第一柵電極下方的部分的所述半導(dǎo)體層中形成第一半導(dǎo)體區(qū)域，在所述第二區(qū)域中，在所述半導(dǎo)體層上形成第二柵極絕緣膜，在所述第二柵極絕緣膜上形成第二柵電極，在位于所述第二柵電極下方的部分的所述半導(dǎo)體層形成第二半導(dǎo)體區(qū)域的工序，

由所述第一柵極絕緣膜、所述第一柵電極以及所述第一半導(dǎo)體區(qū)域形成非易失性存儲單元，

由所述第二柵極絕緣膜、所述第二柵電極以及所述第二半導(dǎo)體區(qū)域形成MISFET，

所述第二半導(dǎo)體區(qū)域以比所述第一半導(dǎo)體區(qū)域中的所述第一雜質(zhì)的濃度低的濃度含有所述第一雜質(zhì)或不含有所述第一雜質(zhì)。

〔附記2〕

在附記1記載的半導(dǎo)體器件的制造方法中，

所述第二半導(dǎo)體區(qū)域含有所述第一雜質(zhì)，

所述第一半導(dǎo)體區(qū)域中的與所述絕緣層接觸的第一部分中的所述第一雜質(zhì)的濃度比所述第二半導(dǎo)體區(qū)域中的所述第一雜質(zhì)的濃度高。

〔附記3〕

在附記1記載的半導(dǎo)體器件的制造方法中，

所述第一半導(dǎo)體區(qū)域中的與所述第一柵極絕緣膜接觸的第二部分以比所述第一半導(dǎo)體區(qū)域中的與所述絕緣層接觸的第三部分中的所述第一雜質(zhì)的濃度低的濃度含有所述第一雜質(zhì)，或不含有所述第一雜質(zhì)。

〔附記4〕

在附記1記載的半導(dǎo)體器件的制造方法中，

所述第一導(dǎo)電型為p型，

所述第一雜質(zhì)由硼構(gòu)成，

所述半導(dǎo)體器件的制造方法還具有：

(d)在所述(a)工序之后，所述(b)工序之前，在所述第一區(qū)域中，在所述半導(dǎo)體層中導(dǎo)入由碳構(gòu)成的第二雜質(zhì)的工序。

〔附記5〕

在附記1記載的半導(dǎo)體器件的制造方法中，具有：

(e)在所述第一區(qū)域中，在俯視時相對于所述第一柵電極位于第一側(cè)的部分的所述半導(dǎo)體層中形成n型的第三半導(dǎo)體區(qū)域的工序。

所述第一導(dǎo)電型為p型，

在向所述非易失性存儲單元寫入數(shù)據(jù)時，從所述第三半導(dǎo)體區(qū)域向所述電荷存儲部注入電子，

在擦除存儲于所述非易失性存儲單元的數(shù)據(jù)時，從所述第一半導(dǎo)體區(qū)域向所述電荷存儲部注入空穴。