本發(fā)明涉及半導(dǎo)體封裝技術(shù)領(lǐng)域，特別是涉及一種將多個(gè)邏輯晶粒(logicdie)及雙埠隨機(jī)存取存儲(chǔ)器(dual-portram)整合在單一封裝的半導(dǎo)體封裝及其制造方法。

背景技術(shù)：

雙埠隨機(jī)存取存儲(chǔ)器(dual-portram)是本領(lǐng)域公知的。雙埠隨機(jī)存取存儲(chǔ)器可以同時(shí)在不同地址讀取并寫入不同的存儲(chǔ)胞(memorycell)。雙埠隨機(jī)存取存儲(chǔ)器和單埠隨機(jī)存取存儲(chǔ)器(single-portram)的主要區(qū)別在于，單埠隨機(jī)存取存儲(chǔ)器一次只能存取單一地址。因此，單埠隨機(jī)存取存儲(chǔ)器各時(shí)鐘周期(clockcycle)只允許讀取或?qū)懭胍粋€(gè)存儲(chǔ)單元。

視頻ram(videoram)，又稱為vram，是一種雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)，主要用于視頻存儲(chǔ)器。vram允許計(jì)算機(jī)的中央處理器(cpu)，在視頻硬件讀取圖像到屏幕的同時(shí)又能繪制圖像。其它類型的雙埠隨機(jī)存取存儲(chǔ)器則以靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)為基礎(chǔ)。計(jì)算機(jī)的cpu其處理器緩存器(processorregister)多為一雙埠或多埠(multi-ported)隨機(jī)存取存儲(chǔ)器。

圖1例示現(xiàn)有的存儲(chǔ)器系統(tǒng)100，其包含一電路板101、安裝在電路板101上的一雙埠隨機(jī)存取存儲(chǔ)器120，及安裝在雙埠隨機(jī)存取存儲(chǔ)器120兩個(gè)相對(duì)側(cè)的電路板101上的兩個(gè)處理器140及160。兩個(gè)處理器140及160是透過電路板101上的存儲(chǔ)器總線(memorybus)110與雙埠隨機(jī)存取存儲(chǔ)器120信號(hào)連通。本技術(shù)領(lǐng)域中，仍希望能進(jìn)一步改進(jìn)處理器140和160與雙埠隨機(jī)存取存儲(chǔ)器120之間的數(shù)據(jù)傳輸速度。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的在提供一種改良的半導(dǎo)體封裝及其制造方法，其能夠?qū)⒍鄠€(gè)邏輯晶粒(logicdie)及雙埠隨機(jī)存取存儲(chǔ)器(dual-portram)整合在單一封裝。

本發(fā)明一實(shí)施例披露一種半導(dǎo)體封裝，包含一第一邏輯晶粒；一第二邏輯晶粒，鄰近第一邏輯晶粒而設(shè)置；一架橋存儲(chǔ)器晶粒，耦接至第一邏輯晶粒與第二邏輯晶粒；一重布層(rdl)結(jié)構(gòu)，耦合第一邏輯晶粒與第二邏輯晶粒；以及一模塑料，至少部分包覆第一邏輯晶粒、第二邏輯晶粒及架橋存儲(chǔ)器晶粒。

根據(jù)本發(fā)明一實(shí)施例，第一邏輯晶粒與第二邏輯晶粒位于共平面。架橋存儲(chǔ)器晶粒是以面對(duì)面覆晶組態(tài)與第一邏輯晶粒與第二邏輯晶粒電連接。

根據(jù)本發(fā)明一實(shí)施例，架橋存儲(chǔ)器晶粒是一雙埠隨機(jī)存取存儲(chǔ)器(dual-portram)。例如，架橋存儲(chǔ)器晶粒是一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)。

根據(jù)本發(fā)明一實(shí)施例，第一邏輯晶粒包含中央處理器單元、繪圖處理器單元或應(yīng)用處理器。第二邏輯晶粒包含中央處理器單元、繪圖處理器單元或應(yīng)用處理器。

根據(jù)本發(fā)明一實(shí)施例，架橋存儲(chǔ)器晶粒容許第一邏輯晶粒與第二邏輯晶粒之間的處理器間信號(hào)傳遞。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。

附圖說明

附圖提供對(duì)于此實(shí)施例更深入的了解，并納入此說明書成為其中一部分。這些附圖與描述，用來說明一些實(shí)施例的原理。

圖1例示現(xiàn)有的存儲(chǔ)器系統(tǒng)。

圖2至圖6為依據(jù)本發(fā)明一實(shí)施例所繪示的制造半導(dǎo)體封裝的方法剖面示意圖。

圖7為依據(jù)本發(fā)明另一實(shí)施例所繪示的半導(dǎo)體封裝的剖面示意圖。

圖8至圖12為依據(jù)本發(fā)明又另一實(shí)施例所繪示的制造半導(dǎo)體封裝的方法剖面示意圖。

圖13為依據(jù)本發(fā)明又另一實(shí)施例所繪示的半導(dǎo)體封裝的剖面示意圖。

其中，附圖標(biāo)記說明如下：

1、2、3、4半導(dǎo)體封裝

10載板

11、12邏輯晶粒

11a、12a、13a有源面

13b非有源面

13架橋存儲(chǔ)器晶粒

20模塑料

30重布層(rdl)結(jié)構(gòu)

40焊錫凸塊或錫球

60上層重布層結(jié)構(gòu)

111、112、121、122、131輸出/輸入(i/o)墊

113、123、133連接件

116、126、132穿板通孔

202穿模通孔

301、601介電層

302、602金屬層

302a焊接墊

303防焊層

303a防焊開孔

304鈍化層

100存儲(chǔ)器系統(tǒng)

101電路板

110存儲(chǔ)器總線

120雙埠隨機(jī)存取存儲(chǔ)器

140、160處理器

具體實(shí)施方式

接下來的詳細(xì)敘述是參照相關(guān)附圖所示內(nèi)容，用來說明可依據(jù)本發(fā)明具體實(shí)行的實(shí)施例。這些實(shí)施例已提供足夠的細(xì)節(jié)，可使本領(lǐng)域技術(shù)人員充分了解并具體實(shí)行本發(fā)明。在不悖離本發(fā)明的范圍內(nèi)，仍可做結(jié)構(gòu)上的等效修改，并延伸應(yīng)用在其他實(shí)施例上。

因此，接下來的詳細(xì)描述并非用來對(duì)本發(fā)明加以限制。本發(fā)明涵蓋的范圍由其權(quán)利要求來界定。與本發(fā)明權(quán)利要求所述各組件或限制具均等意義的，也應(yīng)屬本發(fā)明涵蓋的范圍。

本發(fā)明實(shí)施例所參照的附圖為示意圖，并未按原比例繪制，且相同或類似的特征通常以相同的附圖標(biāo)記描述。在本說明書中，“晶?！薄ⅰ鞍雽?dǎo)體芯片”與“半導(dǎo)體晶?！本呦嗤猓山惶媸褂?。

在本說明書中，“晶圓”與“襯底”意指任何包含一暴露面，可依據(jù)本發(fā)明實(shí)施例所示在其上沉積材料，制造集成電路結(jié)構(gòu)的結(jié)構(gòu)物，例如重布層(rdl)。須了解的是“襯底”包含半導(dǎo)體晶圓，但并不限于此。"襯底"在工藝中也意指包含制造在其上的材料層的半導(dǎo)體結(jié)構(gòu)物。

本發(fā)明披露一種多處理器半導(dǎo)體封裝，將至少兩個(gè)邏輯晶粒(logicdie)及一架橋存儲(chǔ)器晶粒(bridgememorydie)整合在單一的封裝體中。所述架橋存儲(chǔ)器晶粒可以是一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)，而所述邏輯晶粒同時(shí)對(duì)所述架橋存儲(chǔ)器晶粒內(nèi)的存儲(chǔ)單元進(jìn)行尋址及存取。相較于先前技藝，存儲(chǔ)器晶粒與邏輯晶粒之間的信號(hào)傳遞距離縮短，故存儲(chǔ)器操作速率(memoryoperatingspeed)及信號(hào)完整性(signalintegrity)可以獲得改善。

請(qǐng)參閱圖2至圖6，是依據(jù)本發(fā)明一實(shí)施例所繪示的制造半導(dǎo)體封裝的方法剖面示意圖。首先，如圖2所示，提供一載板10。載板10可以是一可卸式襯底材料，適合用于承載支撐一薄型襯底或晶圓。例如，載板10可以包含硅、玻璃或金屬，但不限于此。接著，將邏輯晶粒11及邏輯晶粒12貼合至載板10一上表面，使邏輯晶粒11及12的有源面11a及12a面朝上。其中，邏輯晶粒11是鄰近邏輯晶粒12而設(shè)置，且邏輯晶粒11與邏輯晶粒12位于共平面。

根據(jù)本發(fā)明實(shí)施例，例如，邏輯晶粒11及邏輯晶粒12可以包含中央處理器單元(centralprocessingunits，cpu)、繪圖處理器單元(graphicsprocessingunits，gpu)或應(yīng)用處理器(applicationprocessor)，但不限于此。邏輯晶粒11及邏輯晶粒12也可以是，例如，系統(tǒng)單芯片(systemonachip，soc)，但不限于此。

在邏輯晶粒11的有源面11a上，提供多個(gè)輸出/輸入(input/output，i/o)墊111及112，其中，i/o墊112被設(shè)置在邏輯晶粒11接近邏輯晶粒12的一邊緣上。i/o墊111上則分別形成有連接件113，例如金屬凸塊或金屬柱。根據(jù)本發(fā)明實(shí)施例，連接件113可以包含銅、鋁、金等等，但不限于此。同樣的，在邏輯晶粒12的有源面12a上，提供多個(gè)輸出/輸入(i/o)墊121及122，其中，i/o墊122被設(shè)置在邏輯晶粒12接近邏輯晶粒11的一邊緣上。i/o墊121上則分別形成有連接件123，例如金屬凸塊或金屬柱。根據(jù)本發(fā)明實(shí)施例，連接件123可以包含銅、鋁、金等等，但不限于此。

如圖3所示，接著將架橋存儲(chǔ)器晶粒(bridgememorydie)13耦接到邏輯晶粒11及邏輯晶粒12上。架橋存儲(chǔ)器晶粒13是透過連接件133，例如微凸塊(microbump)、焊錫凸塊、金屬凸塊或金屬柱，安置固定在相應(yīng)的i/o墊112及122上。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13可以是一覆晶存儲(chǔ)器晶粒(flipchipmemorydie)。架橋存儲(chǔ)器晶粒13的有源面13a是面朝向邏輯晶粒11及邏輯晶粒12，以面對(duì)面覆晶組態(tài)(face-to-faceconfiguration)與邏輯晶粒11與邏輯晶粒12電連接。架橋存儲(chǔ)器晶粒13的有源面13a上提供多個(gè)i/o墊131。架橋存儲(chǔ)器晶粒13的非有源面13b(在此圖中為相對(duì)于有源面13a的架橋存儲(chǔ)器晶粒13的上表面)是大致與連接件123的上表面齊平或共平面。

根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13可以是一雙埠隨機(jī)存取存儲(chǔ)器(dual-portram)，例如一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)，但不限于此。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13容許邏輯晶粒11與邏輯晶粒12之間的數(shù)據(jù)交換或任何的處理器間信號(hào)傳遞(inter-processorcommunication)。雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其提供一個(gè)額外的輸入/輸出端口給存儲(chǔ)器數(shù)組，故具有優(yōu)于傳統(tǒng)dram的速度優(yōu)勢(shì)。在傳統(tǒng)的dram，由于通過單一的隨機(jī)存取埠，故讀取及寫入兩種操作無法同時(shí)進(jìn)行。在雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器中，除了隨機(jī)存取埠，還另提供一第二端口(通常是一串行端口)。在序列移位寄存器(serialshiftregister)與存儲(chǔ)器數(shù)組(array)之間，數(shù)據(jù)可同時(shí)被讀出及寫入。

根據(jù)本發(fā)明實(shí)施例，例如，沿著架橋存儲(chǔ)器晶粒13的外圍，可以設(shè)置穿板通孔(throughsubstratevia)132。穿板通孔132可以利用已知的穿硅通孔(tsv)工藝來制造，其中穿板通孔132至少電連接至部分的i/o墊131。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13可以透過至少部分穿板通孔132與rdl結(jié)構(gòu)中的金屬層電連接。例如，電源或接地信號(hào)可以借由rdl結(jié)構(gòu)及穿板通孔132提供給架橋存儲(chǔ)器晶粒13。

根據(jù)本發(fā)明實(shí)施例，例如，架橋存儲(chǔ)器晶粒13可以利用一覆晶接合工藝(flip-chipbondingprocess)耦合到邏輯晶粒11與邏輯晶粒12上。借由提供這樣的面對(duì)面覆晶組態(tài)，架橋存儲(chǔ)器晶粒13可以被設(shè)置在接近邏輯晶粒11與邏輯晶粒12的位置。如此一來，存儲(chǔ)器晶粒與邏輯晶粒之間的信號(hào)傳遞距離縮短，故存儲(chǔ)器操作速率(memoryoperatingspeed)及信號(hào)完整性(signalintegrity)可以獲得改善。

如圖4所示，接著形成一模塑料20，其至少部分包覆邏輯晶粒11、邏輯晶粒12、架橋存儲(chǔ)器晶粒13，及連接件113及123。模塑料20可以填入架橋存儲(chǔ)器晶粒13與兩個(gè)邏輯晶粒11、12之間的細(xì)縫，并填入兩個(gè)邏輯晶粒11、12之間的細(xì)縫。根據(jù)本發(fā)明實(shí)施例，后續(xù)可以對(duì)模塑料20進(jìn)行一固化工藝。

根據(jù)本發(fā)明實(shí)施例，模塑料20例如為高分子聚合物、環(huán)氧樹脂及/或二氧化硅填充劑的混和物，但并不限于此。根據(jù)本發(fā)明實(shí)施例，可以再對(duì)模塑料20進(jìn)行一拋光工藝，以顯露出架橋存儲(chǔ)器晶粒13的穿板通孔132的上表面，以及連接件113、123的上表面。

如圖5所示，接著形成一重布層(rdl)結(jié)構(gòu)30，使其耦合架橋存儲(chǔ)器晶粒13的穿板通孔132及連接件113、123的上表面。rdl結(jié)構(gòu)30可以包含，但不限于，至少一介電層301及至少一金屬層302，設(shè)于介電層301中。介電層301可包含有機(jī)材料，例如，聚亞酰胺(polyimide)，或者無機(jī)材料，例如氮化硅、氧化硅等，但不限于此。金屬層302可包含鋁、銅、鎢、鈦、氮化鈦或類似的材料。上述rdl結(jié)構(gòu)30可以利用本技術(shù)領(lǐng)域的已知方法形成。

rdl結(jié)構(gòu)30可以另包含一鈍化層或一防焊層303，覆蓋rdl結(jié)構(gòu)30的下表面。防焊層303中可以形成有防焊開孔303a，顯露出各焊接墊302a。焊錫凸塊(例如，c4凸塊)或錫球(例如bga錫球)40被設(shè)置在rdl結(jié)構(gòu)30下表面的各個(gè)防焊開孔303a中，構(gòu)成一球格數(shù)組(ballgridarray)。雖然未明示在圖中，本領(lǐng)域技術(shù)人員應(yīng)理解在形成上述錫球40之前，可以先形成一凸塊下金屬(ubm)層。

如圖6所示，在rdl結(jié)構(gòu)30下表面形成焊錫凸塊或錫球40之后，接著將載板10去除。上述去除載板10可以利用激光工藝、紫外線(uv)照射、拋光或蝕刻工藝，但不限于此。最后，對(duì)此晶圓級(jí)封裝進(jìn)行一晶圓切割工藝，將個(gè)別的半導(dǎo)體封裝1彼此分離。

根據(jù)本發(fā)明實(shí)施例，半導(dǎo)體封裝1包含有兩個(gè)邏輯晶粒11、12同時(shí)耦合到一架橋存儲(chǔ)器晶粒13。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13是直接耦合到rdl結(jié)構(gòu)30。架橋存儲(chǔ)器晶粒13的非有源面13b是直接接觸rdl結(jié)構(gòu)30。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13是透過穿板通孔132與rdl結(jié)構(gòu)30中的金屬層302電連接。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13是位在rdl結(jié)構(gòu)30與邏輯晶粒11、12之間。

本發(fā)明的優(yōu)點(diǎn)在于數(shù)據(jù)或信號(hào)可以直接透過架橋存儲(chǔ)器晶粒13與邏輯晶粒11、12之間的連接件133傳遞。架橋存儲(chǔ)器晶粒13可以是一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)，容許處理器間信號(hào)傳遞。邏輯晶粒11、12可以共享架橋存儲(chǔ)器晶粒13，且以較短的路徑對(duì)架橋存儲(chǔ)器晶粒13同時(shí)進(jìn)行存取動(dòng)作，故能夠提升存儲(chǔ)器操作速率及改善信號(hào)完整性。

圖7為依據(jù)本發(fā)明另一實(shí)施例所繪示的半導(dǎo)體封裝的剖面示意圖，其中相同的層、區(qū)域或組件仍沿用相同的符號(hào)表示。如圖7所示，半導(dǎo)體封裝2與圖6中的半導(dǎo)體封裝1的主要差異在于，半導(dǎo)體封裝2的架橋存儲(chǔ)器晶粒13中不具有穿板通孔132。因此，架橋存儲(chǔ)器晶粒13中的電路并不會(huì)直接耦合到rdl結(jié)構(gòu)30。

圖8至圖12為依據(jù)本發(fā)明又另一實(shí)施例所繪示的制造半導(dǎo)體封裝的方法剖面示意圖。首先，如圖8所示，提供一載板10。載板10可以是一可卸式襯底材料，適合用于承載支撐一薄型襯底或晶圓。例如，載板10可以包含硅、玻璃或金屬，但不限于此。

接著，直接在載板10上形成一重布層(rdl)結(jié)構(gòu)30。rdl結(jié)構(gòu)30可以包含，但不限于，至少一介電層301及至少一金屬層302，設(shè)于介電層301中。介電層301可包含有機(jī)材料，例如，聚亞酰胺(polyimide)，或者無機(jī)材料，例如氮化硅、氧化硅等，但不限于此。金屬層302可包含鋁、銅、鎢、鈦、氮化鈦或類似的材料。rdl結(jié)構(gòu)30可以另包含一鈍化層或一防焊層303，覆蓋rdl結(jié)構(gòu)30的下表面。rdl結(jié)構(gòu)30可以另包含一鈍化層304，覆蓋rdl結(jié)構(gòu)30的上表面。

如圖9所示，接著，將邏輯晶粒11及邏輯晶粒12貼合到載板10上，使邏輯晶粒11及12的有源面11a及12a面朝向rdl結(jié)構(gòu)30。其中，邏輯晶粒11是鄰近邏輯晶粒12而設(shè)置，且邏輯晶粒11與邏輯晶粒12位于共平面。根據(jù)本發(fā)明實(shí)施例，邏輯晶粒11與邏輯晶粒12為覆晶晶粒。例如，邏輯晶粒11及邏輯晶粒12可以包含中央處理器單元(centralprocessingunits，cpu)、繪圖處理器單元(graphicsprocessingunits，gpu)或應(yīng)用處理器(applicationprocessor)，但不限于此。邏輯晶粒11及邏輯晶粒12也可以是，例如，系統(tǒng)單芯片(systemonachip，soc)，但不限于此。邏輯晶粒11可以具有與邏輯晶粒12不相同的功能，例如，邏輯晶粒11可以是cpu，而邏輯晶粒12可以是gpu，但不限于此。

在邏輯晶粒11的有源面11a上，提供多個(gè)輸出/輸入(i/o)墊111。i/o墊111上形成有連接件113，例如微凸塊、焊錫凸塊、金屬凸塊或金屬柱。根據(jù)本發(fā)明實(shí)施例，連接件113可以包含銅、鋁、金等等，但不限于此。同樣的，在邏輯晶粒12的有源面12a上，提供有多個(gè)輸出/輸入(i/o)墊121。i/o墊121上形成有連接件123，例如微凸塊、焊錫凸塊、金屬凸塊或金屬柱。根據(jù)本發(fā)明實(shí)施例，連接件123可以包含銅、鋁、金等等，但不限于此。

根據(jù)本發(fā)明實(shí)施例，邏輯晶粒11另包含有多個(gè)穿板通孔116，設(shè)置在邏輯晶粒11接近邏輯晶粒12的一邊緣上。至少部分的穿板通孔116是電連接到至少部分的i/o墊111。邏輯晶粒12另包含有多個(gè)穿板通孔126，設(shè)置在邏輯晶粒12接近邏輯晶粒11的一邊緣上。至少部分的穿板通孔126是電連接到至少部分的i/o墊121。

如圖10所示，接著將架橋存儲(chǔ)器晶粒(bridgememorydie)13耦接到邏輯晶粒11及邏輯晶粒12上。架橋存儲(chǔ)器晶粒13是借由連接件133，例如微凸塊、焊錫凸塊、金屬凸塊或金屬柱，安置固定在相應(yīng)的穿板通孔116、126上。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13可以是一覆晶存儲(chǔ)器晶粒(flipchipmemorydie)。架橋存儲(chǔ)器晶粒13的有源面13a是面朝下，面向邏輯晶粒11及邏輯晶粒12，并透過穿板通孔116、126電連接到邏輯晶粒11及邏輯晶粒12的內(nèi)部電路。架橋存儲(chǔ)器晶粒13的有源面13a上提供多個(gè)i/o墊131。

根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13可以是一雙埠隨機(jī)存取存儲(chǔ)器，例如一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，但不限于此。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13容許邏輯晶粒11與邏輯晶粒12之間的數(shù)據(jù)交換或任何的處理器間信號(hào)傳遞。雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，其提供一個(gè)額外的輸入/輸出端口給存儲(chǔ)器數(shù)組，故具有優(yōu)于傳統(tǒng)dram的速度優(yōu)勢(shì)。在傳統(tǒng)的dram，由于通過單一的隨機(jī)存取埠，故讀取及寫入兩種操作無法同時(shí)進(jìn)行。在雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器中，除了隨機(jī)存取埠，還另提供一第二端口(通常是一串行端口)。在序列移位寄存器與存儲(chǔ)器數(shù)組之間，數(shù)據(jù)可同時(shí)被讀出及寫入。

如圖11所示，接著形成一模塑料20，其至少部分包覆邏輯晶粒11、邏輯晶粒12、架橋存儲(chǔ)器晶粒13，及連接件113、123、133。模塑料20可以填入架橋存儲(chǔ)器晶粒13與兩個(gè)邏輯晶粒11、12之間的細(xì)縫，并填入兩個(gè)邏輯晶粒11、12之間的細(xì)縫。根據(jù)本發(fā)明實(shí)施例，后續(xù)可以對(duì)模塑料20進(jìn)行一固化工藝。架橋存儲(chǔ)器晶粒13的非有源面13b(在此圖中為相對(duì)于有源面13a的架橋存儲(chǔ)器晶粒13的上表面)是大致與模塑料20的上表面齊平或共平面。

如圖12所示，在形成模塑料20之后，接著將載板10去除。上述去除載板10可以利用激光工藝、紫外線(uv)照射、拋光或蝕刻工藝，但不限于此。接著在防焊層303中形成防焊開孔303a，顯露出各別焊接墊302a。再將焊錫凸塊(例如，c4凸塊)或錫球(例如bga錫球)40設(shè)置在rdl結(jié)構(gòu)30下表面的各個(gè)防焊開孔303a中，構(gòu)成一球格數(shù)組(ballgridarray)。雖然未明示在圖中，熟習(xí)所述項(xiàng)技藝者應(yīng)理解在形成上述錫球40之前，可以先形成一凸塊下金屬(ubm)層。最后，對(duì)此晶圓級(jí)封裝進(jìn)行一晶圓切割工藝，將個(gè)別的半導(dǎo)體封裝3彼此分離。

根據(jù)本發(fā)明實(shí)施例，半導(dǎo)體封裝3包含有兩個(gè)邏輯晶粒11、12同時(shí)耦合到一架橋存儲(chǔ)器晶粒13。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13不直接耦合到rdl結(jié)構(gòu)30。架橋存儲(chǔ)器晶粒13的非有源面13b不直接接觸rdl結(jié)構(gòu)30。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13是透過穿板通孔116、126及連接件133與邏輯晶粒11、12電連接。根據(jù)本發(fā)明實(shí)施例，架橋存儲(chǔ)器晶粒13是位在rdl結(jié)構(gòu)30與邏輯晶粒11、12之間。根據(jù)本發(fā)明實(shí)施例，邏輯晶粒11、12是位在rdl結(jié)構(gòu)30與架橋存儲(chǔ)器晶粒13之間。

圖13為依據(jù)本發(fā)明又另一實(shí)施例所繪示的半導(dǎo)體封裝的剖面示意圖，其中相同的層、區(qū)域或組件仍沿用相同的符號(hào)表示。如第13圖所示，半導(dǎo)體封裝4與圖12中的半導(dǎo)體封裝3的主要差異在于，半導(dǎo)體封裝4的架橋存儲(chǔ)器晶粒13另包含有穿板通孔132。半導(dǎo)體封裝4另包含有一上層重布層結(jié)構(gòu)60，直接設(shè)在架橋存儲(chǔ)器晶粒13的非有源面13b上以及模塑料20的上表面。所述上層重布層結(jié)構(gòu)60包含至少一介電層601以及至少一金屬層602，位在介電層601中。半導(dǎo)體封裝4另包含有一穿模通孔(throughmoldvia)202，其電連接到上層重布層結(jié)構(gòu)60的金屬層602。因此，架橋存儲(chǔ)器晶粒13內(nèi)的電路是透過上層重布層結(jié)構(gòu)60與穿模通孔202耦合到rdl結(jié)構(gòu)30。

本發(fā)明的優(yōu)點(diǎn)在于數(shù)據(jù)或信號(hào)可以直接透過架橋存儲(chǔ)器晶粒13與邏輯晶粒11、12之間的連接件133傳遞。架橋存儲(chǔ)器晶粒13可以是一雙端口動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dual-portdram)，容許處理器間信號(hào)傳遞。邏輯晶粒11、12可以共享架橋存儲(chǔ)器晶粒13，且以較短的路徑對(duì)架橋存儲(chǔ)器晶粒13同時(shí)進(jìn)行存取動(dòng)作，故能夠提升存儲(chǔ)器操作速率及改善信號(hào)完整性。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。