本發(fā)明通常涉及半導(dǎo)體裝置及集成電路制造，尤其涉及雙極結(jié)型晶體管的制造方法及裝置結(jié)構(gòu)。

背景技術(shù)：

除其它終端使用以外，雙極結(jié)型晶體管可見(jiàn)于高頻及高功率應(yīng)用中。尤其，雙極結(jié)型晶體管在無(wú)線通信系統(tǒng)及移動(dòng)裝置的放大器、開(kāi)關(guān)及振蕩器中可獲得特定的終端使用。雙極結(jié)型晶體管也可用于高速邏輯電路。雙極結(jié)型晶體管是三終端電子裝置，其包括由不同半導(dǎo)體材料區(qū)定義的發(fā)射極、本征基極(intrinsic base)以及集電極(collector)。在該裝置結(jié)構(gòu)中，本征基極位于發(fā)射極與集電極之間。NPN雙極結(jié)型晶體管可包括構(gòu)成發(fā)射極及集電極的n型半導(dǎo)體材料區(qū)，以及構(gòu)成本征基極的p型半導(dǎo)體材料區(qū)。PNP雙極結(jié)型晶體管包括構(gòu)成發(fā)射極及集電極的p型半導(dǎo)體材料區(qū)，以及構(gòu)成本征基極的n型半導(dǎo)體材料區(qū)。于工作時(shí)，基極-發(fā)射極結(jié)正向偏置且基極-集電極結(jié)反向偏置。集電極-發(fā)射極電流可由基極-發(fā)射極電壓控制。

雙極結(jié)型晶體管需要改進(jìn)的制造方法及裝置結(jié)構(gòu)。

技術(shù)實(shí)現(xiàn)要素：

在本發(fā)明的一個(gè)實(shí)施例中，提供一種方法以利用包括高電阻操作晶圓的絕緣體上硅襯底形成裝置結(jié)構(gòu)。在該高電阻操作晶圓中形成摻雜區(qū)。形成穿過(guò)該絕緣體上硅襯底的裝置層及絕緣體埋層延伸至該高電阻操作晶圓的第一溝槽。該摻雜區(qū)包括相對(duì)該第一溝槽橫向延伸的橫向延伸部分。在該第一溝槽內(nèi)外延生長(zhǎng)半導(dǎo)體層，以及利用該半導(dǎo)體層的至少部分形成裝置結(jié)構(gòu)。形成穿過(guò)該裝置層及該絕緣體埋層延伸至該摻雜區(qū)的該橫向延伸部分的第二溝槽，以及在該第二溝槽中形成導(dǎo)電插塞。該摻雜區(qū)及該插塞包括體接觸。

在本發(fā)明的一個(gè)實(shí)施例中，利用具有高電阻操作晶圓、絕緣體埋層及裝置層的絕緣體上硅襯底形成裝置結(jié)構(gòu)。該裝置結(jié)構(gòu)包括位于穿過(guò)該裝置層及該絕緣體埋層延伸至該高電阻操作晶圓的第一溝槽中的半導(dǎo)體層。裝置結(jié)構(gòu)至少部分形成于該半導(dǎo)體層中。位于該高電阻操作晶圓中的摻雜區(qū)包括相對(duì)該第一溝槽橫向延伸的該摻雜區(qū)的橫向延伸部分。位于第二溝槽中的插塞穿過(guò)該裝置層及該絕緣體埋層延伸至該摻雜區(qū)的該橫向延伸部分。該摻雜區(qū)及該插塞包括體接觸。

附圖說(shuō)明

包含于并構(gòu)成本說(shuō)明書(shū)的一部分的附圖說(shuō)明本發(fā)明的各種實(shí)施例，并與上面所作的本發(fā)明的概括說(shuō)明以及下面所作的實(shí)施例的詳細(xì)說(shuō)明一起用于解釋本發(fā)明的實(shí)施例。

圖1至4顯示依據(jù)本發(fā)明的一個(gè)實(shí)施例處于制造裝置結(jié)構(gòu)的制程方法的連續(xù)制造階段中的襯底的部分的剖視圖。

圖5顯示依據(jù)本發(fā)明的一個(gè)替代實(shí)施例通過(guò)制造裝置結(jié)構(gòu)的制程方法加工的襯底部分的剖視圖。

圖6顯示依據(jù)本發(fā)明的一個(gè)替代實(shí)施例通過(guò)制造裝置結(jié)構(gòu)的制程方法加工的襯底部分的剖視圖。

圖7顯示依據(jù)本發(fā)明的一個(gè)替代實(shí)施例通過(guò)制造裝置結(jié)構(gòu)的制程方法加工的襯底部分的剖視圖。

圖8A及8B顯示依據(jù)本發(fā)明的一個(gè)替代實(shí)施例通過(guò)制造裝置結(jié)構(gòu)的制程方法加工的襯底部分的剖視圖。

具體實(shí)施方式

請(qǐng)參照?qǐng)D1且依據(jù)本發(fā)明的一個(gè)實(shí)施例，絕緣體上半導(dǎo)體(semiconductor-on-insulator；SOI)襯底10包括裝置層12、絕緣體埋層14以及高電阻操作晶圓16。裝置層12通過(guò)介于中間的絕緣體埋層14與高電阻操作晶圓16隔開(kāi)并遠(yuǎn)遠(yuǎn)薄于高電阻操作晶圓16。裝置層12支撐于絕緣體埋層14的頂部表面14a上并通過(guò)絕緣體埋層14與高電阻操作晶圓16電性絕緣。絕緣體埋層14可由電性絕緣體組成，且尤其可構(gòu)成由二氧化硅(例如SiO₂)組成的氧化物埋層。高電阻操作晶圓16可以大于1kΩ-cm的電阻率為特征，且可由高電阻硅、藍(lán)寶石、石英、氧化鋁或其它合適的材料組成。

通過(guò)沉積硬掩膜、利用光刻及蝕刻制程圖案化硬掩膜及裝置層12以定義溝槽、沉積電性絕緣體以填充該些溝槽、利用化學(xué)機(jī)械拋光制程相對(duì)該硬掩膜平坦化該電性絕緣體以及移除該硬掩膜而在SOI襯底10的裝置層12中可形成溝槽隔離區(qū)18。在一個(gè)實(shí)施例中，溝槽隔離區(qū)18可由通過(guò)低壓化學(xué)氣相沉積(low pressure chemical vapor phase deposition；LPCVD)沉積的二氧化硅(SiO₂)組成，且可完全穿過(guò)裝置層12到達(dá)絕緣體埋層14的頂部表面14a。

在裝置層12的頂部表面12a及溝槽隔離區(qū)18上形成介電層20。介電層20可由電性絕緣體組成，例如利用化學(xué)氣相沉積(chemica vapor deposition；CVD)沉積的二氧化硅(SiO₂)。

在介電層20的頂部表面上形成圖案化掩膜22。掩膜22可由施加并通過(guò)光刻圖案化的犧牲材料層組成。為此，該犧牲材料層可由光阻劑組成，該光阻劑通過(guò)旋涂制程施加、經(jīng)預(yù)烘烤、暴露于穿過(guò)光掩膜投射的輻射、曝光后烘烤以及利用化學(xué)顯影劑顯影，從而在溝槽隔離區(qū)18中的開(kāi)口的預(yù)定位置的圖案化掩膜22中形成開(kāi)口24。

通過(guò)向高電阻操作晶圓16中引入摻雜物濃度的離子注入可在高電阻操作晶圓16中形成摻雜區(qū)26。摻雜區(qū)26的導(dǎo)電類型與高電阻操作晶圓16的導(dǎo)電類型相反。在一個(gè)實(shí)施例中，該摻雜區(qū)接收摻雜物濃度，例如有效賦予p型導(dǎo)電性的周期表第III族的摻雜物(例如硼)，且高電阻操作晶圓16包含具有有效賦予n型導(dǎo)電性的濃度的周期表的第V族的n型摻雜物(例如磷(P)、砷(As)或銻(Sb))。摻雜區(qū)26在高電阻操作晶圓16中提供低電阻區(qū)。

在形成摻雜區(qū)26以后可移除掩膜22。如果掩膜22由光阻劑組成，則掩膜22可通過(guò)灰化或溶劑剝離以及后續(xù)清洗制程來(lái)移除。

請(qǐng)參照?qǐng)D2，其中類似的附圖標(biāo)記表示圖1中類似的特征，且在該制程方法的后續(xù)制造階段中，使用蝕刻制程定義溝槽28，該溝槽穿過(guò)溝槽隔離區(qū)18及絕緣體埋層14延伸至高電阻操作晶圓16的頂部表面。溝槽28與摻雜區(qū)26對(duì)齊。通過(guò)使用襯墊氧化物以及在溝槽28的預(yù)定位置處定義的具有寬度W1的開(kāi)口的蝕刻掩膜可形成溝槽28。為此，該蝕刻掩膜可包括光敏材料，例如光阻劑，其通過(guò)旋涂制程施加、經(jīng)預(yù)烘烤、暴露于穿過(guò)光掩膜投射的光、曝光后烘烤以及利用化學(xué)顯影劑顯影，從而定義蝕刻掩膜。在具有該蝕刻掩膜的情況下，使用蝕刻制程以在該開(kāi)口的位置處形成具有寬度W1的溝槽28。該蝕刻制程可以單個(gè)蝕刻步驟或多個(gè)蝕刻步驟執(zhí)行，可依賴于一種或多種蝕刻化學(xué)材料，且可在具有蝕刻選擇性的受控制條件下執(zhí)行，以防止侵入高電阻操作晶圓16中。在通過(guò)該蝕刻制程形成溝槽28以后，可移除該掩膜層。如果該掩膜層由光阻劑組成，則該掩膜層可通過(guò)灰化或溶劑剝離以及后續(xù)的傳統(tǒng)清洗制程移除。

摻雜區(qū)26(形成體接觸的部分)具有寬度W2，寬度W2大于溝槽28的寬度W1。摻雜區(qū)26的較大寬度提供相對(duì)溝槽28橫向延伸的摻雜區(qū)26的橫向延伸部分27。在半導(dǎo)體層填充溝槽28以后的后續(xù)制造階段中，摻雜區(qū)26的橫向延伸部分27允許在穿過(guò)裝置層12及絕緣體埋層14延伸至摻雜區(qū)26的不同溝槽中形成插塞。在該代表性實(shí)施例中，摻雜區(qū)26僅橫向偏離溝槽28的一側(cè)。不過(guò)，摻雜區(qū)26可經(jīng)延伸以在溝槽28的兩側(cè)提供橫向偏離。

不導(dǎo)電間隙壁30形成于溝槽28的側(cè)壁上并可相對(duì)高電阻操作晶圓16的頂部表面16a垂直延伸。通過(guò)沉積由電性絕緣體組成的共形層，例如通過(guò)化學(xué)氣相沉積沉積的氮化硅(Si₃N₄)，并利用優(yōu)先自水平表面移除該電性絕緣體的各向異性蝕刻制程(例如反應(yīng)離子蝕刻)成形該共形層，可形成間隙壁30。

利用外延生長(zhǎng)制程(例如選擇性外延生長(zhǎng)制程)在溝槽28內(nèi)部可形成半導(dǎo)體層32。外延生長(zhǎng)是一種制程，通過(guò)該制程在高電阻操作晶圓16的單晶半導(dǎo)體材料上沉積半導(dǎo)體層32的單晶半導(dǎo)體材料，且在該制程中，在半導(dǎo)體層32的半導(dǎo)體材料中復(fù)制高電阻操作晶圓16的單晶材料的晶向及結(jié)晶結(jié)構(gòu)。在外延生長(zhǎng)期間，構(gòu)成集電極底座30的半導(dǎo)體材料將獲得襯底10的單晶半導(dǎo)體材料的晶向及結(jié)晶結(jié)構(gòu)，該襯底的單晶半導(dǎo)體材料充當(dāng)生長(zhǎng)的模板。由于選擇性外延生長(zhǎng)制程的選擇性質(zhì)，構(gòu)成半導(dǎo)體層32的半導(dǎo)體材料不會(huì)自絕緣體表面(例如形成半導(dǎo)體層32時(shí)存在的介電層20的頂部表面)進(jìn)行外延生長(zhǎng)的成核。

半導(dǎo)體層32包含摻雜物濃度，其提供具有與摻雜區(qū)26相反的導(dǎo)電類型的組成半導(dǎo)體材料。在一個(gè)實(shí)施例中，半導(dǎo)體層32包括具有有效賦予n型導(dǎo)電性的濃度的周期表的第V族的n型摻雜物(例如磷(P)、砷(As)或銻(Sb))。半導(dǎo)體層32可包括上部34以及與上部34相比具有較高摻雜物濃度的下部36，從而在摻雜物被活化以后，與上部34相比，下部36具有較高的電性導(dǎo)電性。摻雜物濃度差可大于或等于對(duì)下部36進(jìn)行重?fù)诫s的量級(jí)。

請(qǐng)參照?qǐng)D3，其中類似的附圖標(biāo)記表示圖2中類似的特征，且在該制程方法的后續(xù)制造階段中，通過(guò)沉積硬掩膜、利用光刻及蝕刻制程圖案化該硬掩膜及半導(dǎo)體層32以定義溝槽、沉積電性絕緣體以填充該溝槽、利用化學(xué)機(jī)械拋光制程相對(duì)該硬掩膜平坦化該電性絕緣體以及移除該硬掩膜而在半導(dǎo)體層32中可形成溝槽隔離區(qū)38。在一個(gè)實(shí)施例中，溝槽隔離區(qū)38可由通過(guò)低壓化學(xué)氣相沉積沉積的二氧化硅組成。

溝槽隔離區(qū)38僅部分延伸穿過(guò)半導(dǎo)體層32的厚度。尤其，溝槽隔離區(qū)38穿過(guò)半導(dǎo)體層32的上部34進(jìn)入半導(dǎo)體層32的下部36。溝槽隔離區(qū)38位于間隙壁30的橫向內(nèi)側(cè)，以由半導(dǎo)體層32的上部34的部分及半導(dǎo)體層32的下部36的部分在溝槽隔離區(qū)38與間隙壁30之間定義集電極接觸45。

裝置結(jié)構(gòu)40通過(guò)在該制程的前端工藝(front-end-of-line；FEOL)部分中利用半導(dǎo)體層32形成，且在該代表實(shí)施例中，利用半導(dǎo)體層32的上部34形成。裝置結(jié)構(gòu)40可為雙極結(jié)型晶體管，其包括發(fā)射極41、位于半導(dǎo)體層32的上部34中的集電極、以及垂直位于發(fā)射極41與集電極之間的基極層42。如果發(fā)射極指狀結(jié)構(gòu)、集電極及基極的其中兩個(gè)或全部三個(gè)都由不同的半導(dǎo)體材料組成，則裝置結(jié)構(gòu)40可被稱為異質(zhì)結(jié)雙極晶體管(heterojunction bipolar transistor；HBT)。裝置結(jié)構(gòu)40可被配置為功率放大器。

半導(dǎo)體層32內(nèi)部的溝槽隔離區(qū)38將基極層42與集電極接觸45隔開(kāi)。基極層42可由半導(dǎo)體材料組成，例如合金硅-鍺(SiGe)，具有95原子百分比至50原子百分比范圍內(nèi)的硅(Si)含量以及5原子百分比至50原子百分比范圍內(nèi)的鍺(Ge)含量?；鶚O層42的鍺含量可沿基極層42的厚度方向呈漸變(graded)和/或階躍(graded)?；鶚O層42可包括摻雜物，例如具有對(duì)組成半導(dǎo)體材料有效賦予p型導(dǎo)電性的選自周期表的第III族的p型摻雜物(例如硼)以及(選擇性地)碳(C)以抑制該p型摻雜物的遷移率。通過(guò)低溫外延生長(zhǎng)制程，在半導(dǎo)體層32的頂部表面上可形成基極層42。

請(qǐng)參照?qǐng)D4，其中類似的附圖標(biāo)記表示圖3中類似的特征，且在該制程方法的后續(xù)制造階段中，可開(kāi)設(shè)溝槽44，該溝槽穿過(guò)溝槽隔離區(qū)18及絕緣體埋層14延伸至高電阻操作晶圓16中的摻雜區(qū)26的橫向延伸部分27?？墒┘涌蛇x保護(hù)層例如氮化硅，以在該溝槽形成制程期間覆蓋裝置結(jié)構(gòu)40。體接觸的插塞46形成于溝槽44中，并提供至摻雜區(qū)26的橫向延伸部分27的導(dǎo)電路徑。插塞46可由多晶硅組成，該多晶硅在沉積期間經(jīng)摻雜以具有與摻雜區(qū)26相同的導(dǎo)電類型。在一個(gè)替代實(shí)施例中，插塞46可以對(duì)稱方式位于離開(kāi)集電極接觸45的裝置結(jié)構(gòu)40的不止一側(cè)上?？蛇x擇地，可用不同的導(dǎo)電體(例如金屬導(dǎo)電體，如以氮化鈦襯里的鎢)填充溝槽44。插塞46可通過(guò)鑲嵌(damascene)制程形成，在此情況下，在蝕刻溝槽44之前，在晶圓及裝置結(jié)構(gòu)40上方形成平面介電質(zhì)。作為替代，溝槽44及插塞46可在形成裝置結(jié)構(gòu)40之前形成。

在該制程的前端工藝部分期間，在SOI襯底10的表面區(qū)域的至少部分上復(fù)制摻雜區(qū)26、半導(dǎo)體層32、半導(dǎo)體層32中的溝槽隔離區(qū)38、以及裝置結(jié)構(gòu)40。在SOI襯底10上的不同位置處可形成另一個(gè)裝置結(jié)構(gòu)48。裝置結(jié)構(gòu)48可為包括另一個(gè)雙極結(jié)型晶體管的低噪聲放大器、由場(chǎng)效應(yīng)晶體管組成的開(kāi)關(guān)、場(chǎng)效應(yīng)晶體管、被動(dòng)裝置(例如電阻器或電容器)、可變電容等。

接著執(zhí)行中端工藝(middle-of-line；MOL)及后端工藝(back-end-of-line；BEOL)制程，其包括硅化物形成、形成至裝置結(jié)構(gòu)40、48的局部互連結(jié)構(gòu)的接觸及布線、以及形成通過(guò)該局部互連結(jié)構(gòu)與裝置結(jié)構(gòu)40、48耦接的互連結(jié)構(gòu)的介電層、過(guò)孔插塞以及布線。例如二極管、電阻器、電容器、可變電容以及電感器等其它主動(dòng)及被動(dòng)電路元件可集成于該互連結(jié)構(gòu)中并可用于集成電路中。

請(qǐng)參照?qǐng)D5，其中類似的附圖標(biāo)記表示圖2中類似的特征且依據(jù)一個(gè)替代實(shí)施例，溝槽28可形成有上部54以及比上部54窄的下部52。溝槽28的窄下部52具有寬度W3且溝槽28的上部54具有寬度W1，寬度W1大于寬度W3。與摻雜區(qū)26相鄰的半導(dǎo)體層32的下部36的部分56符合溝槽28的窄下部52的形狀。

在一個(gè)實(shí)施例中，形成溝槽28的上部56的蝕刻制程的條件經(jīng)控制以使上部54僅部分穿過(guò)絕緣體埋層14且不會(huì)貫穿至高電阻操作晶圓16及摻雜區(qū)26。在利用圖案化掩膜22形成溝槽28的上部54以后，通過(guò)施加另一個(gè)蝕刻掩膜可形成溝槽28的窄下部52，以雙鑲嵌圖案化及蝕刻方式，開(kāi)口具有與寬度W3匹配的尺寸。溝槽28的下部52及上部54在形成間隙壁30及半導(dǎo)體層32之前形成。在形成間隙壁30及半導(dǎo)體層32以后，如上聯(lián)系圖3所述繼續(xù)執(zhí)行制程。

對(duì)溝槽28所作的引入窄下部52的更改可有效降低集電極-襯底電容并縮小面積。該縮小對(duì)于毫米波應(yīng)用可能更為重要并允許調(diào)整集電極-襯底電容。

請(qǐng)參照?qǐng)D6，其中類似的附圖標(biāo)記表示圖2中類似的特征且依據(jù)一個(gè)替代實(shí)施例，溝槽28可形成有比上部54寬的寬下部58。寬下部58位于溝槽28的基部并與高電阻操作晶圓16及摻雜區(qū)26相鄰。溝槽28的寬下部58具有寬度W4，寬度W4大于溝槽28的上部54的寬度W1。與摻雜區(qū)26相鄰的半導(dǎo)體層32的下部36的部分60符合溝槽28的寬下部58的形狀。

在一個(gè)實(shí)施例中，通過(guò)在形成溝槽28的上部54且形成間隙壁30以后執(zhí)行的濕化學(xué)蝕刻制程可形成溝槽28的寬下部58。在形成半導(dǎo)體層32以前形成溝槽28的上部54以及寬下部58。該濕化學(xué)蝕刻制程也加深溝槽28，以使基部與高電阻操作晶圓16及摻雜區(qū)26共同延伸。在形成半導(dǎo)體層32以后，如上聯(lián)系圖3所述繼續(xù)執(zhí)行制程。

溝槽28的寬下部58可促進(jìn)終止下部58中的半導(dǎo)體層32的材料中的位錯(cuò)傳播至溝槽28的周邊。如此，可降低位錯(cuò)向溝槽28的上部54中的半導(dǎo)體層32中傳播。

摻雜區(qū)26的寬度W2大于溝槽28的寬下部58的寬度W4。摻雜區(qū)26的較大寬度提供相對(duì)溝槽28的寬下部58橫向延伸的摻雜區(qū)26的橫向延伸部分27。在半導(dǎo)體層32填充溝槽28以后的后續(xù)制造階段中，摻雜區(qū)26的橫向延伸部分27允許在穿過(guò)裝置層12及絕緣體埋層14延伸至摻雜區(qū)26的不同溝槽中形成插塞。

請(qǐng)參照?qǐng)D7，其中類似的附圖標(biāo)記表示圖6中類似的特征且依據(jù)一個(gè)替代實(shí)施例，可從裝置結(jié)構(gòu)40的構(gòu)造去除溝槽隔離區(qū)38并可在溝槽隔離區(qū)18的外部形成集電極接觸45。基于集電極接觸45在半導(dǎo)體層32的邊界外部的重新定位，因此無(wú)需基極與集電極接觸隔離，從而可去除溝槽隔離區(qū)38。集電極接觸45可穿過(guò)溝槽隔離區(qū)18及絕緣體埋層14到達(dá)半導(dǎo)體層32的寬下部58。在形成半導(dǎo)體層32以后，如上聯(lián)系圖3所述繼續(xù)執(zhí)行制程。

請(qǐng)參照?qǐng)D8A、8B，其中類似的附圖標(biāo)記表示圖5中的類似特征，可更改裝置構(gòu)造以添加形成于深溝槽72中的溝槽隔離70。溝槽隔離70及深溝槽72穿過(guò)裝置層12或溝槽隔離區(qū)18以淺穿透深度進(jìn)入高電阻操作晶圓16中。深溝槽72可與用于體接觸的插塞46的溝槽同時(shí)形成，并可于插塞46與溝槽隔離70的材料不同時(shí)通過(guò)獨(dú)立的沉積制程來(lái)填充。可用介電質(zhì)例如二氧化硅填充溝槽隔離70，或者可用介電質(zhì)作為襯里并用多晶硅填充。溝槽隔離70可用以將裝置結(jié)構(gòu)40與充當(dāng)裝置結(jié)構(gòu)48的CMOS裝置隔離。

本發(fā)明的實(shí)施例允許利用高電阻操作晶圓通過(guò)單一SOI技術(shù)生產(chǎn)功率放大器、低噪聲放大器以及開(kāi)關(guān)。

上述方法用于集成電路芯片的制造中。制造者可以原始晶圓形式(也就是作為具有多個(gè)未封裝芯片的單個(gè)晶圓)、作為裸芯片、或者以封裝形式分配最終的集成電路芯片。在后一種情況中，芯片設(shè)于單芯片封裝中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多芯片封裝中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該芯片與其它芯片、分立電路元件和/或其它信號(hào)處理裝置集成，作為(a)中間產(chǎn)品例如母板的部分，或者作為(b)最終產(chǎn)品的部分。該最終產(chǎn)品可為包括集成電路芯片的任意產(chǎn)品，涉及范圍從玩具及其它低端應(yīng)用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進(jìn)電腦產(chǎn)品。

本文中引用術(shù)語(yǔ)例如“垂直”、“水平”等作為示例來(lái)建立參考框架，并非意圖限制。本文中所使用的術(shù)語(yǔ)“水平”被定義為與半導(dǎo)體襯底的傳統(tǒng)平面平行的平面，而不論其實(shí)際的三維空間取向。術(shù)語(yǔ)“垂直”及“正交”是指垂直于如剛剛所定義的水平面的方向。術(shù)語(yǔ)“橫向”是指水平平面內(nèi)的維度。

特征可與另一個(gè)元件“連接”或“耦接”，它可與該另一個(gè)元件直接連接或耦接，或者可存在一個(gè)或多個(gè)中間元件。如果不存在中間元件，則特征可與另一個(gè)元件“直接連接”或“直接耦接”。如存在至少一個(gè)中間元件，則特征可與另一個(gè)元件“非直接連接”或“非直接耦接”。

對(duì)本發(fā)明的各種實(shí)施例所作的說(shuō)明是出于說(shuō)明目的，而非意圖詳盡無(wú)遺或限于所揭露的實(shí)施例。許多修改及變更對(duì)于本領(lǐng)域的普通技術(shù)人員顯而易見(jiàn)，而不背離所述實(shí)施例的范圍及精神。本文中所使用的術(shù)語(yǔ)經(jīng)選擇以最佳解釋實(shí)施例的原理、實(shí)際應(yīng)用或在市場(chǎng)已知技術(shù)上的技術(shù)改進(jìn)，或者使本領(lǐng)域的普通技術(shù)人員能夠理解本文中所揭露的實(shí)施例。