本申請案享受以日本專利申請2015-179645號(申請日：2015年9月11日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案以參照該基礎(chǔ)申請案的方式包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置及該半導(dǎo)體裝置的制造方法。

背景技術(shù)：

以往，已知有層疊面積互不相同的半導(dǎo)體芯片而成的半導(dǎo)體裝置。期望半導(dǎo)體裝置能夠提高半導(dǎo)體芯片的層疊構(gòu)造的接著強(qiáng)度。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施方式提供一種能夠提高半導(dǎo)體芯片的層疊構(gòu)造的接著強(qiáng)度的半導(dǎo)體裝置及該半導(dǎo)體裝置的制造方法。

實(shí)施方式的半導(dǎo)體裝置包括構(gòu)造體、第二半導(dǎo)體芯片及第三半導(dǎo)體芯片。構(gòu)造體包含第一半導(dǎo)體芯片。構(gòu)造體設(shè)于襯底的第一區(qū)域。第二半導(dǎo)體芯片設(shè)于襯底的第二區(qū)域。第三半導(dǎo)體芯片架設(shè)于構(gòu)造體的上表面與第二半導(dǎo)體芯片的上表面而配置。

附圖說明

圖1是示意性表示實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的剖視圖。

圖2是表示實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖。

圖3(a)～圖3(c)是對實(shí)施方式的半導(dǎo)體裝置的制造方法的順序進(jìn)行說明的圖。

圖4(a)～圖4(c)是對實(shí)施方式的半導(dǎo)體裝置的制造方法的順序進(jìn)行說明的圖。

具體實(shí)施方式

以下，參照隨附圖式對實(shí)施方式的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法進(jìn)行詳細(xì)說 明。另外，本發(fā)明并不受該實(shí)施方式限定。

(實(shí)施方式)

圖1是示意性表示實(shí)施方式的半導(dǎo)體裝置的構(gòu)成的剖視圖。圖2是表示實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖。半導(dǎo)體裝置具備半導(dǎo)體芯片的層疊構(gòu)造。半導(dǎo)體裝置例如為控制器組入型的NAND(與非)快閃存儲器。

半導(dǎo)體裝置是在襯底10上混載有NAND芯片11、控制器芯片12及DRAM(Dynamic Random Access Memory，動態(tài)隨機(jī)存儲器)芯片13。另外，圖2表示自上方觀察圖1所示的構(gòu)成時的襯底10、NAND芯片11、控制器芯片12及DRAM芯片13的配置。圖2中，省略了后述的電極27、28、連接端子24、25、26、金屬線21、22、23及密封構(gòu)件14的圖示。

作為第一半導(dǎo)體芯片的NAND芯片11是保持?jǐn)?shù)據(jù)的非易失性存儲器芯片。半導(dǎo)體裝置具備四個NAND芯片11層疊而成的構(gòu)造體。構(gòu)造體設(shè)于襯底10的第一區(qū)域。

四個NAND芯片11均具備矩形的平面形狀。在NAND芯片11的上表面的一邊側(cè)設(shè)有電極27。電極27例如為鋁墊。四個NAND芯片11是以上表面中的設(shè)有電極27的部分不被覆蓋的方式相互錯開位置而層疊。四個NAND芯片11是以設(shè)有電極27的部分形成階梯的方式層疊。

在各NAND芯片11的下表面分別設(shè)有接著層15。四個NAND芯片11中的最下段的NAND芯片11經(jīng)由接著層15而接合于襯底10的上表面。NAND芯片11彼此經(jīng)由接著層15而相互接合。

金屬線21將各NAND芯片11的電極27與設(shè)于襯底10的連接端子24電連接。電極27與連接端子24利用金屬線21的連接是通過打線接合而形成。通過將各NAND芯片11呈階梯狀層疊，能夠?qū)Ω鱊AND芯片11的電極27進(jìn)行打線接合。

作為第二半導(dǎo)體芯片的控制器芯片12是控制利用NAND芯片11及DRAM芯片13將數(shù)據(jù)寫入及讀出的控制器?？刂破餍酒?2設(shè)于襯底10的第二區(qū)域。第二區(qū)域是與第一區(qū)域不同的區(qū)域且是位于第一區(qū)域相鄰位置的區(qū)域。

控制器芯片12具備比NAND芯片11小的矩形的平面形狀。在控制器芯片12的下表面設(shè)有接著層16?？刂破餍酒?2經(jīng)由接著層16而接合于襯底10的上表面。在控制器芯片12的上表面設(shè)有未圖示的多個電極。電極例如為鋁墊。金屬線22將設(shè)于控制器芯片12的上表面的電極與設(shè)于襯底10的連接端子25電連接。

作為第三半導(dǎo)體芯片的DRAM芯片13是保持?jǐn)?shù)據(jù)的易失性存儲器芯片。半導(dǎo)體裝置具備兩個DRAM芯片13。兩個DRAM芯片13層疊于NAND芯片11層疊而成的構(gòu) 造體與控制器芯片12之上。兩個DRAM芯片13中的下側(cè)的DRAM芯片13是架設(shè)于構(gòu)造體的上表面與控制器芯片12的上表面而配置。

兩個DRAM芯片13均具備比NAND芯片11大的矩形的平面形狀。如圖2所示，兩個DRAM芯片13是以長邊的朝向相互垂直的方式使矩形的朝向不同而重疊。在DRAM芯片13的上表面中的第一邊側(cè)的部分與第二邊側(cè)的部分，分別設(shè)有電極28。第一邊是矩形中的一邊，第二邊設(shè)為與第一邊相向的邊。電極28例如為鋁墊。金屬線23將電極28與設(shè)于襯底10的連接端子26電連接。電極28與連接端子26利用金屬線23的連接是通過打線接合而形成。

在各DRAM芯片13的下表面分別設(shè)有接著層17。兩個DRAM芯片13中的下側(cè)的DRAM芯片13經(jīng)由接著層17而接合于最上段的NAND芯片11的上表面及控制器芯片12的上表面。金屬線21中的位于比NAND芯片11的上表面更靠上方的部分埋入至該接著層17中。金屬線22中的位于比控制器芯片12的上表面更靠上方的部分埋入至該接著層17中。

DRAM芯片13彼此經(jīng)由接著層17而相互接著。下側(cè)的DRAM芯片13的上表面中的設(shè)有電極28的部分由用于與上側(cè)的DRAM芯片13接合的接著層17覆蓋。

與下側(cè)的DRAM芯片13的電極28連接的金屬線23中的位于比下側(cè)的DRAM芯片13的上表面更靠上方的部分埋入至DRAM芯片13彼此之間的接著層17中。

連接端子24、25、26形成于襯底10的上表面。連接端子24、25、26例如是對由銅構(gòu)成的端子非電解鍍敷鎳及金而成。在襯底10的下表面形成有未圖示的外部連接端子。外部連接端子例如為焊料球或焊料凸塊。在襯底10形成有將連接端子24、25、26與外部連接端子電連接的構(gòu)件，例如布線層及通孔。金屬線21、22、23例如將金、銅或銀作為材料。

密封構(gòu)件14是密封設(shè)于襯底10上的NAND芯片11、控制器芯片12及DRAM芯片13的模具樹脂。

實(shí)施方式的半導(dǎo)體裝置是在層疊NAND芯片11而成的構(gòu)造體與控制器芯片12之上，設(shè)有平面形狀比NAND芯片11大的DRAM芯片13。半導(dǎo)體裝置與將NAND芯片11的構(gòu)造體與DRAM芯片13在襯底10上排列配置的情況相比，能夠使平面構(gòu)成變得小型。

在圖1所示的剖面中，要與DRAM芯片13的電極28連接的連接端子26在設(shè)于襯底10上表面的各要素中配置于靠近襯底10的外緣的位置。連接端子26配置于圖2所示的襯底10中的DRAM芯片13的周圍的有限范圍。

要與NAND芯片11的電極27連接的連接端子24配置于比連接端子26更靠襯底10上表面的中心側(cè)。通過將NAND芯片11的構(gòu)造體配置于比DRAM芯片13更靠下方，相對于該連接端子24、26的配置而能夠避免金屬線21、23彼此的接觸。在假設(shè)NAND芯片11的構(gòu)造體配置于比DRAM芯片13更靠上方的情形時，在比連接端子26更靠襯底10的外緣側(cè)，需要配置連接端子24的空間。半導(dǎo)體裝置通過將NAND芯片11的構(gòu)造體配置于比DRAM芯片13更靠下方，能夠使平面構(gòu)成變得小型。

在實(shí)施方式的半導(dǎo)體裝置中，從襯底10的上表面到控制器芯片12的上表面為止的高度與從襯底10的上表面到NAND芯片11的構(gòu)造體的上表面為止的高度一致。在襯底10的上表面，包括控制器芯片12及接著層16在內(nèi)的高度與包括四個NAND芯片11及四個接著層15在內(nèi)的高度一致。

通過使控制器芯片12的上表面與NAND芯片11的構(gòu)造體的上表面的高度一致，DRAM芯片13與襯底10的上表面平行地配置。另外，在實(shí)施方式中所謂“高度一致”，除相互的高度相同的情況以外，也包含相互的高度為大致相同高度的情況。

實(shí)施方式的半導(dǎo)體裝置的構(gòu)成也可適當(dāng)變更。層疊NAND芯片11而成的構(gòu)造體并不限于包含四個NAND芯片11的情況。構(gòu)成構(gòu)造體的NAND芯片11的個數(shù)也可適當(dāng)變更。半導(dǎo)體裝置并不限于具備兩個DRAM芯片13的情況。層疊于NAND芯片11的構(gòu)造體及控制器芯片12之上的DRAM芯片13的個數(shù)也可適當(dāng)變更。

半導(dǎo)體裝置也可將層疊于NAND芯片11的構(gòu)造體及控制器芯片12之上的DRAM芯片13中的至少一個替換成相互并排的多個DRAM芯片。例如，也可在NAND芯片11的構(gòu)造體及控制器芯片12之上并排設(shè)置兩個DRAM芯片，且在該兩個DRAM芯片之上進(jìn)而并排設(shè)置兩個DRAM芯片。使兩個DRAM芯片并排的方向也可在第一層與第二層不同。

圖3及圖4是對實(shí)施方式的半導(dǎo)體裝置的制造方法的順序進(jìn)行說明的圖。在圖3(a)所示的襯底10，安裝有層疊NAND芯片11而成的構(gòu)造體與控制器芯片12。所述安裝有構(gòu)造體及控制器芯片12的襯底10是利用圖3(a)所示的步驟之前的步驟而制造。

在襯底10上層疊四個NAND芯片11后，將各NAND芯片11的電極27與連接端子24通過打線接合依次連接，由此形成金屬線21。通過將四個NAND芯片11呈階梯狀層疊，能夠節(jié)省每當(dāng)配置一個NAND芯片11時實(shí)施打線接合的工夫。設(shè)于控制器芯片12的上表面的電極與連接端子25利用金屬線22而連接。

在圖3(a)所示的步驟中，在襯底10上的NAND芯片11的構(gòu)造體與控制器芯片12之上，配置第一層的DRAM芯片13。在DRAM芯片13的下表面，貼附有接著層17。 安裝夾具30將DRAM芯片13以貼附有接著層17的一側(cè)朝下地上提。安裝夾具30搬送上提后的DRAM芯片13，將DRAM芯片13載置于NAND芯片11的構(gòu)造體與控制器芯片12之上。DRAM芯片13架設(shè)于NAND芯片11的構(gòu)造體的上表面與控制器芯片12的上表面而配置。

貼附于DRAM芯片13的接著層17是由熱硬化性樹脂構(gòu)成的絕緣性膜。一面對該接著層17進(jìn)行加熱，一面將接著層17壓抵到NAND芯片11的構(gòu)造體與控制器芯片12。由此，金屬線21中的比最上段的NAND芯片11的上表面更靠上方的部分與金屬線22中的比控制器芯片12的上表面更靠上方的部分同時被埋入至接著層17中。從控制器芯片12引出的金屬線22在接著層17中被固定，由此金屬線22彼此的接觸得以減少。

接著層17到達(dá)最上段的NAND芯片11的上表面與控制器芯片12的上表面。如圖3(b)所示，DRAM芯片13經(jīng)由接著層17而接著于NAND芯片11及控制器芯片12。這時，NAND芯片11的金屬線21與控制器芯片12的金屬線22均埋入至接著層17中且未到達(dá)DRAM芯片13。為了滿足所述條件，控制器芯片12的高度與NAND芯片11的構(gòu)造體的高度一致。通過接著層17的硬化，DRAM芯片13經(jīng)由接著層17而保持于NAND芯片11的上表面及控制器芯片12的上表面。

通過DRAM芯片13接著于NAND芯片11及控制器芯片12，成為由NAND芯片11的構(gòu)造體及控制器芯片12支撐DRAM芯片13的狀態(tài)。通過將金屬線21的一部分與金屬線22的一部分埋入至接著層17中，能夠防止金屬線21、22與DRAM芯片13的接觸。接著層17通過利用后述的密封構(gòu)件14進(jìn)行密封時的加熱及加壓而進(jìn)一步硬化。

在圖3(c)所示的步驟中，實(shí)施將DRAM芯片13的電極28與襯底10上的連接端子26利用金屬線23連接的打線接合。在該步驟中，使穿過作為接合工具的毛細(xì)管31內(nèi)的金屬線的前端壓接于電極28。金屬線是將金、銅或銀作為材料而構(gòu)成。一面從毛細(xì)管31陸續(xù)送出金屬線，一面使毛細(xì)管31移動到連接端子26，且在連接端子26壓接金屬線。由此，使金屬線接合于連接端子26。結(jié)束金屬線對連接端子26的接合之后切斷金屬線，由此形成將電極28與連接端子26連接的金屬線23。

通過利用NAND芯片11的構(gòu)造體及控制器芯片12的兩個構(gòu)造支撐DRAM芯片13，能夠抑制因金屬線23對電極28的壓接所引起的DRAM芯片13的彎曲。從控制器芯片12引出的金屬線22在接著層17中絕緣，因此能夠防止因芯片搭載及打線接合時的外力的影響而可能產(chǎn)生的金屬線22彼此的接觸所引起的短路。

在圖4(a)所示的步驟中，在第一層的DRAM芯片13之上，配置第二層的DRAM芯片13。在DRAM芯片13的下表面，與第一層的DRAM芯片13的情況同樣地貼附有接 著層17。安裝夾具30將DRAM芯片13上提并搬送，在第一層的DRAM芯片13之上載置第二層的DRAM芯片13。

一面對貼附于DRAM芯片13的接著層17進(jìn)行加熱，一面將接著層17壓抵到第一層的DRAM芯片13。由此，金屬線23中的比第一層的DRAM芯片13的上表面更靠上方的部分被埋入至接著層17中。

接著層17到達(dá)第一層的DRAM芯片13的上表面。第二層的DRAM芯片13經(jīng)由接著層17而接著于第一層的DRAM芯片13。通過接著層17的硬化，第二層的DRAM芯片13經(jīng)由接著層17而接著于第一層的DRAM芯片13的上表面。通過將金屬線23的一部分埋入至接著層17中，能夠防止連接于第一層的DRAM芯片13的金屬線23與第二層的DRAM芯片13的接觸。接著層17通過利用后述的密封構(gòu)件14進(jìn)行密封時的加熱及加壓而進(jìn)一步硬化。

通過利用NAND芯片11的構(gòu)造體及控制器芯片12的兩個構(gòu)造支撐第一層的DRAM芯片13，能夠使DRAM芯片13彼此充分接著。從控制器芯片12引出的金屬線22在第一層的DRAM芯片13之下的接著層17中絕緣，因此能夠防止因芯片搭載及打線接合時的外力的影響而可能產(chǎn)生的金屬線22彼此的接觸所引起的短路。

在圖4(b)所示的步驟中，實(shí)施將第二層的DRAM芯片13的電極28與襯底10上的連接端子26利用金屬線23連接的打線接合。第二層的DRAM芯片13的電極28連接于與第一層的DRAM芯片13的電極28連接的連接端子26以外的連接端子26。圖4(b)所示的步驟中的打線接合是與圖3(c)所示的步驟中的打線接合同樣地實(shí)施。

由此，如圖4(c)所示，將層疊NAND芯片11而成的構(gòu)造體、控制器芯片12及兩層DRAM芯片13安裝于襯底10。所述襯底10上的構(gòu)成物由密封構(gòu)件14密封。根據(jù)以上的步驟，能夠獲得具備圖1所示的構(gòu)成的半導(dǎo)體裝置。

假設(shè)在控制器芯片12的高度比NAND芯片11層疊而成的構(gòu)造體的高度低的情形時，實(shí)施圖3(a)所示的步驟。這時，第一層的DRAM芯片13載置于最上段的NAND芯片11上，另一方面，DRAM芯片13與控制器芯片12之間產(chǎn)生大幅空隙。DRAM芯片13成為僅由NAND芯片11的構(gòu)造體支撐的狀態(tài)。

假設(shè)從所述狀態(tài)實(shí)施與圖3(c)所示的步驟同樣的打線接合。DRAM芯片13中的與控制器芯片12隔開空間的上方部分為下方無支撐的狀態(tài)。通過對位于控制器芯片12的上方的電極28實(shí)施打線接合，DRAM芯片13有包含該電極28的部分向下方彎曲地變形的情況。

此外，在與圖4(a)所示的步驟同樣地配置第二層的DRAM芯片13的情形時，因如 所述那樣第一層的DRAM芯片13變形，而在產(chǎn)生彎曲的部分，DRAM芯片13彼此的接著變得不充分。在接著不充分的部位，因?yàn)橄路綗o支撐，所以難以消除所述接著不良。

如果為了改善接著不良而增加安裝夾具30的負(fù)荷，那么容易產(chǎn)生DRAM芯片13或NAND芯片11的破損。在將第一層的DRAM芯片13下壓到控制器芯片12的上表面附近的情形時，也可能引起連接于控制器芯片12的上表面的金屬線22的破損。

相對于此，通過使控制器芯片12的高度與NAND芯片11的構(gòu)造體的高度一致，DRAM芯片13由NAND芯片11的構(gòu)造體與控制器芯片12支撐。通過確保利用控制器芯片12從下方支撐，能夠抑制因打線接合而引起DRAM芯片13彎曲。

通過抑制因第一層的DRAM芯片13的彎曲所引起的變形，能夠消除第一層的DRAM芯片13與第二層的DRAM芯片13的接著不良。通過實(shí)現(xiàn)第一層的DRAM芯片13與第二層的DRAM芯片13的充分接著，能夠減少因安裝夾具30的負(fù)荷所引起的半導(dǎo)體芯片的破損。通過金屬線22中的比控制器芯片12的上表面更靠上方的部分埋入至接著層17中，能夠減少因?qū)RAM芯片13的打線接合所引起的金屬線22的破損。半導(dǎo)體裝置通過減少半導(dǎo)體芯片的接著不良及破損、以及金屬線22的破損，能夠改善因制造工藝所引起的不良。

實(shí)施方式的半導(dǎo)體裝置并不限于具備層疊NAND芯片11而成的構(gòu)造體、控制器芯片12及DRAM芯片13的情況。半導(dǎo)體裝置也可具備平面形狀的尺寸互不相同的任意半導(dǎo)體芯片作為第一、第二及第三半導(dǎo)體芯片。在小型的半導(dǎo)體芯片之上層疊大型的半導(dǎo)體芯片的構(gòu)成中，通過從下方支撐大型的半導(dǎo)體芯片，半導(dǎo)體裝置能夠減少半導(dǎo)體芯片的接著不良及破損。

根據(jù)實(shí)施方式，半導(dǎo)體裝置是將第三半導(dǎo)體芯片架設(shè)于包含第一半導(dǎo)體芯片的構(gòu)造體的上表面與第二半導(dǎo)體芯片的上表面而配置。半導(dǎo)體裝置通過利用包含第一半導(dǎo)體芯片的構(gòu)造體與第二半導(dǎo)體芯片支撐第三半導(dǎo)體芯片，能夠抑制第三半導(dǎo)體芯片的彎曲。半導(dǎo)體裝置能夠抑制因第三半導(dǎo)體芯片的彎曲而產(chǎn)生的半導(dǎo)體芯片彼此的接著不良。由此，半導(dǎo)體裝置可以獲得能夠提高半導(dǎo)體芯片的接著強(qiáng)度的效果。

已對本發(fā)明的實(shí)施方式進(jìn)行了說明，但所述實(shí)施方式是作為示例而提出的，并不意圖限定發(fā)明的范圍。所述新穎的實(shí)施方式能夠以其他各種方式實(shí)施，在不脫離發(fā)明的主旨的范圍內(nèi)可進(jìn)行各種省略、替換、變更。所述實(shí)施方式及其變化包含于發(fā)明的范圍或主旨內(nèi)，并且包含于權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。

[符號的說明]

10 襯底

11 NAND芯片

12 控制器芯片

13 DRAM芯片

17 接著層

22 金屬線