本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體器件的制造方法。

背景技術：

雪崩光電探測器(avalanchephotodiode，apd)是利用雪崩倍增效應在器件內部實現(xiàn)光電流倍增的一種重要的光電探測器，雪崩倍增效應實現(xiàn)光電流倍增的原理在于，如果碰撞電離過程發(fā)生很頻繁，不斷產(chǎn)生出電子-空穴對，這一系列相繼的連鎖過程，瞬間即可產(chǎn)生出大量的電子-空穴對，進而實現(xiàn)光電流倍增。并且，雪崩光電探測器具有高的靈敏度和光響應，可用于微弱光信號的檢測，特別適合應用在波分復用、時分復用等高損耗大數(shù)據(jù)的傳輸技術中。目前，雪崩光電探測器是光通訊和光交換領域的重要研究方向。

圖1為現(xiàn)有技術中的雪崩光電探測器的俯視結構示意圖。參考圖1所示，雪崩光電探測器通常包括多個陣列排布的光電二極管單元1，相鄰的光電二極管單元1之間采用隔離結構2進行隔離，防止相鄰的光電二極管單元之間的信號串擾，并且，通過通孔結構3實現(xiàn)各個光電二極管單元1之間的電性連接。圖2為現(xiàn)有技術中的雪崩光電探測器的剖面結構示意圖。參考圖2所示，光電二極管單元1包括襯底10、n型外延層11、p阱12、n阱13以及介質層14，貫穿介質層14的插塞15將n阱13引出。每個光電二極管單元1周圍形成有隔離結構2和通孔結構3，所述隔離結構2和通孔結構3通過刻蝕襯底11、n型外延層12以及p阱13形成溝槽，并分別在溝槽中填充介質材料以及金屬材料形成。形成隔離結構2以及通孔結構3后，再對襯底11進行背面減薄，以從襯底10的背面將n型外延層11引出。然而，發(fā)明人發(fā)現(xiàn)，背面減薄的研磨過程中會損傷隔離結構2或通孔結構3，導致隔離結構擊穿失效。

技術實現(xiàn)要素：

本發(fā)明的目的在于，提供一種半導體器件的制備方法，解決現(xiàn)有技術中對襯底進行背面減薄的過程中損傷隔離結構的性能。

為解決上述技術問題，本發(fā)明提供一種半導體器件的制備方法，包括：

提供半導體襯底，所述半導體襯底正面形成有n型外延層、位于所述n型外延層上的p阱以及位于所述p阱部分表面上的n阱，所述n阱上具有第一插塞以及位于所述第一插塞上的第一焊墊，所述p阱上具有第二插塞以及位于所述第二插塞上的第二焊墊；

在所述半導體襯底正面鍵合一玻璃基板，并對所述半導體襯底的背面進行減薄，以在所述半導體襯底背面形成p型引出區(qū)；

依次刻蝕所述半導體襯底、n型外延層以及p阱，形成第一溝槽和第二溝槽，所述第一溝槽圍繞所述n阱，所述第二溝槽暴露所述第二插塞；

在所述第一溝槽中填充第一介質層形成隔離結構，在所述第二溝槽的側壁和部分底壁中填充第二介質層；

在剩余的所述第二溝槽中填充金屬層形成通孔結構。

可選的，還包括：在所述p型引出區(qū)上形成第三焊墊，并在所述第三焊墊上鍵合一信號讀出電路，所述信號讀出電路包括：具有cmos控制電路的襯底；位于所述襯底上的層間介質層，所述層間介質層中具有與cmos控制電路電性連接的第一互連結構，所述第一互連結構包括位于所述層間介質層表面的第一接觸電極，所述第三焊墊通過第一接觸電極與所述信號讀出電路電性連接。

可選的，還包括：在所述第二溝槽上形成第四焊墊，所述層間介質層中具有第二互連電路，所述第二互連電路包括位于所述層間介質層表面的第二接觸電極，所述第四焊墊通過所述第二接觸電極與所述信號讀出電路之間電性連接。

可選的，采用研磨工藝對所述半導體襯底背面進行減薄，減薄后的所述半導體襯底的總厚度為10μm～100μm。

可選的，所述玻璃基板與所述半導體襯底之間具有第三介質層。

可選的，在所述半導體襯底背面形成p型引出區(qū)的步驟包括：

對所述半導體襯底背面進行離子注入；

對所述半導體襯底背面進行激光退火工藝。

可選的，對所述半導體襯底背面進行b離子注入，所述b離子注入的濃度 為1×10¹⁵/cm³～1×10¹⁸/cm³。

可選的，所述p型引出區(qū)的厚度為500nm～2000nm。

可選的，所述n型外延層的厚度為60μm～80μm。

可選的，所述n型外延層的摻雜濃度為1×10¹²/cm³～1×10¹⁴/cm³。

可選的，所述第一插塞與所述n阱之間形成有第一接觸墊。

可選的，還包括：在所述p阱上形成第三插塞，所述第三插塞位于所述第二插塞背離所述第一插塞的一側。

可選的，所述第三插塞與所述p阱之間形成有第二接觸墊。

與現(xiàn)有技術相比，本發(fā)明提供的半導體器件的制備方法中，在n阱上形成第一插塞，同時在p阱上形成第二插塞，之后，背面減薄半導體襯底，并在半導體襯底的背面形成p型引出區(qū)。再刻蝕半導體襯底、n型外延層以及p阱，在n阱周圍形成第一溝槽，在第一插塞上形成第二溝槽，第一溝槽中填充第一介質層用于形成隔離結構，部分第二溝槽中填充金屬層形成通孔結構。本發(fā)明中，對半導體襯底進行背面減薄之后形成再形成隔離結構和通孔結構，從而防止背面減薄的過程中損傷隔離結構和通孔結構，影響器件性能。

附圖說明

圖1為現(xiàn)有技術中的雪崩光電探測器的俯視結構示意圖；

圖2為現(xiàn)有技術中的雪崩光電探測器的剖面結構示意圖；

圖3為本發(fā)明一實施例中的半導體器件的制備方法的流程圖；

圖4為本發(fā)明一實施例中形成第一插塞和第二插塞后的剖面結構示意圖；

圖5為本發(fā)明一實施例中形成第一焊墊和第二焊墊后的剖面結構示意圖；

圖6為本發(fā)明一實施例中形成p型引出區(qū)后的剖面結構示意圖；

圖7為本發(fā)明一實施例中形成第一溝槽和第二溝槽后的剖面結構示意圖；

圖8為本發(fā)明一實施例中形成隔離結構后的剖面結構示意圖；

圖9為本發(fā)明一實施例中形成通孔結構后的剖面結構示意圖；

圖10為本發(fā)明一實施例中鍵合信號讀出電路的剖面結構示意圖。

具體實施方式

下面將結合示意圖對本發(fā)明的半導體器件的制備方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。

本發(fā)明的核心思想在于，提供的半導體器件的制備方法中，在n阱上形成第一插塞，同時在p阱上形成第二插塞，之后，背面減薄半導體襯底，并在半導體襯底的背面形成p型引出區(qū)。再刻蝕半導體襯底、n型外延層以及p阱，在n阱周圍形成第一溝槽，在第一插塞上形成第二溝槽，第一溝槽中填充第一介質層用于形成隔離結構，部分第二溝槽中填充金屬層形成通孔結構。本發(fā)明中，對半導體襯底進行背面減薄之后形成再形成隔離結構和通孔結構，從而防止背面減薄的過程中損傷隔離結構和通孔結構，影響器件性能。

以下結合圖3-圖10對本發(fā)明的半導體器件的制備方法進行詳細的描述，圖3為半導體器件制備方法的流程圖，其具體包括如下步驟：

執(zhí)行步驟s1，參考圖4所示，提供半導體襯底100，所述半導體襯底100為p型硅襯底。在所述半導體襯底100上外延生長一層n型外延層110，所述n型外延層110的厚度為60μm～80μm，并且，所述n型外延層110的摻雜濃度為1×10^12/cm³～1×10¹⁴/cm³。接著，在n型外延層110上形成p阱120以及位于部分所述p阱120上的n阱130。其中，p阱120和n阱130形成pn結的光電二極管，將接收的光信號進行放大，n型外延層110接收光電二極管的信號，并作為后續(xù)形成的半導體器件的反型耐高壓區(qū)。如背景技術中的描述，需要將半導體襯底100中的光電二極管隔離開來，防止形成的多個光電二極管中相鄰光電二極管之間的信號串擾。

繼續(xù)參考圖4所示，在所述n阱130上形成第一插塞150，在所述p阱120上形成第二插塞160。在本實施例中，為了增加n阱130與第一插塞150之間的電接觸性能，在所述第一插塞150與所述n阱130之間形成第一接觸墊180。應當理解的是，第一接觸墊180只是為了第一插塞150與所述n阱130更好的電接觸，并不是必須的。第一插塞150用于將p阱120和n阱130形成的pn結引出。此外，在形成所述第一插塞150和所述第二插塞160時，還在所述p阱120上形成第三插塞170，所述第三插塞170位于所述第二插塞160背離所述 第一插塞150的一側，所述第三插塞170用于實現(xiàn)相鄰的光電二極管單元之間的電性連接。同樣的，為了增加第三插塞170與p阱120之間的電接觸性能，在所述第三插塞170與所述p阱120之間形成有第二接觸墊190。同樣，第二接觸墊190只是為了第三插塞170與所述p阱120之間形成更好的電接觸，并不是必須的。所述第三插塞170用于實現(xiàn)相鄰的二極管單元之間的電性連接。在本發(fā)明中，半導體襯底100表面還形成第四介質層140，將第一插塞150、第二插塞160以及第三插塞170隔離開來，其中，第四介質層140可以為氧化硅等介質材料，并且，第四介質層140中還可以形成有常規(guī)的淺溝槽隔離結構(圖中未示出)，在此不再贅述。

接著，參考圖5中所示，分別在所述第一插塞150、所述第二插塞160以及第三插塞170上形成第一焊墊220、第二焊墊230和第四焊墊240，用于分別將第一插塞220、第二插塞230以及第三插塞240引出。同樣的，在第四介質層140上形成第五介質層210，第五介質層210將第一焊墊220、第二焊墊230和第四焊墊240隔離開來。

執(zhí)行步驟s2，參考圖6中所示，在所述半導體襯底100上鍵合一玻璃基板300，并背面減薄所述半導體襯底100?？梢岳斫獾氖?，玻璃基板300用于支撐減薄后的半導體襯底100。本實施例中，采用研磨工藝對所述半導體襯底100的背面進行背面減薄，減薄后的所述半導體襯底100的總厚度為10μm～100μm。此外，所述玻璃基板300與所述半導體襯底100之間形成第三介質層310。接著，在所述半導體襯底100背面形成p型引出區(qū)400。在本實施例中，在所述半導體襯底100背面形成p型引出區(qū)400的步驟包括：

首先，對所述半導體襯底100背面進行離子注入，例如，對所述半導體襯底100進行b離子注入。并且，所述b離子注入的濃度為1×10¹⁵/cm³～1×10¹⁸/cm³；

接著，對所述半導體襯底100背面進行激光退火工藝，使得離子注入的b離子激活，形成的所述p型引出區(qū)400的厚度為500nm～2000nm。本實施例中，n型外延層110為低摻雜濃度，具有較高的接觸電阻，p型引出區(qū)400的摻雜濃度較高，用于減小n型外延層110的接觸電阻，p型引出區(qū)400與n型外延層110形成與p阱120和n阱130形成的pn結反向的pn結，使得n型外延層110形成反型，從而使得形成的半導體器件能夠耐高壓。

執(zhí)行步驟s3，參考圖7中所示，依次刻蝕所述半導體襯底100、所述n型外延層110以及所述p阱120，在所述n阱130周圍形成第一溝槽510，在所述第二插塞160上形成第二溝槽520，第二溝槽520暴露出第二插塞160的底部。其中，第一溝槽510用于后續(xù)形成隔離結構，隔離相鄰的光電二極管，防止信號串擾。本實施例中，可以采用等離子體刻蝕工藝等本領域技術人員公知的其他刻蝕工藝去除部分半導體襯底100、n型外延層110以及p阱120。

執(zhí)行步驟s4，參考圖8所示，在所述第一溝槽510填充第一介質層610形成隔離結構，在部分所述第二溝槽520中填充第二介質層620，且暴露所述第二插塞160的底部，即第二介質層620覆蓋第二溝槽520的側壁和部分底壁，本實施例中，第二介質層620用于將后續(xù)形成的通孔結構與光電二極管之間隔離開來，防止通孔結構影響光電二極管的信號。本實施例中，所述第一介質層510和第二介質層520為氧化硅、氮化硅、氮氧化硅等介質材料?？梢岳斫獾氖?，本發(fā)明中對半導體襯底進行背面減薄之后形成再形成隔離結構和通孔結構，從而防止背面減薄的過程中損傷隔離結構和通孔結構，影響器件性能。

執(zhí)行步驟s5，參考圖9所示，在剩余的所述第二溝槽520中填充金屬層700形成通孔結構，通孔結構包括第二插塞160以及金屬層700組成的結構，通孔結構用于相鄰的光電二極管之間的電性連接。接著，分別在所述p型引出區(qū)400和所述金屬層700上形成第三焊墊810和第四焊墊820，第三焊墊810和第四焊墊820分別用于實現(xiàn)光電二極管與信號讀出電路之間的電性連接，實現(xiàn)信號讀出電路對光電二極管的控制。

此外，參考圖10所示，半導體器件的制備方法還包括在所述第三焊墊810上鍵合一信號讀出電路900。所述信號讀出電路900包括：具有cmos控制電路920的襯底910；位于所述襯底910上的層間介質層930，所述cmos控制電路920包括一pmos晶體管和一nmos晶體管。所述層間介質層930具有第一互連電路940。cmos控制電路920與第一互連電路940電性連接，第一互連電路940包括位于層間介質層930表面的第一接觸電極941。所述第四焊墊820與所述信號讀出電路900之間通過第一接觸電極941電性連接。此外，所述層間介質層930中還具有第二互連電路950，第二互連電路950包括位于層間介質層930表面的第二接觸電極951，第四焊墊820通過第二接觸電極951與信號讀出 電路900電性連接，實現(xiàn)信號讀出電路900與相鄰的光電二極管之間電性連接。

綜上所述，本發(fā)明中，提供的半導體器件的制備方法中，在n阱上形成第一插塞，同時在p阱上形成第二插塞，之后，背面減薄半導體襯底，并在半導體襯底的背面形成p型引出區(qū)。再刻蝕半導體襯底、n型外延層以及p阱，在n阱周圍形成第一溝槽，在第一插塞上形成第二溝槽，第一溝槽中填充第一介質層用于形成隔離結構，部分第二溝槽中填充金屬層形成通孔結構。本發(fā)明中，對半導體襯底進行背面減薄之后形成再形成隔離結構和通孔結構，從而防止背面減薄的過程中損傷隔離結構和通孔結構，影響器件性能。

顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。