本發(fā)明涉及一種測試裝置及測試方法，尤其涉及一種在切割道上短路多個連接墊，以使用單一探針測試芯片的多個連接墊的測試裝置及測試方法。

背景技術：

現(xiàn)今半導體工藝已發(fā)展成熟，且半導體工藝的卓越技術使集成電路的應用越來越廣泛，民眾所使用的電子產(chǎn)品大多數(shù)都使用集成電路芯片做為核心元件，而用于控制電子產(chǎn)品。半導體工藝過程的演進越來越精密，因此現(xiàn)今發(fā)展出許多種測試設備及測試方式，以針對集成電路芯片進行測試，例如：集成電路芯片的連接墊測試(PAD test)，其是針對集成電路芯片中用于打線(wire-bonding)或金凸塊(gold bump)的連接墊進行測試，以避免連接墊無法運作的集成電路芯片進行封裝出貨，進而防止瑕疵品流于市面上。

圖1為一晶圓(wafer)1的示意圖。晶圓1包含多個芯片(die)10，其中芯片10的周圍形成有切割道(Scribe line)12。當晶圓1制作完成后隨即進行連接墊測試。接著，晶圓1進行封裝及分割工藝過程，將用于包覆芯片10的封裝膠體形成于其上，同時沿著切割道12切割以將各芯片10分割，以準備包裝出貨。

然而，隨著半導體工藝過程越來越精密的情況下，連接墊的數(shù)量也有增加的趨勢，為了在固定面積下的晶圓增設集成電路芯片，進而提高生產(chǎn)效率，所以連接墊的尺寸也對應縮小且越來越密集。再者，由于現(xiàn)有測試裝置(例如，探針卡(probe card))的測試探針數(shù)量必須相等于單一集成電路芯片的所有連接墊數(shù)量，因此現(xiàn)有測試裝置的測試探針數(shù)量必須相對增加，且分布也更為密集，以分別對應連接墊的位置，所以測試裝置的電路設計也會更加復雜，而造成測試裝置的制作難度上升。此外，測試探針分布的密集度增加(例如，探針之間的距離(pitch)太近)會導致測試裝置的成本隨之增加，且使用壽命也較短。

因此，如何針對上述問題而提出一種用于測試連接墊的測試裝置，以改善現(xiàn)有連接墊測試的缺點，并提升連接墊測試的可靠度，實為業(yè)界的重要課題之一。

技術實現(xiàn)要素：

因此，本發(fā)明的主要目的在于提供一種在切割道上短路多個連接墊，以使用單一探針測試芯片的多個連接墊的測試裝置及測試方法。

本發(fā)明公開一種測試裝置，用于測試一晶圓上的一芯片，其中該至少一芯片周圍形成有切割道。該測試裝置包含有一測試電路、多個短路元件以及多個測試探針。該測試電路耦接于該至少一芯片，用來產(chǎn)生一第一控制信號至該至少一芯片，使該至少一芯片產(chǎn)生多個測試信號。該多個短路元件形成于該切割道上，其中該多個短路元件的每一者用來短路該至少一芯片的多個連接墊，且該多個連接墊包含一待測連接墊及至少一非待測連接墊。該多個測試探針耦接于該多個短路元件及該測試電路，用來通過該多個短路元件從該待測連接墊接收該多個測試信號，使該測試電路根據(jù)該多個測試信號產(chǎn)生一測試結果。

本發(fā)明另公開一種測試方法，用于測試一晶圓上的一芯片，其中該至少一芯片周圍形成有切割道。該測試方法包含有產(chǎn)生一第一控制信號至該至少一芯片，使該至少一芯片產(chǎn)生一多個測試信號；于該切割道上形成多個短路元件，其中該多個短路元件的每一者用來短路該至少一芯片的多個連接墊，且該多個連接墊包含一待測連接墊及至少一非待測連接墊；通過該多個短路元件從該待測連接墊接收該多個測試信號；以及根據(jù)該多個測試信號產(chǎn)生一測試結果。

附圖說明

圖1為一晶圓的示意圖。

圖2為本發(fā)明實施例一測試裝置的示意圖。

圖3為本發(fā)明實施例另一測試裝置的局部示意圖。

圖4為本發(fā)明實施例另一測試裝置的局部示意圖。

圖5繪示執(zhí)行切割工藝過程后的芯片。

圖6為本發(fā)明實施例用于測試芯片的連接墊的流程圖。

其中，附圖標記說明如下：

10 芯片

11 信號處理電路

12 切割道

20、30、40 測試裝置

21 測試電路

22、32、43 短路元件

23、33、42 測試探針

P1～PM 連接墊

T1～TN 測試信號

CT1、CT2 控制信號

T_rst 測試結果

60 流程

600～606 步驟

具體實施方式

圖2為本發(fā)明實施例一測試裝置20的示意圖。測試裝置20可為一探針卡(Probe card)，用于測試圖1的晶圓1的芯片10。測試裝置20包含有一測試電路21、多個短路元件22以及多個測試探針23。

測試電路21耦接于芯片10，用來產(chǎn)生一控制信號CT至芯片10，使芯片10產(chǎn)生測試信號T1～TN。短路元件22形成于切割道12中，用來短路芯片10的多個連接墊，且該多個連接墊包含一待測連接墊及至少一非待測連接墊。為便于說明，在本實施例中，短路元件22短路二連接墊P1及P2，并假設待測連接墊為P1，而非待測連接墊為P2。

測試探針23耦接于短路元件22及測試電路21，用來通過短路元件22從待測連接墊P1接收測試信號T1～TN，使測試電路20根據(jù)測試信號T1～TN產(chǎn)生一測試結果T_rst。如此一來，操作人員可根據(jù)測試結果T_rst，判斷芯片10是否正常操作，以進行后續(xù)分割工藝過程及封裝出貨。

請注意，芯片10的電路設計通常內建有多個開關(或切換元件、可調阻抗電路等)以及一信號處理電路11，因此可通過信號處理電路11執(zhí)行相關功能的運算，并通過信號處理電路11控制多個開關，進而達成所需的信號輸出與輸入。據(jù)此，本發(fā)明利用上述芯片10的功能來協(xié)助測試裝置20進行測試。

具體而言，信號處理電路11耦接于測試電路21，用來根據(jù)控制信號CT1，產(chǎn)生一控制信號CT2以及測試信號T1～TN。多個開關分別耦接于多個連接墊及信號處理電路11，用來根據(jù)控制信號CT2，連接待測連接墊與信號處理電路11的連結，以及斷開非待測連接墊與信號處理電路11的連結，以通過待測連接墊輸出測試信號T1～TN。

以輸出測試信號T1為例，當控制信號CT1指示待測連接墊為P1且非待測連接墊為P2時，信號處理電路11產(chǎn)生控制信號CT2至對應連接墊P1及P2的多個開關，連接待測連接墊P1與信號處理電路11的連結，以及斷開非待測連接墊P2與信號處理電路11的連結。反之，當控制信號CT1指示待測連接墊為P2且非待測連接墊為P1時，信號處理電路11產(chǎn)生控制信號CT2至對應連接墊P1及P2的多個開關，連接待測連接墊P2與信號處理電路11的連結，以及斷開非待測連接墊P1與信號處理電路11的連結。如此一來，測試裝置20可使用單一測試探針23來測試二個連接墊，如此即可減少測試芯片10所需的探針數(shù)量。

圖3為本發(fā)明實施例一測試裝置30的局部示意圖。測試裝置30包含測試探針33以及形成于切割道12上的多個短路元件32，每一短路元件32用來同時短路四個連接墊P1、P2、P3及P4。測試裝置30可輸出控制信號CT1來指示四個連接墊P1、P2、P3及P4中的一者為待測連接墊以及其余三者為非待測連接墊。例如，若連接墊P2為待測連接墊，則連接墊P1、P3及P4為非待測連接墊。接著，芯片10可控制對應連接墊P1、P2、P3及P4的多個開關，連接待測連接墊P2與信號處理電路11(未繪示)的連結，以及斷開非待測連接墊P1、P3及P4與信號處理電路11的連結。以此類推，測試裝置30可使用單一測試探針33來測試四個連接墊，如此即可減少測試芯片10所需的探針數(shù)量。

圖4為本發(fā)明實施例一測試裝置40的局部示意圖。測試裝置40包含測試探針43以及形成于切割道12上的多個短路元件42，每一短路元件42用來同時短路M個連接墊P1～PM。測試裝置40可輸出控制信號CT1來指示M個連接墊P1～PM中的一者為待測連接墊以及其余(M-1)者為非待測連接墊。例如，若連接墊P2為待測連接墊，則連接墊P1及P3～PM為非待測連接墊。接著，芯片10可控制對應連接墊P1～PM的多個開關，連接待測連接墊P2與信號處理電路11(未繪示)的連結，以及斷開非待測連接墊P1及P3～PM與信號處理電路11的連結。以此類推，測試裝置40可使用單一測試探針43來測試M個連接墊，如此即可減少測試芯片10所需的探針數(shù)量。

從上述圖2至圖4的實施例可知，假設短路元件可同時短路M個連接墊，且芯片10總共有K個連接墊。本發(fā)明的測試電路僅需M分之一的測試探針數(shù)量即可測試單一芯片10的所有連接墊(其中，N＝K/M，N為測試探針數(shù)量)。換言之，本發(fā)明的測試電路可通過較少的測試探針數(shù)量來測試單一芯片10的所有連接墊。當測試探針數(shù)量減少時，可增加測試探針之間的間隔(Pitch)，如此可降低制作測試探針卡難度，進而提升測試探針卡的良率及使用壽命。

另一方面，當測試探針數(shù)量減少時，雖然測試時間會相對增加，但減少測試探針帶來的效益(包含節(jié)省的材料成本及降低的制作難度)優(yōu)于增加測試時間的成本，因此本發(fā)明的測試裝置在業(yè)界仍具備一定的競爭力。實務上，短路元件同時短路二至八個連接墊(M個連接墊實質上包含二至八個連接墊，即M＝2～8)所增加的測試時間是在可容忍的范圍內。

圖5繪示執(zhí)行切割工藝過程后的芯片10。測試裝置20、30及43分別包含一切割單元(未繪于圖式)，耦接于測試電路21，用來在芯片10測試完成后，沿切割道12進行分割工藝過程，以分離芯片10并分別去除短路元件22、32及43。切割單元用來執(zhí)行芯片10在生產(chǎn)工藝過程中的一道切割工藝過程，切割單元可以是任何用來進行切割工藝過程(Dicing)的相關設備，例如雷射切割器、鉆頭、刀具等。由于短路元件形成于切割道上，因此芯片10在進行分割工藝過程時，短路元件可隨著切割道一并被切除，因此不會增加額外的工藝過程及相關費用來移除短路元件。值得注意的是，本發(fā)明提前在晶圓產(chǎn)出階段即進行測試，因此在進行分割工藝過程前即可根據(jù)測試結果篩選出優(yōu)良芯片并且淘汰不良芯片，只有優(yōu)良芯片才會進行后續(xù)的封裝工藝過程，以確保出貨質量。

簡言之，本發(fā)明在切割道上設置短路元件來同時短路芯片的多個連接墊，同時利用芯片內部的開關來連接待測連接墊并斷開非待測連接墊，以通過待測連接墊輸出測試信號，得知相對應的測試結果。因此，本發(fā)明的測試電路可使用單一測試探針來測試多個連接墊，即可通過較少的測試探針數(shù)量來測試單一芯片的所有連接墊。當測試探針數(shù)量減少時，可增加測試探針之間的間隔，如此可降低制作測試探針卡難度，進而提升測試探針卡的良率及使用壽命。此外，由于短路元件形成于切割道上，芯片在進行分割工藝過程時，短路元件可隨著切割道一并被切除，因此不會增加額外的工藝過程及相關費用來移除短路元件。

上述實施例的操作可歸納為一測試流程60，如圖6所示，測試流程60可用于測試裝置，用于測試芯片的連接墊。測試流程60包含以下步驟。

步驟600：開始。

步驟601：產(chǎn)生一控制信號至至少一芯片，使該至少一芯片產(chǎn)生多個測試信號。

步驟602：于一切割道上形成多個短路元件，其中該多個短路元件的每一者用來短路該至少一芯片的多個連接墊，且該多個連接墊包含一待測連接墊及至少一非待測連接墊。

步驟603：通過該多個短路元件從該待測連接墊接收該多個測試信號。

步驟604：根據(jù)該多個測試信號產(chǎn)生一測試結果。

步驟605：沿該切割道進行一分割工藝過程，以分離該至少一芯片并去除該多個短路元件。

步驟606：結束。

測試流程60的詳細操作說明可參考圖2至圖4的實施例，于此不贅述。步驟602轉換至步驟603的過程為芯片根據(jù)控制信號連接待測連接墊與內部信號處理電路及斷開非待測連接墊與內部信號處理電路的相關操作，詳細操作說明也可參考圖2至圖4的實施例。

綜上所述，本發(fā)明在切割道上設置短路元件來同時短路芯片的多個連接墊，同時利用芯片內部的開關來連接待測連接墊并斷開非待測連接墊，以通過待測連接墊輸出測試信號來得知相對應的測試結果。因此，本發(fā)明的測試電路可使用單一測試探針來測試多個連接墊，即可通過較少的測試探針數(shù)量來測試單一芯片的所有連接墊。當測試探針數(shù)量減少時，可增加測試探針之間的間隔，如此可降低制作測試探針卡的難度，進而提升測試探針卡的良率及使用壽命。此外，由于短路元件形成于切割道上，芯片在進行分割工藝過程時，短路元件可隨著切割道一并被切除，因此不會增加額外的工藝過程及相關費用來移除短路元件。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。