本發(fā)明涉及一種制作半導(dǎo)體元件的方法，尤其是涉及一種形成接觸洞時于外延層與淺溝隔離之間留下遮蓋層的方法。

背景技術(shù)：

近年來，隨著場效晶體管(fieldeffecttransistors,fets)元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(finfieldeffecttransistor,finfet)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。由于鰭狀場效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進一步增加?xùn)艠O對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低(draininducedbarrierlowering,dibl)效應(yīng)，并可以抑制短通道效應(yīng)(shortchanneleffect,sce)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅(qū)動電流。甚而，晶體管元件的臨界電壓(thresholdvoltage)也可通過調(diào)整柵極的功函數(shù)而加以調(diào)控。

然而，在現(xiàn)行的鰭狀場效晶體管元件制作工藝中，鰭狀結(jié)構(gòu)與后續(xù)外延層的搭配仍存在許多瓶頸，進而影響整個元件的漏電流及整體電性表現(xiàn)。因此如何改良現(xiàn)有鰭狀場效晶體管制作工藝即為現(xiàn)今一重要課題。

技術(shù)實現(xiàn)要素：

為解決上述問題，本發(fā)明提供一種制作半導(dǎo)體元件的方法。首先提供一基底，然后形成一第一鰭狀結(jié)構(gòu)以及一第二鰭狀結(jié)構(gòu)于基底上，形成一第一外延層于第一鰭狀結(jié)構(gòu)上以及一第二外延層于第二鰭狀結(jié)構(gòu)上，接著形成一遮蓋層于第一外延層及第二外延層上，其中第一外延層及第二外延層之間的一距離介于遮蓋層厚度的二倍至遮蓋層厚度的四倍。

本發(fā)明另一實施例公開一種半導(dǎo)體元件，其包含：一基底，一鰭狀結(jié)構(gòu) 設(shè)于基底上，一淺溝隔離設(shè)于基底上并環(huán)繞鰭狀結(jié)構(gòu)，一外延層設(shè)于鰭狀結(jié)構(gòu)上以及一遮蓋層設(shè)于外延層及淺溝隔離之間。

附圖說明

圖1為本發(fā)明較佳實施例制作一半導(dǎo)體元件的上視圖；

圖2至圖3為本發(fā)明制作一半導(dǎo)體元件的立體示意圖；

圖4至圖6為圖3中沿著切線aa'的剖面示意圖；

圖7為本發(fā)明較佳實施例制作一半導(dǎo)體元件的上視圖。

12基底14鰭狀結(jié)構(gòu)

16淺溝隔離18柵極結(jié)構(gòu)

20介質(zhì)層22多晶硅材料

24間隙壁26外延層

28倒v型上表面30v型下表面

32遮蓋層34介電層

36高介電常數(shù)介電層38功函數(shù)金屬層

40低阻抗金屬層42接觸洞

44第一金屬層46第二金屬層

48金屬硅化物50第三金屬層

52接觸插塞

具體實施方式

請參照圖1至圖7，圖1至圖7為本發(fā)明較佳實施例制作一半導(dǎo)體元件的方法示意圖，其中圖2為圖1中虛線部分的立體示意圖，圖2至圖3為本發(fā)明制作半導(dǎo)體元件的立體示意圖，圖4至圖6為圖3中沿著切線aa'的剖面示意圖，圖6又為圖7中沿著切線bb’的剖面示意圖。如圖1至圖2所示，首先提供一基底12，例如一硅基底或硅覆絕緣(soi)基板，其上可定義有一晶體管區(qū)，例如一nmos晶體管區(qū)或pmos晶體管區(qū)?；?2上具有至少一鰭狀結(jié)構(gòu)14及一絕緣層(圖未示)，其中鰭狀結(jié)構(gòu)14的底部是被絕緣層，例如氧化硅所包覆而形成淺溝隔離16，且部分的鰭狀結(jié)構(gòu)14上另分別設(shè)有多個虛置柵極或柵極結(jié)構(gòu)18。需注意的是，為了凸顯鰭狀結(jié)構(gòu)與柵極結(jié)構(gòu)的 設(shè)置位置與結(jié)構(gòu)態(tài)樣，圖2僅繪示單一柵極結(jié)構(gòu)橫跨單一鰭狀結(jié)構(gòu)的實施例。

鰭狀結(jié)構(gòu)14的形成方式可以包含先形成一圖案化掩模(圖未示)于基底12上，再經(jīng)過一蝕刻制作工藝，將圖案化掩模的圖案轉(zhuǎn)移至基底12中。接著，對應(yīng)三柵極晶體管元件及雙柵極鰭狀晶體管元件結(jié)構(gòu)特性的不同，而可選擇性去除或留下圖案化掩模，并利用沉積、化學(xué)機械研磨(chemicalmechanicalpolishing,cmp)及回蝕刻制作工藝而形成一環(huán)繞鰭狀結(jié)構(gòu)14底部的淺溝隔離(圖未示)。除此之外，鰭狀結(jié)構(gòu)14的形成方式另也可以是先制作一圖案化硬掩模層(圖未示)于基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出半導(dǎo)體層，此半導(dǎo)體層即可作為相對應(yīng)的鰭狀結(jié)構(gòu)14。同樣的，另可以選擇性去除或留下圖案化硬掩模層，并通過沉積、cmp及回蝕刻制作工藝形成一淺溝隔離以包覆住鰭狀結(jié)構(gòu)14的底部。另外，當(dāng)基底12為硅覆絕緣(soi)基板時，則可利用圖案化掩模來蝕刻基底上的一半導(dǎo)體層，并停止于此半導(dǎo)體層下方的一底氧化層以形成鰭狀結(jié)構(gòu)，故可省略前述制作淺溝隔離的步驟。

柵極結(jié)構(gòu)18的制作方式可依據(jù)制作工藝需求以先柵極(gatefirst)制作工藝、后柵極(gatelast)制作工藝的先高介電常數(shù)介電層(high-kfirst)制作工藝以及后柵極制作工藝的后高介電常數(shù)介電層(high-klast)制作工藝等方式制作完成。以本實施例的后高介電常數(shù)介電層制作工藝為例，可先于鰭狀結(jié)構(gòu)14上形成一較佳包含介質(zhì)層20與多晶硅材料22所構(gòu)成的柵極結(jié)構(gòu)18，然后于柵極結(jié)構(gòu)18側(cè)壁形成間隙壁24。在本實施例中，間隙壁24可為一單一間隙壁或復(fù)合式間隙壁，其可選自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所構(gòu)成的群組，但不局限于此。

接著可先去除部分鰭狀結(jié)構(gòu)14，再利用外延成長制作工藝形成一外延層26于柵極結(jié)構(gòu)18兩側(cè)的鰭狀結(jié)構(gòu)14上，其中外延層26可包含鍺化硅(sige)、碳化硅(sic)或磷化硅(sip)等，但不局限于此，端視所制作晶體管的型式與元件特性需求而定。值得注意的是，本實施例中成長于鰭狀結(jié)構(gòu)14上的各外延層26呈現(xiàn)約略菱形，且各外延層26較佳包含一倒v型上表面28以及一v型下表面30。

如圖3與圖4所示，隨后形成一遮蓋層32于外延層26上，其中遮蓋層32較佳為一接觸洞蝕刻停止層(contactetchstoplayer,cesl)，其可具有應(yīng)力，且較佳選自由sin、sicn以及sicon所構(gòu)成的群組。另外在本實施例中， 外延層26之間的一距離介于遮蓋層32厚度的二倍至遮蓋層厚度的四倍。

接著形成一介電層34或?qū)娱g介電層于遮蓋層32、淺溝隔離16與鰭狀結(jié)構(gòu)14上，并進行一平坦化制作工藝，例如利用cmp去除部分介電層34與部分遮蓋層32以暴露出由多晶硅材料22所構(gòu)成的柵極電極，使柵極電極上表面與介電層34上表面齊平。其中介電層34可由任何包含氧化物的絕緣材料所構(gòu)成，例如本實施例的介電層34較佳包含一由可流動式化學(xué)氣相沉積(fcvd)所形成的氧化層、一由高密度等離子體(high-densityplasma,hdp)沉積制作工藝所形成的氧化層以及一四乙氧基硅烷(tetraethylorthosilicate,teos)所構(gòu)成的氧化層，但不局限于此。

隨后進行一金屬柵極置換制作工藝將柵極結(jié)構(gòu)18轉(zhuǎn)換為金屬柵極。舉例來說，可先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammoniumhydroxide,nh4oh)或氫氧化四甲銨(tetramethylammoniumhydroxide,tmah)等蝕刻溶液來去除柵極結(jié)構(gòu)18中的多晶硅材料22，以于介電層34中形成多個凹槽(圖未示)。

之后依序形成一高介電常數(shù)介電層36以及至少包含u型功函數(shù)金屬層38與低阻抗金屬層40的導(dǎo)電層于各凹槽內(nèi)，并再搭配進行一平坦化制作工藝使u型高介電常數(shù)介電層36、u型功函數(shù)金屬層38與低阻抗金屬層40的表面與介電層34表面齊平。

在本實施例中，高介電常數(shù)介電層36包含介電常數(shù)大于4的介電材料，例如選自氧化鉿(hafniumoxide，hfo2)、硅酸鉿氧化合物(hafniumsiliconoxide，hfsio4)、硅酸鉿氮氧化合物(hafniumsiliconoxynitride，hfsion)、氧化鋁(aluminumoxide，al2o3)、氧化鑭(lanthanumoxide，la2o3)、氧化鉭(tantalumoxide，ta2o5)、氧化釔(yttriumoxide，y2o3)、氧化鋯(zirconiumoxide，zro2)、鈦酸鍶(strontiumtitanateoxide，srtio3)、硅酸鋯氧化合物(zirconiumsiliconoxide，zrsio4)、鋯酸鉿(hafniumzirconiumoxide，hfzro4)、鍶鉍鉭氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、鋯鈦酸鉛(leadzirconatetitanate,pbzrxti1-xo3,pzt)、鈦酸鋇鍶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其組合所組成的群組。

功函數(shù)金屬層38較佳用以調(diào)整形成金屬柵極的功函數(shù)，使其適用于n型晶體管(nmos)或p型晶體管(pmos)。若晶體管為n型晶體管，功函數(shù)金屬層38可選用功函數(shù)為3.9電子伏特(ev)～4.3ev的金屬材料，如鋁化鈦 (tial)、鋁化鋯(zral)、鋁化鎢(wal)、鋁化鉭(taal)、鋁化鉿(hfal)或tialc(碳化鈦鋁)等，但不以此為限；若晶體管為p型晶體管，功函數(shù)金屬層38可選用功函數(shù)為4.8ev～5.2ev的金屬材料，如氮化鈦(tin)、氮化鉭(tan)或碳化鉭(tac)等，但不以此為限。功函數(shù)金屬層38與低阻抗金屬層40之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(ti)、氮化鈦(tin)、鉭(ta)、氮化鉭(tan)等材料。低阻抗金屬層40則可選自銅(cu)、鋁(al)、鎢(w)、鈦鋁合金(tial)、鈷鎢磷化物(cobalttungstenphosphide，cowp)等低電阻材料或其組合。由于依據(jù)金屬柵極置換制作工藝將虛置柵極轉(zhuǎn)換為金屬柵極是此領(lǐng)域者所熟知技術(shù)，在此不另加贅述。接著可選擇性去除部分高介電常數(shù)介電層36、部分功函數(shù)金屬層38與部分低阻抗金屬層40形成凹槽(圖未示)，然后再填入一硬掩模(圖未示)于凹槽內(nèi)并使硬掩模與介電層34表面齊平，其中硬掩?？蛇x自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所構(gòu)成的群組。

接著進行一接觸插塞制作工藝搭配金屬硅化物制作工藝形成一金屬硅化物于外延層26表面以及一接觸插塞電連接?xùn)艠O結(jié)構(gòu)18兩側(cè)的源極/漏極區(qū)域與外延層26。首先，如圖5所示，可利用圖案化掩模(圖未示)進行一蝕刻制作工藝，例如較佳利用一非等向性或干蝕刻制作工藝去除柵極結(jié)構(gòu)18之間的部分介電層34以形成接觸洞42暴露外延層26表面與部分淺溝隔離16。需注意的是，本實施例形成接觸洞42時較佳不去除所有的介電層34與遮蓋層32，并使部分遮蓋層32與部分介電層34殘留于外延層26v型下表面30與淺溝隔離16之間。

更具體而言，殘留于外延層26v型下表面30與淺溝隔離16之間的遮蓋層32較佳為v型，且所殘留遮蓋層32的v型較佳與外延層26的v型下表面30呈90度。此外所殘留的遮蓋層32較佳與所殘留的介電層34一同切齊外延層26倒v型上表面28與v型下表面30的交界處。

如圖6所示，然后依序沉積一第一金屬層44與第二金屬層46于接觸洞42中，其中第一金屬層44與第二金屬層46較佳共形地(conformally)形成于外延層26表面及接觸洞42的內(nèi)側(cè)側(cè)壁。在本實施例中，第一金屬層44較佳選自鈦、鈷、鎳及鉑等所構(gòu)成的群組，且最佳為鈦，而第二金屬層46則較佳包含氮化鈦、氮化鉭等金屬化合物。

在連續(xù)沉積第一金屬層44與第二金屬層46之后，依序進行一第一熱處 理制作工藝與一第二熱處理制作工藝以形成一金屬硅化物48于外延層26上。在本實施例中，第一熱處理制作工藝包含一常溫退火(soakanneal)制作工藝，其溫度較佳介于500℃至600℃，且最佳為550℃，而其處理時間則較佳介于10秒至60秒，且最佳為30秒。第二熱處理制作工藝包含一峰值退火(spikeanneal)制作工藝，其溫度較佳介于600℃至950℃，且最佳為600℃，而其處理較佳時間則較佳介于100毫秒至5秒，且最佳為5秒。

迨進行兩次熱處理制作工藝后，形成一第三金屬層50并填滿接觸洞42。在本實施例中，第三金屬層50較佳包含鎢，但不局限于此。最后進行一平坦化制作工藝，例如以cmp制作工藝去除部分第三金屬層50、部分第二金屬層46及部分第一金屬層44，甚至可視制作工藝需求接著去除部分介電層34，以形成接觸插塞52電連接外延層26。至此即完成本發(fā)明較佳實施例一半導(dǎo)體元件的制作。

請再參照圖6，圖6另公開本發(fā)明較佳實施例的一半導(dǎo)體元件結(jié)構(gòu)。如圖6所示，半導(dǎo)體元件主要包含一基底12、至少一鰭狀結(jié)構(gòu)14設(shè)于基底12上、一淺溝隔離16設(shè)于基底12上并環(huán)繞鰭狀結(jié)構(gòu)14、一外延層26設(shè)于各鰭狀結(jié)構(gòu)14上、一遮蓋層32與介電層34設(shè)于外延層26與淺溝隔離16之間、以及一接觸插塞52設(shè)于外延層26上并接觸淺溝隔離16、遮蓋層32與介電層34。

更具體而言，各外延層26包含一倒v型上表面28以及一v型下表面30，遮蓋層32與介電層34是設(shè)于v型下表面30與淺溝隔離16之間，其中介電層34直接接觸遮蓋層32并較佳與遮蓋層32一同切齊外延層26倒v型上表面28與v型下表面30的交界處，遮蓋層32較佳為v型且與外延層26的v型下表面30呈現(xiàn)約90度。

從更細部來看，接觸插塞52包含第一金屬層44、第二金屬層46與第三金屬層50，接觸插塞52較佳同時接觸淺溝隔離16、設(shè)于外延層26v型下表面30與淺溝隔離16之間的遮蓋層32以及設(shè)于外延層26v型下表面30與淺溝隔離16之間的介電層34。另外本實施例的遮蓋層32較佳為一接觸洞蝕刻停止層，其可具有應(yīng)力且較佳選自由sin、sicn以及sicon所構(gòu)成的群組。

以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。