本申請(qǐng)享有以日本專(zhuān)利申請(qǐng)2015-111082號(hào)(申請(qǐng)日：2015年6月1日)為基礎(chǔ)申請(qǐng)案的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)案而包含基礎(chǔ)申請(qǐng)案的全部?jī)?nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。

背景技術(shù)：

為了實(shí)現(xiàn)半導(dǎo)體裝置的節(jié)省空間化、高性能化及大容量化而有將半導(dǎo)體芯片層疊的情況。為了實(shí)現(xiàn)所層疊的半導(dǎo)體芯片的電連接而有使用被稱(chēng)為T(mén)SV(Through Silicon Via)的貫通電極的情況。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的一實(shí)施方式提供一種能夠減少半導(dǎo)體芯片的層疊構(gòu)造在安裝時(shí)對(duì)半導(dǎo)體芯片造成的損傷的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。

根據(jù)本發(fā)明的一實(shí)施方式，具備經(jīng)層疊的N(N為2以上的整數(shù))個(gè)半導(dǎo)體芯片、間隔件、及焊墊電極。間隔件在所述半導(dǎo)體芯片間在層疊方向確保第1間隔。焊墊電極設(shè)于第N層的半導(dǎo)體芯片的一面。在與所述焊墊電極的至少一部分重疊的位置上配置有所述間隔件。

附圖說(shuō)明

圖1(a)是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖1(b)是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

圖2是表示第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖3(a)及圖3(b)是表示第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖4是表示第2實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖。

圖5(a)是表示第3實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖5(b)是表示第3實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

圖6(a)是表示第4實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖6(b)是表示第4實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

具體實(shí)施方式

以下參照附圖來(lái)詳細(xì)說(shuō)明實(shí)施方式的半導(dǎo)體裝置。另外，所述多個(gè)實(shí)施方式并不限定本發(fā)明。

(第1實(shí)施方式)

圖1(a)是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖1(b)是表示第1實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。另外，在以下的實(shí)施方式中，例示半導(dǎo)體芯片層疊8層的構(gòu)成，但也可為半導(dǎo)體芯片層疊N(N為2以上的整數(shù))層的構(gòu)成。此外，在以下的實(shí)施方式中，作為半導(dǎo)體裝置是例示NAND閃速存儲(chǔ)器，但半導(dǎo)體裝置既可為DRAM(Dynamic Random Access Memory)、FRAM(Ferroelectric Random Access Memory)(注冊(cè)商標(biāo))、MRAM(Magnetoresistive Random Access Memory)、PCRAM(Phase Change Random Access Memory)等，也可為邏輯電路或處理器等。

在圖1(a)及圖1(b)中，通過(guò)層疊半導(dǎo)體芯片P1～P8而構(gòu)成芯片層疊體TA1。此時(shí)，各半導(dǎo)體芯片P1～P8的厚度能夠設(shè)定為40μm以下。處理芯片層疊體TA1時(shí)為了防止芯片層疊體TA1被破壞，能夠?qū)⑿酒瑢盈B體TA1經(jīng)由粘結(jié)層2而固定于支撐板1。支撐板1例如能夠使用引線框架等金屬板。支撐板1的材料可為Cu，也可為42合金(Fe-Ni系合金)。粘結(jié)層2可使用絕緣性樹(shù)脂，也可使用芯片貼裝膜。

在各半導(dǎo)體芯片P1～P8設(shè)有單元區(qū)域MA1、MA2。在各單元區(qū)域MA1、MA2能夠呈陣列狀設(shè)置NAND單元、或者設(shè)置讀出放大器或解碼器等周邊電路。此時(shí)，在各單元區(qū)域MA1、MA2能夠維持單元圖案的配置的規(guī)則性的方式配置NAND單元。

在各半導(dǎo)體芯片P2～P8設(shè)有貫通電極5。此時(shí)，在半導(dǎo)體芯片P1能夠不設(shè)置貫通電極5。各貫通電極5是通過(guò)側(cè)壁絕緣膜4而與半導(dǎo)體芯片P2～P8絕緣。貫通電極5的材料能夠使用Cu、Ni或Al等。在貫通電極5與側(cè)壁絕緣膜4之間也能夠存在TiN等障壁金屬膜。在各半導(dǎo)體芯片P2～P8，貫通電極5能夠配置于不擾亂各單元區(qū)域MA1、MA2的單元圖案的配置的規(guī)則性的位置。因此，貫通電極5不宜設(shè)于各單元區(qū)域MA1、 MA2內(nèi)，優(yōu)選設(shè)于各單元區(qū)域MA1、MA2的周?chē)Ｓ诖?，通過(guò)維持各單元區(qū)域MA1、MA2的單元圖案的配置的規(guī)則性，能夠提升曝光時(shí)的解像度，從而能夠提高NAND單元的集成度。此外，為了防止因各半導(dǎo)體芯片P1～P8的翹曲導(dǎo)致的各半導(dǎo)體芯片P1～P8間的貫通電極5的連接不良，貫通電極5也能夠設(shè)于各單元區(qū)域MA1、MA2間。

在半導(dǎo)體芯片P1的一面設(shè)有電極6A。在各半導(dǎo)體芯片P2～P7的一面設(shè)有電極6B，在半導(dǎo)體芯片P8的一面設(shè)有電極6C、6D。此外，在半導(dǎo)體芯片P8的一面設(shè)有配線9C、9D。配線9D能夠配置于通過(guò)配線9D的信號(hào)不干擾通過(guò)貫通電極5的信號(hào)的位置。在各半導(dǎo)體芯片P2～P8的另一面設(shè)有電極7B。

在各半導(dǎo)體芯片P2～P7中，電極6B電連接于貫通電極5的一面。在半導(dǎo)體芯片P8，配線9C電連接于貫通電極5的一面，電極6C電連接于配線9C。此外，在半導(dǎo)體芯片P8，電極6D電連接于配線9D。在配線9D的端部設(shè)有焊墊電極10。在各半導(dǎo)體芯片P2～P8，電極7B電連接于貫通電極5的另一面。半導(dǎo)體芯片P1的電極6A電連接于半導(dǎo)體芯片P2的電極7B。在半導(dǎo)體芯片P2～P8間，在層疊方向相鄰的半導(dǎo)體芯片P2～P8的電極6B與電極7B連接。在半導(dǎo)體芯片P8的一面設(shè)有接口(IF)芯片3。另外，接口芯片3能夠與各半導(dǎo)體芯片P1～P8進(jìn)行數(shù)據(jù)通信。接口芯片將從外部輸入的數(shù)據(jù)發(fā)送至各半導(dǎo)體芯片P1～P8，且將從各半導(dǎo)體芯片P1～P8發(fā)送的數(shù)據(jù)輸出至外部。此時(shí)，接口芯片3能夠經(jīng)由貫通電極5向各半導(dǎo)體芯片P1～P8發(fā)送寫(xiě)入數(shù)據(jù)、命令或地址，或者從各半導(dǎo)體芯片P1～P8接收讀出數(shù)據(jù)。也能夠代替接口芯片3，而設(shè)置進(jìn)行各半導(dǎo)體芯片P1～P8的讀寫(xiě)控制的控制器芯片。在接口芯片3設(shè)有電極7C、7D。半導(dǎo)體芯片P8的電極6C、6D分別連接于接口芯片3的電極7C、7D。另外，為了確保半導(dǎo)體芯片P1～P8間的間隔SP1，電極6A、6B或電極7B能夠使用焊料球等突出電極。此時(shí)，電極6A、6B及電極7B可兩方均為突出電極，也可為突出電極與平面電極的組合。電極6A、6B及電極7B的材料可為Au、Cu、Ni、Sn、Pg、Ag等的單層膜，也可為層疊膜。在電極6A、6B及電極7B的材料使用焊料材的情況下，例如能夠使用Sn-Cu合金、Sn-Ag合金等。配線9C、9D的材料能夠使用例如Cu等。焊墊電極10的材料可使用例如形成于Cu上的Ni或Ni/Pd構(gòu)造等。也可以在焊墊電極10的Ni或Ni/Pd構(gòu)造的表面設(shè)置Au被膜。也可對(duì)焊墊電極10的Ni或Ni/Pd構(gòu)造的表面實(shí)施Sn鍍敷。

在半導(dǎo)體芯片P1～P8間設(shè)有在所述芯片的層疊方向確保間隔SP1的間隔件8。間隔SP1能夠設(shè)定于10～20μm左右的范圍內(nèi)。為了不妨礙向間隔SP1的密封樹(shù)脂12的填充性，間隔件8間的間隔優(yōu)選設(shè)定為半導(dǎo)體芯片P1～P8的間隔SP1以上。間隔件8 的材料能夠使用在未達(dá)電極6A、6B、6C、6D與電極7B、7C、7D的接合溫度的溫度下能粘結(jié)的絕緣性樹(shù)脂。例如，在將電極6A、6B、6C、6D與電極7B、7C、7D焊接的情況下，能夠使用在低于焊料的回焊溫度的溫度下能粘結(jié)的絕緣性樹(shù)脂。例如，間隔件8的材料能夠使用環(huán)氧樹(shù)脂、聚酰亞胺樹(shù)脂、丙烯酸系樹(shù)脂、酚樹(shù)脂或苯并環(huán)丁烯樹(shù)脂等。于此，間隔件8能夠加強(qiáng)貫通電極5對(duì)間隔SP1的維持。此時(shí)，間隔件8能夠配置于單元區(qū)域MA1、MA2上。由此，在以避開(kāi)各單元區(qū)域MA1、MA2內(nèi)的方式配置貫通電極5的情況下，也能夠穩(wěn)定地維持半導(dǎo)體芯片P1～P8間的間隔SP1。此外，間隔件8能夠配置于與焊墊電極10的至少一部分重疊的位置。由此，在對(duì)焊墊電極10施加有荷重的情況下，也能夠通過(guò)間隔件8維持半導(dǎo)體芯片P1～P8間的間隔SP1。因此，能夠減少將芯片層疊體TA1覆晶安裝時(shí)對(duì)半導(dǎo)體芯片P1～P8造成的損傷，從而能夠防止半導(dǎo)體芯片P1～P8的破壞。

芯片層疊體TA1是以被突出電極11支撐的狀態(tài)而覆晶安裝于安裝基板21上。此時(shí)，在芯片層疊體TA1與安裝基板21之間設(shè)有間隔SP2。該間隔SP2能夠設(shè)定為50μm左右。接口芯片3能夠配置于間隔SP2。在安裝基板21的另一面設(shè)有接地電極22A及印刷配線22B，在安裝基板21的另一面設(shè)有接地電極24A及印刷配線24B。接地電極22A的周?chē)坝∷⑴渚€22B被阻焊劑23覆蓋。接地電極24A的周?chē)坝∷⑴渚€24B被阻焊劑25覆蓋。突出電極11接合于焊墊電極10及接地電極22A。突出電極26接合于接地電極24A。突出電極11、26的材料可為Au、Cu、Ni、Sn、Pg、Ag等的單層膜，也可為層疊膜。在突出電極11、26的材料使用焊料材的情況下，例如能夠使用Sn-Cu合金、Sn-Ag合金等。接地電極22A、24A及印刷配線22B、24B的材料能夠使用Cu等。也可以在接地電極22A、24A中從阻焊劑23、25露出的部分形成Au被膜。安裝基板21的基材可使用例如BT(Bismaleimide Triazine，雙馬來(lái)酰亞胺三嗪)樹(shù)脂等。

在安裝基板21上設(shè)有密封樹(shù)脂12。密封樹(shù)脂12能夠?qū)㈤g隔SP1、SP2填充且將芯片層疊體TA1密封。此時(shí)，密封樹(shù)脂12能夠在安裝基板21上完全覆蓋半導(dǎo)體芯片P1～P8與接口芯片3。該密封樹(shù)脂12能夠使用塑模樹(shù)脂。此時(shí)，密封樹(shù)脂12也能夠作為底部填充樹(shù)脂發(fā)揮作用。該密封樹(shù)脂12能夠使用混入有氧化硅作為填料的環(huán)氧樹(shù)脂。此時(shí)，填料的平均粒徑能夠設(shè)定于0.5～3μm的范圍內(nèi)。填料的含量能夠設(shè)定于60～75wt％的范圍內(nèi)。

于此，通過(guò)密封樹(shù)脂12將半導(dǎo)體芯片P1～P8與接口芯片3密封，且向間隔SP1、SP2填充密封樹(shù)脂12，由此無(wú)須在芯片層疊體TA1的塑模步驟外另行設(shè)置底部填充樹(shù)脂 的填充步驟，能夠減少半導(dǎo)體芯片P1～P8的安裝時(shí)的步驟數(shù)。

圖2、圖3(a)及圖3(b)是表示第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。另外，在該制造方法中，例示將電極6A、6B、6C、6D與電極7B、7C、7D焊接的情況。

在圖2中，以半導(dǎo)體芯片P1的另一面與支撐板1對(duì)向的方式，經(jīng)由粘結(jié)層2將半導(dǎo)體芯片P1固定于支撐板1。另一方面，在各半導(dǎo)體芯片P2～P8形成有貫通電極5。之后，在各半導(dǎo)體芯片P2～P8的另一面形成間隔件8。然后，在未達(dá)焊料回焊溫度的條件下，將各半導(dǎo)體芯片P2～P8介隔間隔件8而依次固定于其下層的半導(dǎo)體芯片P1～P7，并將接口芯片3配置于半導(dǎo)體芯片P8上。此時(shí)，能夠?qū)囟裙潭ǖ乇３譃?10℃左右。

接著，如圖3(a)所示，通過(guò)將半導(dǎo)體芯片P1～P8與接口芯片3加熱至回焊溫度以上(例如240℃)，分別將半導(dǎo)體芯片P1的電極6A接合于半導(dǎo)體芯片P2的電極7B，將半導(dǎo)體芯片P2～P7的電極6B接合于半導(dǎo)體芯片P3～P8的電極7B，且將半導(dǎo)體芯片P8的電極6C、6D分別接合于接口芯片3的電極7C、7D。

接著，如圖3(b)所示，芯片層疊體TA1經(jīng)由突出電極11而覆晶安裝于安裝基板21上。此時(shí)，由于芯片層疊體TA1被支撐板1支撐，所以能夠不破壞芯片層疊體TA1地處理芯片層疊體TA1。此外，由于在與焊墊電極10的至少一部分重疊的位置配置間隔件8，所以即便在經(jīng)由突出電極11而對(duì)半導(dǎo)體芯片P1～P8施加有荷重的情況下，也能夠防止間隔SP1被壓碎，從而能夠保護(hù)半導(dǎo)體芯片P1～P8。

接著，將安裝于安裝基板21上的芯片層疊體TA1配置至模具內(nèi)。然后，通過(guò)對(duì)芯片層疊體TA1進(jìn)行塑模成形，而利用密封樹(shù)脂12將半導(dǎo)體芯片P1～P8與接口芯片3密封。在該芯片層疊體TA1的塑模成形時(shí)能夠?qū)⒚芊鈽?shù)脂12填充至間隔SP1、SP2。

于此，介隔間隔件8將各半導(dǎo)體芯片P2～P8固定于其下層的半導(dǎo)體芯片P1～P7，由此各半導(dǎo)體芯片P2～P8無(wú)須每層疊1層便進(jìn)行1次回焊。因此，各半導(dǎo)體芯片P2～P8無(wú)須每層疊1層便重復(fù)1次溫度升降，從而能夠提高產(chǎn)量，且能夠減少對(duì)貫通電極5等施加的熱應(yīng)力。

(第2實(shí)施方式)

圖4是表示第2實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖。

在圖4的構(gòu)成中，代替圖1(a)的間隔件8而設(shè)置間隔件8A、8B。間隔件8A、8B能夠配置于與焊墊電極10的至少一部分重疊的位置。此時(shí)，1個(gè)焊墊電極10能夠重疊于多個(gè)間隔件8A、8B的方式配置。由此，即便在對(duì)焊墊電極10施加有荷重的情況下，也能夠通過(guò)間隔件8A、8B維持半導(dǎo)體芯片P1～P8間的間隔SP1。

(第3實(shí)施方式)

圖5(a)是表示第3實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖5(b)是表示第3實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

在圖5(a)及圖5(b)的構(gòu)成中，代替芯片層疊體TA1而設(shè)置芯片層疊體TA2。在芯片層疊體TA2，代替半導(dǎo)體芯片P1而設(shè)置半導(dǎo)體芯片P1'。半導(dǎo)體芯片P1'的厚度能夠厚于半導(dǎo)體芯片P2～P8的厚度。此時(shí)，半導(dǎo)體芯片P1'的厚度能夠設(shè)定為能夠穩(wěn)定地支撐芯片層疊體TA2。例如，能夠?qū)雽?dǎo)體芯片P1'的厚度設(shè)定為100μm以上。半導(dǎo)體芯片P1'上能夠不設(shè)置貫通電極5。在半導(dǎo)體芯片P1'設(shè)有單元區(qū)域MA1'、MA2'。單元區(qū)域MA1'、MA2'能夠與單元區(qū)域MA1、MA2同樣地構(gòu)成。

于此，利用半導(dǎo)體芯片P1'支撐芯片層疊體TA2，能夠?qū)⒅伟?及粘結(jié)層2除去，從而能夠簡(jiǎn)化構(gòu)成。

(第4實(shí)施方式)

圖6(a)是表示第4實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的俯視圖，圖6(b)是表示第4實(shí)施方式的半導(dǎo)體裝置的概略構(gòu)成的剖視圖。

在圖6(a)及圖6(b)的構(gòu)成中，代替芯片層疊體TA1而設(shè)置芯片層疊體TA3。在芯片層疊體TA3，代替間隔件8而設(shè)置間隔件8'。間隔件8'能夠構(gòu)成為膜狀。例如，單元區(qū)域MA1、MA2分別能夠被1片間隔件8'覆蓋。此時(shí)，間隔件8'的一部分能夠配置于與焊墊電極10重疊的位置。由此，即便在對(duì)焊墊電極10施加有荷重的情況下，也能夠通過(guò)間隔件8'維持半導(dǎo)體芯片P1～P8間的間隔SP1。

雖然對(duì)本發(fā)明的若干實(shí)施方式進(jìn)行了說(shuō)明，但所述多個(gè)實(shí)施方式是作為示例而提示，并不意圖限定發(fā)明的范圍。所述多個(gè)新穎的實(shí)施方式能以其他各種形態(tài)實(shí)施，且在不脫離發(fā)明主旨的范圍內(nèi)能夠進(jìn)行各種省略、置換、變更。所述多個(gè)實(shí)施方式或其變化包含于發(fā)明的范圍及主旨，且包含于權(quán)利要求所記載的發(fā)明及其均等范圍內(nèi)。

[符號(hào)的說(shuō)明]

1 支撐板

2 粘結(jié)層

3 接口(IF)芯片

P1～P8 半導(dǎo)體芯片

MA1、MA2 單元區(qū)域

4 側(cè)壁絕緣膜

5 貫通電極

6A～6D 電極

7A～7D 電極

8 間隔件

9C、9D 配線

10 焊墊電極

11、26 突出電極

12 密封樹(shù)脂

21 安裝基板

22A、24A 接地電極

22B、24B 印刷配線

23、25 阻焊劑