本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術：

隨著半導體工藝生產過程中晶體管的尺寸不斷縮小，當進入45nm及以下技術節(jié)點后，引入HKMG(即高K金屬柵極)工藝來克服諸如多晶硅柵極耗盡、摻雜物滲透、高的柵極表面電阻等問題。在HKMG工藝中，由于PMOS器件引入選擇性外延硅鍺層，使得PMOS器件和NMOS器件中虛擬柵極的硬掩膜層厚度不同，如圖1中(a)和(b)所示，在半導體襯底100上形成有用于形成PMOS的金屬柵極的虛擬柵極101A和硬掩膜層102A，以及用于形成NMOS的金屬柵極的虛擬柵極101B和硬掩膜層102B，而PMOS器件由于引入選擇性外延硅鍺層103，在其形成過程對硬掩膜層102A有消耗，使得硬掩膜層102A的厚度小于NMOS器件硬掩膜層102B的厚度。而PMOS器件和NMOS器件硬掩膜層厚度的不同，將因后續(xù)硬掩膜層的去除對器件造成影響。

這是因為虛擬柵極硬掩膜的去除通常在下述工藝中去除：1)由于通常使用氮化物做硬掩膜層和柵極側墻，因而可以執(zhí)行應力臨近技術(Stress proximity Technology，SPT)的過程中一同去除硬掩膜層和柵極側墻，然而由于SPT需要大量過刻蝕(over etch)，會導致選擇性外延硅鍺層103損傷和PMOS虛擬柵極的多晶硅頂部圓滑，如圖2中所示。2)在金屬層沉積前層間介電層(ILD0)的CMP工藝中去除，但是這會導致硬掩膜殘余或柵極有效高度降低。

此外，在后柵極工藝中，與PMOS器件相比，NMOS器件會由于PMOS器件引入選擇性外延硅鍺層帶來的高溫過程導致注入離子擴散，使得NMOS器件性能均勻性下降。

因此，為解決上述技術問題，有必要提出一種新的半導體器件及其制造方法。

技術實現(xiàn)要素：

針對現(xiàn)有技術的不足，本發(fā)明提出一種半導體器件的制造方法，可以克服現(xiàn)有技術去除硬掩膜帶來的諸如硅鍺層損傷或硬掩膜殘余等問題，并提高NMOS器件性能的均勻性。

本發(fā)明提供一種半導體器件的制造方法，所述方法包括：提供半導體襯底，在所述半導體襯底上形成多晶硅層和硬掩膜層，并通過刻蝕所述掩膜層和多晶硅層形成用于形成PMOS器件和NMOS器件的虛擬柵極；在所述用于形成PMOS器件的虛擬柵極兩側形成虛擬柵極側墻，并以所述虛擬柵極側墻為掩膜形成PMOS器件的源漏極；去除所述虛擬柵極側墻；在所述虛擬柵極兩側形成柵極側墻，并以所述柵極側墻為掩膜形成NMOS器件的源漏極；執(zhí)行SPT工藝，去除所述柵極側墻；去除所述硬掩膜層，其中，所述硬掩膜相對所述柵極側墻和多晶硅具有高選擇性。

進一步地，所述方法還包括下述步驟：在形成所述虛擬柵極側墻之前，在所述虛擬柵極兩側形成偏置間隔物。

進一步地，所述方法還包括下述步驟：在形成所述虛擬柵極側墻之前，以所述偏置間隔物為掩膜對所述半導體襯底上用于形成PMOS器件的區(qū)域執(zhí)行LDD注入。

進一步地，所述方法還包括下述步驟：在去除所述虛擬柵極側墻之后，以所述偏置間隔物為掩膜對所述半導體襯底上用于形成NMOS器件的區(qū)域執(zhí)行LDD注入。

進一步地，所述柵極側墻包括第一柵極側墻和第二柵極側墻。

進一步地，執(zhí)行SPT工藝，去除所述柵極側墻時，以所述第一柵極側墻為蝕刻停止層去除所述第二柵極側墻。

進一步地，所述硬掩膜層采用易于被化學試劑去除的材料。

進一步地，所述硬掩膜層為La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3。

進一步地，使用鹽酸去除所述硬掩膜層。

進一步地，所述硬掩膜層厚度為

本發(fā)明提供的半導體器件制造方法，通過使用諸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相對多晶硅和柵極側墻選擇性高，且可以被注入鹽酸(HCL)等化學試劑去除的材料作為硬掩膜層，這樣由于硬掩膜層相對多晶硅和柵極側墻選擇性高，一方面使得在形成PMOS器件硅鍺外延層時對硬掩膜層消耗較小或甚至無消耗，使得NMOS器件和PMOS器件的硬掩膜層厚度始終相同，這樣硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，因此在后續(xù)SPT工藝中無需大量過刻蝕，也就避免了損傷硅鍺外延層以及多晶硅頂部出現(xiàn)圓滑的問題，另一方面由于硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，可以減少在進行離子注入時的陰影效應，提高離子注入的均勻性，并且在后續(xù)可以通過化學試劑去除，因而無需ILD0CMP中去除，這樣也就避免出現(xiàn)硬掩膜殘余或柵極有效高度下降的問題。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1和圖2示出現(xiàn)有技術中PMOS器件和NMOS器件硬掩膜的區(qū)別以及去除硬掩膜造成的器件損傷；

圖3A～圖3H示出根據(jù)本發(fā)明一實施例的半導體器件的制造方法的相關步驟形成的器件的結構的剖視圖；

圖4示出根據(jù)本發(fā)明一實施例的的半導體器件的制造方法的一種流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。

應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。

應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。

在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。 在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。

這里參考作為本發(fā)明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預期由于例如制造技術和/或容差導致的從所示形狀的變化。因此，本發(fā)明的實施例不應當局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入區(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入區(qū)到非注入區(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導致該埋藏區(qū)和注入進行時所經過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明的范圍。

為了克服前述NMOS和PMOS器件硬掩膜層厚度不同，進而在去除硬掩膜時存儲在損傷硅鍺外延層、多晶硅頂部圓滑或存在硬掩膜殘余等問題，本發(fā)明提供了一種半導體器件的制造方法，該方法使用諸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相對多晶硅和柵極側墻選擇性高，且可以被注入鹽酸(HCL)等化學試劑去除的材料作為硬掩膜層，這樣由于硬掩膜層相對多晶硅和柵極側墻選擇性高，一方面使得在形成PMOS器件硅鍺外延層時對硬掩膜層消耗較小或甚至無消耗，使得NMOS器件和PMOS器件的硬掩膜層厚度始終相同，這樣硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，因此在后續(xù)SPT工藝中無需大量過刻蝕，也就避免了損傷硅鍺外延層以及多晶硅頂部出現(xiàn)圓滑的問題，另一方面由于硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，可以減少在進行離子注入時的陰影效應，提高離子注入的均勻性，并且在后續(xù)可以通過化學試劑去除，因而無需ILD0CMP中去除，這樣也就避免出現(xiàn)硬掩膜殘余或柵極有效高度下降的問題。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

下面，參照圖3A至圖3H以及圖4來具體描述本發(fā)明的一個實施例的一種半導體器件的制造方法。其中，圖3A～圖3H示出根據(jù)本 發(fā)明一實施例的半導體器件的制造方法的相關步驟形成的器件的結構的剖視圖；圖4示出根據(jù)本發(fā)明一實施例的的半導體器件的制造方法的一種流程圖。

本實施例的半導體器件的制造方法，包括如下步驟：

步驟S401：提供半導體襯底300，在所述半導體襯底300上形成有隔離結構301，所述隔離結構將所述半導體襯底300分為用于形成PMOS器件的區(qū)域PFET和用于形成NMOS器件的區(qū)域NFET。在所述半導體襯底300上依次形成有包括界面層、高K材料層、蓋層一種或多種在內的柵極介電層302、多晶硅層303和硬掩膜層304，形成的結構如圖3A所示。

其中，半導體襯底300可以是以下所提到的材料中的至少一種：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半導體，還包括這些半導體構成的多層結構等或者為絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底300的構成材料選用單晶硅。

隔離結構301隔離結構可以為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構，可以通過本領域常用的隔離結構形成方法形成。作為示例，在本實施，隔離結構為淺溝槽隔離結構，其通過在半導體襯底300上構圖和刻蝕形成，比如先通過構圖和刻蝕形成用于形成淺溝槽隔離結構的溝槽，然后通過向所述溝槽內填充隔離材料形成所述淺溝槽隔離結構。所述蝕刻工藝可以為干法蝕刻工藝或濕法刻蝕，干法蝕刻工藝包括但不限于：反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。所述隔離材料包括但不限于：未摻雜硅玻璃(USG)、二氧化硅、氮化硅等。作為示例，在本實施例中，使用未摻雜硅玻璃(USG)作為隔離結構的隔離材料，其可通過諸如CVD等常用沉積工藝形成，在此不再贅述。

可以理解的是，在半導體襯底300中還可以形成有其他所需要的任何器件層，比如阱區(qū)，其通過本領域常用方法形成，在此不再贅述。

柵極介電層302括界面層、高K材料層、蓋層一種或多種，其中界面層可以采用二氧化硅或氮氧化硅，可以通過諸如熱氧化法、 CVD、ALD、DPN、PNA等常用方法形成，其厚度可以為高K材料采用合適的介電常數(shù)，比如氧化鉿(HfO_x)，或者選擇性地包含HfSiO_x、HfSiON、HfTaO、HfTiO、HfZrO或前述的組合，其可以通過合適的CVD或ALD方法形成，厚度可以為蓋層可以采用保護層材料，比如氮化鈦，以防止在后續(xù)操作中損傷高K材料層，其厚度可以

多晶硅層303通過本領域常用的CVD、ALD等方法形成，其厚度可以根據(jù)需要的虛擬柵極高度確定，在此不再贅述。

硬掩膜層304通過諸如CVD、ALD等方法形成。在本實施例中，硬掩膜層304使用相對多晶硅和柵極側墻選擇性高，且可以被注入鹽酸(HCL)等化學試劑去除的材料，比如諸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等中的一種或幾種的組合。示例性地，在本實施例中，使用La2O3作為硬掩膜層304。

在本實施例中，由于硬掩膜層相對多晶硅和柵極側墻選擇性高，從而使得在形成PMOS器件硅鍺外延層時對硬掩膜層消耗較小或甚至無消耗，這樣使得NMOS器件和PMOS器件的硬掩膜層厚度始終相同，因而硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，比如可以為

步驟S402：刻蝕所述硬掩膜層304、多晶硅層303、柵極介電層302形成用于形成PMOS器件的虛擬柵極305P和用于形成NMOS器件的虛擬柵極305N，在所述虛擬柵極305P和虛擬柵極305N兩側形成偏置間隔物(offset spacer)306，并對用于形成PMOS器件的區(qū)域執(zhí)行LDD注入，形成的結構如圖3B所示。

示例性地，步驟S402通過下述步驟完成：

步驟S4021，通過相應光刻、刻蝕工藝圖形化所述硬掩膜層304，然后以所述硬掩膜層304為掩膜刻蝕所述多晶硅層303和柵極介電層302形成虛擬柵極305P和虛擬柵極305N。

步驟S4022，在所述半導體襯底300以及虛擬柵極305P和虛擬柵極305N上沉積偏置間隔物材料層，然后通過回刻蝕在所述虛擬柵極305P和虛擬柵極305N兩側形成偏置間隔物(offset spacer)306。 偏置間隔物(offset spacer)306可以采用諸如二氧化硅、氮化硅等材料。

步驟S4023，對用于形成PMOS器件的區(qū)域執(zhí)行LDD注入。具體地，可以通過光刻膠覆蓋所述用于形成NMOS器件的區(qū)域，暴露所述用于形成PMOS器件的區(qū)域，然后以所述虛擬柵極305P兩層的偏置間隔物306為掩膜執(zhí)行LDD注入。注入劑量與能量根據(jù)器件尺寸進行確定，在此不再贅述。

步驟S403：在所述虛擬柵極305P兩層形成虛擬柵極側墻(307A和307B)，并行PMOS器件的源漏極308，形成的結構圖3C所示。

示例性地，在本實施例中步驟S403通過下述步驟完成：

步驟S4031，在所述半導體襯底300以及虛擬柵極305P和虛擬柵極305N上沉積柵極側墻材料層，然后通過回刻蝕在所述虛擬柵極305P兩側形成虛擬柵極側墻，示例性地，在本實施中，虛擬柵極側墻包括第一虛擬柵極側墻307A和第二虛擬柵極側墻307B，第一虛擬柵極側墻307A可以選用氮化物，第二虛擬柵極側墻307B可以選用氧化物?？梢岳斫獾氖?，在其他實施方式中可以形成較厚的一種虛擬柵極側墻。虛擬柵極側墻的厚度根據(jù)所要形成的PMOS器件的源漏極確定，即通過虛擬柵極側墻來限定源漏極308右邊尖嘴部分到柵極的距離，以防止出現(xiàn)穿通的等問題。

示例性地，所述虛擬柵極側墻可以為氧化物/氮化硅或氮氧化硅/氮化硅的組合。

步驟4032，以所述虛擬柵極側墻為掩膜，在所述半導體襯底300中用于形成PMOS器件的區(qū)域進行凹陷(Recess)刻蝕，刻蝕后形成Sigma(“Σ”)形凹陷，然后在Sigma形凹陷內外延生長硅硅鍺層，形成PMOS器件的源漏極。通過外延硅鍺層，可以對PMOS器件的溝道施加應力進而提高PMOS器件的性能。

步驟S404：去除所述虛擬柵極305P兩層的虛擬柵極側墻，所形成的結構如圖3D所示。

示例性地，在本實施例中通過濕法刻蝕去除所述虛擬柵極305P 兩層的虛擬柵極側墻(307A、307B)。比如通過磷酸(H3PO4)或氫氟酸(HF)濕法刻蝕去除所述虛擬柵極305P兩層的虛擬柵極側墻(307A、307B)。

步驟S405：對用于形成NMOS器件的區(qū)域執(zhí)行LDD注入，如圖3E所示。

示例性地，在本實施例中可以通過光刻膠覆蓋所述用于形成PMOS器件的區(qū)域，暴露所述用于形成NMOS器件的區(qū)域，然后以所述虛擬柵極305N兩層的偏置間隔物306為掩膜執(zhí)行LDD注入。注入劑量與能量根據(jù)器件尺寸進行確定，在此不再贅述。

步驟S406：在所述虛擬柵極305P和305N兩層形成柵極側墻，并形成NMOS器件的源漏極，以及在NMOS器件和PMOS器件的源漏極上形成硅化物310，所形成的結構如圖3E所示。

示例性地，在本實施例中步驟S406通過下述步驟完成：

步驟S4061，在所述半導體襯底300以及虛擬柵極305P和虛擬柵極305N上沉積柵極側墻材料層，然后通過回刻蝕在所述虛擬柵極305P和305N兩側形成柵極側墻，示例性地，在本實施中，柵極側墻包括第一柵極側墻309A和第二柵極側墻309B，第一柵極側墻309A可以選用氮化物，第二柵極側墻309B可以選用氧化物?？梢岳斫獾氖?，在其他實施方式中可以形成較厚的一種虛擬柵極側墻。柵極側墻的厚度根據(jù)所要形成NMOS器件源漏極確定。

步驟S4062，以光刻膠覆蓋所述用于形成PMOS器件的區(qū)域，暴露所述用于形成NMOS器件的區(qū)域，然后以所述虛擬柵極305N兩側的柵極側墻為掩膜進行NMOS器件的源漏摻雜，以形成NMOS器件的源漏極。

步驟S4062，在所述PMOS器件和NMOS器件的源漏極上分別形成硅化物310，其通過本領域常用方法完成，在此不再贅述。

步驟S407：執(zhí)行SPT工藝，去除所述虛擬柵極305P和305N兩層形成柵極側墻，所形成的結構如圖3F所示。

示例性地，在本實施中，為了能夠更好地產生應力作用，引入了應力臨近技術(Stress proximity Technology，SPT)，即通過縮小柵極兩側的柵極側墻的厚度，沉積應力層，以縮小應力層與半導體襯底和柵極之間的距離，進而提高了應力層對半導體襯底及柵極的應力作用，進一步提高半導體器件性能。在本實例中，由于柵極側墻包括第一柵極側墻309A和第二柵極側墻309B，因而在執(zhí)行SPT工藝的過程中，首先通過合適干法或濕法刻蝕方法去除，以第一柵極側墻309A為刻蝕停止層去除二柵極側墻309B，進而縮小柵極兩側的柵極側墻的厚度，然后在所述虛擬柵極和半導體襯底上形成應力層，比如氮化硅層，然后通過退火等工藝使所述應力層作用所述半導體襯底300，以對溝道施加應力，從而提高器件性能，然后去除所述應力層，得到圖3G所示的結構。

步驟S408：去除所述硬掩膜層，所形成的結構如圖3G所示。

示例性地，在本實施例中，通過HCl去除所述硬掩膜層304，因為硬掩膜層304相對虛擬柵極305P和305N以及柵極側墻309A具有高選擇性，因而不會損傷虛擬柵極305P和305N以及柵極側墻309A。

至此完成了本實施半導體器件的所有步驟，可以理解的是，在上述步驟之前、之中或之后還可以包括其它步驟。比如之后還可以包括諸如沉積層間介電層，去除虛擬柵極形成金屬柵極的步驟，其采用本領域技術人員常見技術手段，在此不做贅述，并且其同樣包含在本發(fā)明中。

本實施例的半導體器件制造方法，使用諸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相對多晶硅和柵極側墻選擇性高，且可以被注入鹽酸(HCL)等化學試劑去除的材料作為硬掩膜層，這樣由于硬掩膜層相對多晶硅和柵極側墻選擇性高，一方面使得在形成PMOS器件硅鍺外延層時對硬掩膜層消耗較小或甚至無消耗，使得NMOS器件和PMOS器件的硬掩膜層厚度始終相同，這樣硬掩膜層厚度可以比使用氮化硅后氮氧化硅做硬掩膜時薄，因此在后續(xù)SPT工藝中無需大量過刻蝕，也就避免了損傷硅鍺外延層以及多晶硅頂部出現(xiàn)圓滑的問題，另一方面由于硬掩膜層厚度可以比使用氮化硅后氮 氧化硅做硬掩膜時薄，可以減少在進行離子注入時的陰影效應，提高離子注入的均勻性，并且在后續(xù)可以通過化學試劑去除，因而無需ILD0CMP中去除，這樣也就避免出現(xiàn)硬掩膜殘余或柵極有效高度下降的問題。

此外，由于在本實施例中，在形成PMOS器件的外延硅鍺層后，再進行NMOS器件的LDD注入，因而避免由于PMOS器件的外延硅鍺層形成過程中的高溫導致NMOS器件的注入離子擴散，而導致器件性能均勻性下降。

本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。