本發(fā)明涉及一種互補(bǔ)金屬氧化物半導(dǎo)體(ComplementaryMetalOxideSemiconductor,CMOS)裝置及一種CMOS裝置的制造方法，特別是減少漏電流及改善駝峰現(xiàn)象(Hupnomenon)的CMOS裝置及制造方法。
背景技術(shù)：
：CMOS廣泛應(yīng)用于集成電路行業(yè)。CMOS裝置具有高抗干擾性及低功耗。但由于駝峰現(xiàn)象，為控制CMOS裝置柵極電壓(Vg)的閾值電壓(Vth)，而使半導(dǎo)體層的傾角區(qū)域與平坦區(qū)域的摻雜離子濃度不同。該半導(dǎo)體層可以是CMOS裝置的多晶硅(poly-Si)層。該CMOS裝置多晶硅層不同區(qū)域的閾值電壓不同引起CMOS裝置有較高的漏電流從而降低CMOS裝置的質(zhì)量。當(dāng)CMOS裝置越來越小時(shí)漏電流問題越嚴(yán)重。為克服駝峰現(xiàn)象引起的高漏電流問題，在NMOS多晶硅層的傾斜區(qū)域需要增加離子摻雜濃度，而在PMOS多晶硅層的傾斜區(qū)域的離子摻雜濃度保持不變。為達(dá)到此效果需要在CMOS裝置的制程中增加一道額外的光罩，而增加的CMOS裝置的制造成本。技術(shù)實(shí)現(xiàn)要素：有鑒于此，有必要提供一種可提升削角幅度的顯示驅(qū)動(dòng)芯片及顯示設(shè)備。一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置，包括：一P型金屬氧化物半導(dǎo)體晶體管，包括：第一源極、第一漏極、及設(shè)置于第一源極與第一漏極之間的第一半導(dǎo)體層；一N型金屬氧化物半導(dǎo)體晶體管，包括：第二源極、第二漏極、及設(shè)置于第二源極與第二漏極之間的第二半導(dǎo)體層；至少一用于控制該P(yáng)型金屬氧化物半導(dǎo)體晶體管與N型金屬氧化物半導(dǎo)體晶體管的柵極；其中，第一半導(dǎo)體層包括具有第一離子摻雜濃度的第一傾角部與具有第二離子摻雜濃度的第一平坦部；第二半導(dǎo)體層包括具有第三離子摻雜濃度的第二傾角部、第四離子摻雜濃度的第二平坦部及位于第二傾角部與第二平坦部之間具有第五離子摻雜濃度的第三平坦部；且第一離子摻雜濃度小于第二離子摻雜濃度，第二離子摻雜濃度小于第四離子摻雜濃度，第四離子摻雜濃度小于第三離子摻雜濃度，第三離子摻雜濃度小于第五離子摻雜濃度。一種互補(bǔ)金屬氧化物半導(dǎo)體(PMOS)的制造方法，包括：提供一基板，并于基板上形成半導(dǎo)體層，及在半導(dǎo)體層上形成光阻層；通過一半透光罩照射該光阻層，顯影該照射后之光阻層得到第一光阻與第二光阻，且該第二光阻的高度小于該第一光阻的高度；第一離子植入制程，向該半導(dǎo)體層植入第一離子；灰化第一、第二光阻消除第一光阻以暴露出該半導(dǎo)體層的第一區(qū)域及部份第二光阻以暴露出該半導(dǎo)體層的第二區(qū)域；第二離子植入制程，向該半導(dǎo)體層植入第二離子；移除剩余第二光阻層暴露出半導(dǎo)體層的被第二區(qū)域圍繞之第三區(qū)域；通過光刻在半導(dǎo)體層上形成第三光阻與第四光阻，其中該第三光阻在該第三區(qū)域的中間部，該第四光阻位于該第二區(qū)域與及圍繞該第二區(qū)域的第四區(qū)域；蝕刻該半導(dǎo)體層以移除未被該第三、第四光阻覆蓋之半導(dǎo)體層；移除第三、第四光阻；第三離子植入制程形成第一半導(dǎo)體層及與該第一半導(dǎo)體層分離的第二半導(dǎo)體層；在第一半導(dǎo)體層兩側(cè)形成第一源極與第一漏極以形成P型金屬氧化物半導(dǎo)體晶體管；及在第二半導(dǎo)體層兩側(cè)形成第二源極與第二漏極以形成N型金屬氧化物半導(dǎo)體晶體管；及在該第一、第二半導(dǎo)體層上形成至少一用于控制該P(yáng)型金屬氧化物半導(dǎo)體晶體管與N型金屬氧化物半導(dǎo)體晶體管之柵極。相較于現(xiàn)有技術(shù)，因?yàn)榈谝?、第二、第四、第三、第五離子摻雜濃度依次增大，本發(fā)明的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的P型金屬氧化物晶體管單元與N型金屬氧化物晶體管單元的駝峰現(xiàn)象可以消除。該N型金屬氧化物晶體管單元的半導(dǎo)體層傾角區(qū)域的閾值電壓增加且該P(yáng)型金屬氧化物晶體管單元的半導(dǎo)體層傾角區(qū)域的閾值電壓不減小的情況下有效減少漏電流。附圖說明圖1是本發(fā)明的CMOS裝置一實(shí)施方式平面結(jié)構(gòu)示意圖。圖2是圖1的CMOS裝置沿線II-II的剖視圖。圖3是圖2中部份III的放大示意圖。圖4是本發(fā)明CMOS裝置另一實(shí)施方式的剖視圖。圖5是本發(fā)明CMOS裝置制造方法一實(shí)施方式流程示意圖。圖6是圖5所示的制造方法中光刻制程的剖面示意圖。圖7是圖6所示的光刻制程得到的結(jié)構(gòu)剖面示意圖。圖8是圖5所示的制造方法中第一離子植入制程的剖面示意圖。圖9是圖5所示的制造方法中灰化制程剖面示意圖。圖10是圖5所示的制造方法中第二離子植入制程的剖面示意圖。圖11是圖5所示的制造方法中光阻移除制程的剖面示意圖。圖12是圖5所示的制造方法中多晶硅層光刻制程的剖面示意圖。圖13是圖5所示的制造方法中多晶硅層干蝕刻制程的剖面示意圖。圖14是圖5所示的制造方法中第三離子植入制程剖面示意圖。主要元件符號(hào)說明互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置10基板20P型金屬氧化物晶體管單元100N型金屬氧化物晶體管單元200源極102、202漏極104、204半導(dǎo)體層106、206柵極108、109、110柵極絕緣層112區(qū)域114、116、118、120、122制造方法300多晶硅層22光阻層23半透光罩24不透明區(qū)域241半透明區(qū)域242第一透明區(qū)域243第二透明區(qū)域244第三透明區(qū)域245第一光阻25第二光阻26第三光阻31第四光阻32如下具體實(shí)施方式將結(jié)合上述附圖進(jìn)一步說明本發(fā)明。具體實(shí)施方式請參閱圖1，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置10包括基板20、P型金屬氧化物(P-ChannelMetalOxideSemiconductor,PMOS)晶體管單元100與N型金屬氧化物(N-ChannelMetalOxideSemiconductor,NMOS)晶體管單元200。該P(yáng)MOS晶體管單元100與該NMOS晶體管單元200形成于該基板20上。在本實(shí)施方式中，該基板20可以是玻璃基板。該P(yáng)MOS晶體管單元100包括源極102、漏極104、位于源極102與漏極104之間的半導(dǎo)體層106與門極108。該半導(dǎo)體層106可由多晶硅(poly-Si)植入硼離子形成。該NMOS晶體管單元200包括源極202、漏極204、位于源極202與漏極204之間的半導(dǎo)體層206與門極108。該半導(dǎo)體層206可由多晶硅植入硼離子形成。在本實(shí)施方式中，該柵極108為條狀形成于源極102、202與漏極104、204之間且垂直于半導(dǎo)體層106、206。通過對該柵極108施加偏置電壓控制該P(yáng)MOS與NMOS晶體管單元100、200。請參閱圖2，該CMOS裝置10進(jìn)一步包括形成于基板20上的柵極絕緣層112，該柵極絕緣層112覆蓋該半導(dǎo)體層106、206以使該半導(dǎo)體層112與柵極108相互絕緣。請求一并參閱圖3，在本實(shí)施方式中，該半導(dǎo)體層106、206可分為五個(gè)區(qū)域114、116、118、120與122，其中該半導(dǎo)體層106包括區(qū)域114與區(qū)域116，該半導(dǎo)體層206包括區(qū)域118、區(qū)域120與區(qū)域122。該區(qū)域114為該半導(dǎo)體層106的傾角區(qū)域。該區(qū)域116為該半導(dǎo)體層106的平坦區(qū)域。在本實(shí)施例中，該區(qū)域116與該區(qū)域114相連，且該區(qū)域114位于該區(qū)域116的邊緣。該區(qū)域118為該半導(dǎo)體層206的傾角區(qū)域。該區(qū)域120為該半導(dǎo)體層206平坦區(qū)域的周邊部。該區(qū)域122為該半導(dǎo)體層層206平坦區(qū)域的主體部。該些區(qū)域114、116、118、120與122的離子摻雜濃度不同。該區(qū)域120位于該區(qū)域118與該區(qū)域122之間，且連通該二區(qū)域118與122。在本實(shí)施例中，該區(qū)域120亦大致呈一平面，為該區(qū)域122的周邊部分?？勺兏兀搮^(qū)域120亦可包括一部分傾斜面。CP/e表示區(qū)域114的離子摻雜濃度，CP/f表示區(qū)域116的離子摻雜濃度，CN/e表示區(qū)域118的離子摻雜濃度，CN/f-1表示區(qū)域120的離子摻雜濃度及CN/f-2表示區(qū)域122的離子摻雜濃度。該些區(qū)域114、116、118、120與122的離子摻雜濃度具有以下關(guān)系：CP/e<CP/f<CN/f-2<CN/e<CN/f-1。在此種設(shè)計(jì)下，該P(yáng)MOS晶體管單元100與該NMOS晶體管單元200的駝峰現(xiàn)象可以消除。該NMOS晶體管單元200的半導(dǎo)體層206傾角區(qū)域的閾值電壓增加且該P(yáng)MOS晶體管單元100的半導(dǎo)體層106傾角區(qū)域的閾值電壓不減小的情況下。因此，CMOS裝置10可有效減少漏電流。請參閱圖4，圖4是本發(fā)明CMOS裝置的另一實(shí)施方式結(jié)構(gòu)示意圖，該CMOS裝置與圖1所示的CMOS裝置基本相同，除了兩個(gè)分離的柵極109、110用于分別控制該P(yáng)MOS晶體管單元110與NMOS晶體管單元200。請參閱圖5，圖5是本發(fā)明CMOS裝置的制造方法流程圖。圖5所示的制造方法300僅作為一實(shí)施例，有多種方法實(shí)施該方法300。該制造方法300可藉助于圖1-4及6-13描述，圖標(biāo)中的各組件在該制造方法300進(jìn)行解釋。圖5中每一模塊代表一個(gè)或多個(gè)制程步驟。該制造方法300自步驟302開始。步驟302，請一并參閱圖6，提供一包括多晶硅層22的基板20。光阻層23形成于該多晶硅層22上。一半透光罩(half-tonemask)24形成于該光阻層23上。該半透光罩24包括不透明區(qū)域241、半透明區(qū)域242、第一、第二及第三透明區(qū)域243、244、245。該第一、第二及第三透明區(qū)域243、244、245與該不透明區(qū)域241、該半透明區(qū)域242間隔設(shè)置。光照通過該半透光罩24施加于該光阻層23，其中與該不透明區(qū)域241對應(yīng)的光阻層23幾乎不受光照影響。與半透明區(qū)域242對應(yīng)的的光阻層23接收一半光照水平的光線。與該第一、第二及第三透明區(qū)域243、244、245對應(yīng)的光阻層接收全部光照。光阻層23顯影。請參閱圖7，在顯影后，光阻層23對應(yīng)該第一、第二及第三透明區(qū)域243、244及245的區(qū)域全部被移除。該光阻層23對應(yīng)不透明區(qū)域241的部份形成第一光阻25。該光阻層23對應(yīng)該透明區(qū)域242的部份形成第二光阻26。該第一光阻24比該第二光阻26大。該第一光阻25的高度基本為該第二光阻26的兩倍。步驟304，請參閱圖8，在多晶硅層22未被第一光阻25與第二光阻26覆蓋的區(qū)域27植入硼離子B+執(zhí)行第一離子植入制程。該硼離子B+以第一濃度植入。步驟306，請參閱圖9，利用氧氣(O2)灰化該第一光阻25、第二光阻26及多晶硅層22。通過灰化制程，該第二光阻26基本被移除暴露出該多晶硅層22的一個(gè)區(qū)域28。該第一光阻25部份被移除暴露出該多晶硅層22的區(qū)域28。步驟308，請參閱圖10，在多晶硅層22植入硼離子B+執(zhí)行第二離子植入制程。其中，該區(qū)域27的離子濃度由第一離子濃度增加到第二離子濃度。該多晶硅層22新暴露區(qū)域28的離子濃度為比第二離子濃度小的第三離子濃度。步驟310，請參閱圖11，移除剩余的第一光阻層暴露出該多晶硅層22的區(qū)域29。該區(qū)域29不包括硼離子。步驟312，請參閱圖12，執(zhí)行光刻制程，在該區(qū)域29上形成第三光阻31，在該區(qū)域29上形成第四光阻32。該第三、第四光阻31、32通過在該多晶硅層22上涂布一光阻層然后通過一全透光罩照射最后顯影形成。該第三光阻31未全部覆蓋該區(qū)域29以暴露該區(qū)域29的周邊區(qū)域。該第四光阻32全部覆蓋該區(qū)域28及該區(qū)域27中與該區(qū)域28相鄰的部份。步驟314，請參閱圖13，干蝕刻該多晶硅層22以移除該第三、第四光阻31、32未覆蓋的區(qū)域。步驟316，移除第三、第四光阻31、32暴露出該多晶硅層22。步驟318，請參閱圖14，在移除該第三、第四光阻31、32后進(jìn)行第三離子植入制程。硼離子B+被植入剩余多晶硅層22的區(qū)域29、28及27中。在第三離子植入后，請?jiān)俅螀㈤唸D2，該區(qū)域29形成該P(yáng)MOS晶體管單元100的第一半導(dǎo)體層106，該區(qū)域28及相鄰區(qū)域27共同形成該NMOS晶體管單元200的第二半導(dǎo)體層206。在第三離子植入制程中，該區(qū)域29、27的平坦部及區(qū)域28的離子濃度大于該區(qū)域29、27的傾角部。因此，該CMOS裝置的第一、第二半導(dǎo)體層106、206的該些區(qū)域114、116、118、120、122離子濃度具有以下關(guān)系：CP/e<CP/f<CN/f-2<CN/e<CN/f-1.請?jiān)俅螀㈤唸D1，在步驟318后，該源極102、漏極202、該柵極絕緣層112及該柵極108(或圖4中的柵極109、110)以形成具有PMOS晶體管單元100與NMOS晶體管單元200的該CMOS裝置10。以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對本發(fā)明的技術(shù)方案進(jìn)行修改或等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。當(dāng)前第1頁1 2 3