本發(fā)明是關(guān)于一種半導(dǎo)體結(jié)構(gòu)，特別是關(guān)于一種存儲器結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體元件正逐漸地變得更密集且更小。隨著這股潮流，各種三維(3D)存儲器結(jié)構(gòu)被發(fā)展出來。對于許多種存儲器結(jié)構(gòu)而言，仍可能作一些改進(jìn)，以達(dá)成較低的電阻電容延遲(RC delay)、較少的額外時間(overhead time)、較簡單的工藝及較低的成本等好處。

技術(shù)實現(xiàn)要素：

本發(fā)明是關(guān)于一種存儲器結(jié)構(gòu)。根據(jù)一些實施例，此種存儲器結(jié)構(gòu)包括M個陣列區(qū)及N個接觸區(qū)。M為等于或大于2的整數(shù)。N為等于或大于M的整數(shù)。M個陣列區(qū)分別耦接至N個接觸區(qū)中的至少一者。N個接觸區(qū)分別包括一個階狀結(jié)構(gòu)及多個接觸元件。階狀結(jié)構(gòu)包括交替疊層的多個導(dǎo)電層和多個絕緣層。接觸元件分別連接至階狀結(jié)構(gòu)的導(dǎo)電層中的一者。M個陣列區(qū)中彼此相鄰的二個陣列區(qū)是由N個接觸區(qū)中的二個接觸區(qū)在空間中分離，該二個接觸區(qū)是分別耦接至該二個陣列區(qū)。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1為根據(jù)一實施例的存儲器結(jié)構(gòu)的示意圖。

圖2及圖3為繪示圖1的區(qū)域A中的元件的透視示意圖。

圖4為根據(jù)另一實施例的存儲器結(jié)構(gòu)的示意圖。

圖5為根據(jù)又一實施例的存儲器結(jié)構(gòu)的示意圖。

【符號說明】

102：基板

104(1)～104(8)：陣列區(qū)

106(1)～106(16)：接觸區(qū)

108：疊層

110：導(dǎo)電層

112：絕緣層

114：串行

116：階狀結(jié)構(gòu)

118：導(dǎo)電層

120：絕緣層

122、122(B)、122(T)：接觸元件

124：導(dǎo)線

126：譯碼器

206：接觸區(qū)

A：區(qū)域

d₁₂、d₂₃：距離

P(1)、P(2)：平面

具體實施方式

以下將參照所附圖式，對于各種不同的實施例進(jìn)行更詳細(xì)的說明。須注意的是，為了清楚起見，圖式中所示的各元件的相對比例可能不同于其實際上的相對比例。

根據(jù)本發(fā)明實施例的存儲器結(jié)構(gòu)，包括M個陣列區(qū)及N個接觸區(qū)。M為等于或大于2的整數(shù)。N為等于或大于M的整數(shù)，N較佳地大于3，更佳地大于7。M個陣列區(qū)分別耦接至N個接觸區(qū)中的至少一者。N個接觸區(qū)分別包括一個階狀結(jié)構(gòu)及多個接觸元件。階狀結(jié)構(gòu)包括交替疊層的多個導(dǎo)電層和多個絕緣層。接觸元件分別連接至階狀結(jié)構(gòu)的導(dǎo)電層中的一者。M個陣列區(qū)中彼此相鄰的二個陣列區(qū)是由N個接觸區(qū)中的二個接觸區(qū)在空間中分離，該二個接觸區(qū)是分別耦接至該二個陣列區(qū)。

請參照圖1，其示出根據(jù)一實施例的存儲器結(jié)構(gòu)。在此一實施例中， M＝4且N＝8。如圖1所示，陣列區(qū)104(1)～104(4)及接觸區(qū)106(1)～106(8)可設(shè)置在存儲器結(jié)構(gòu)的一個基板102上。在此，N＝2M，且接觸區(qū)106(1)～106(8)中的每二個接觸區(qū)是設(shè)置在陣列區(qū)104(1)～104(4)中對應(yīng)的一個陣列區(qū)的二側(cè)。舉例來說，耦接至陣列區(qū)104(1)的二個接觸區(qū)106(1)、106(2)是設(shè)置在陣列區(qū)104(1)的二側(cè)。耦接至陣列區(qū)104(2)的二個接觸區(qū)106(3)、106(4)是設(shè)置在陣列區(qū)104(2)的二側(cè)。耦接至陣列區(qū)104(3)的二個接觸區(qū)106(5)、106(6)是設(shè)置在陣列區(qū)104(3)的二側(cè)。類似地，耦接至陣列區(qū)104(4)的二個接觸區(qū)106(7)、106(8)是設(shè)置在陣列區(qū)104(4)的二側(cè)。彼此相鄰的二個陣列區(qū)是由分別耦接至該二個陣列區(qū)的二個接觸區(qū)在空間中分離。舉例來說，陣列區(qū)104(1)和104(2)是由接觸區(qū)106(2)、106(3)在空間中分離。陣列區(qū)104(2)和104(3)是由接觸區(qū)106(4)、106(5)在空間中分離。陣列區(qū)104(3)和104(4)是由接觸區(qū)106(6)、106(7)在空間中分離。存儲器結(jié)構(gòu)還可包括二個譯碼器126，例如X譯碼器，其中陣列區(qū)104(1)～104(4)和接觸區(qū)106(1)～106(8)是設(shè)置在該二個譯碼器126之間。

陣列區(qū)和接觸區(qū)示例性的結(jié)構(gòu)細(xì)節(jié)繪示于圖2。在圖2中只示出在圖1的區(qū)域A中的部分陣列區(qū)104(1)及接觸區(qū)106(1)～106(3)，且敘述內(nèi)容將主要集中在陣列區(qū)104(1)及接觸區(qū)106(1)。雖然如此，其他的陣列區(qū)及接觸區(qū)可具有類似的結(jié)構(gòu)型態(tài)。根據(jù)圖2，存儲器結(jié)構(gòu)可應(yīng)用在3D垂直通道NAND存儲器，但本發(fā)明并不受限于此。

請參照圖2，陣列區(qū)104(1)可包括一個疊層108及多個串行114。疊層108包括交替疊層的多個導(dǎo)電層110和多個絕緣層112，并可設(shè)置在基板102上。導(dǎo)電層110可由金屬、重?fù)诫s的硅或類似材料制造而成，其中所述重?fù)诫s的硅包括n型或p型的摻雜物，且摻雜濃度高于10²⁰cm^-3。疊層108可在X方向上延伸，且疊層108中的導(dǎo)電層110能夠作為字線。陣列區(qū)104(1)可包括多個區(qū)塊，其由字線層所定義。串行114穿過疊層108。如此一來，多個存儲單元可形成在串行114和導(dǎo)電層110的交點。此外，多條串行選擇線(未繪示)及多條位線(未繪示)可設(shè)置在串行114之上并連接至串行114，其中串行選擇線可在X方向上延伸，位線可在Y方向方向上延伸。

接觸區(qū)106(1)包括一個階狀結(jié)構(gòu)116及多個接觸元件122。階狀結(jié)構(gòu) 116包括交替疊層的多個導(dǎo)電層118和多個絕緣層120，并可設(shè)置在基板102上。導(dǎo)電層118可由金屬、重?fù)诫s的硅或類似材料制造而成，其中所述重?fù)诫s的硅包括n型或p型的摻雜物，且摻雜濃度高于10²⁰cm^-3。接觸區(qū)106(1)～106(8)各者的階狀結(jié)構(gòu)116和陣列區(qū)104(1)～104(4)中對應(yīng)一者的疊層108可連續(xù)性地形成。更具體地說，疊層108和階狀結(jié)構(gòu)116可以以相同的材料由相同的工藝制造而成。接觸元件122分別連接至導(dǎo)電層118中的一者。

分離二個相鄰陣列區(qū)的二個接觸區(qū)是彼此電性連接，但在空間中至少部分地分離。舉例來說，如圖3所示，不同接觸區(qū)(圖3中只示出接觸區(qū)106(1)～106(3))的接觸元件122可由設(shè)置在陣列區(qū)和接觸區(qū)之上的導(dǎo)線124相連接。更具體地說，連接至同一層的導(dǎo)電層118的接觸元件122，是由相同的導(dǎo)線124連接。導(dǎo)線124可由具有高導(dǎo)電性的材料制造而成，例如由金屬制造而成。在圖2及圖3所示的實施例中，接觸區(qū)106(2)和106(3)在空間中完全分離。在替代性的實施例中，接觸區(qū)106(2)和106(3)可在空間中部分地分離。舉例來說，在較低的幾層的導(dǎo)電層118可以不被分離開來。

現(xiàn)在請同時參照圖1及圖2，具體而言，所述N個接觸區(qū)可包括一個第i接觸區(qū)、一個第(i+1)接觸區(qū)、一個第j接觸區(qū)及一個第(j+1)接觸區(qū)，其中i為1～(N-1)的奇數(shù)、j為2～(N-2)的偶數(shù)。第i接觸區(qū)和第(i+1)接觸區(qū)可以以鏡像對稱的方式設(shè)置，第j接觸區(qū)和第(j+1)接觸區(qū)可以以鏡像對稱的方式設(shè)置。舉例來說，第一接觸區(qū)106(1)和第二接觸區(qū)106(2)是以鏡像對稱的方式設(shè)置，第二接觸區(qū)106(2)和第三接觸區(qū)106(3)是以鏡像對稱的方式設(shè)置。所述N個接觸區(qū)可在第i接觸區(qū)和第(i+1)接觸區(qū)之間具有一距離d_i(i+1)、在第j接觸區(qū)和第(j+1)接觸區(qū)之間具有一距離d_j(j+1)。二個相鄰接觸區(qū)之間的距離，被定義為最接近的一對接觸元件122之間的距離。舉例來說，如圖2所示，第一接觸區(qū)106(1)和第二接觸區(qū)106(2)之間的距離d₁₂被定義為接觸區(qū)106(1)、106(2)的最上方的接觸元件122(T)之間的距離，第二接觸區(qū)106(2)和第三接觸區(qū)106(3)之間的距離d₂₃被定義為接觸區(qū)106(2)及106(3)的最下方的接觸元件122(B)之間的距離。在一些實施例中，如圖1所示，d_i(i+1)＞d_j(j+1)，特別是d_i(i+1)/d_j(j+1)＞100，其中d_j(j+1)小于10微 米。亦即，d₁₂、d₃₄、d₅₆、d₇₈大于d₂₃、d₄₅、d₆₇(圖式中并未指示出d₃₄、d₄₅、d₅₆、d₆₇、d₇₈)。特別是，較大的距離可超過較小的距離的100倍，其中較小的距離小于10微米。

在此，由于字線層的長度的縮短、及多個接觸區(qū)的設(shè)置，字線的電阻及電容可以減低。因此，能夠降低存儲器結(jié)構(gòu)的的電阻電容延遲及電力消耗(power consumption)。這對于字線層是由摻雜多晶硅所制造而成的案例特別地有利。再者，多個陣列區(qū)是設(shè)置在一對譯碼器之間，并由該對譯碼器所控制。相較于對每個陣列區(qū)都提供一對譯碼器的案例來說，可減少譯碼器的數(shù)目，從而降低成本。

此外，因為相對于陣列區(qū)而言，接觸區(qū)是以對稱的方式設(shè)置，一些較簡單且便宜的工藝便可用在接觸區(qū)的形成上。舉例來說，可應(yīng)用修剪工藝(trimming process)，其為一種等向性蝕刻工藝，典型地用在對稱性結(jié)構(gòu)。修剪工藝特別有利于工藝成本。

請參照圖4，其示出根據(jù)另一實施例的存儲器結(jié)構(gòu)。此一實施例和圖1的實施例的不同之處，在于每個陣列區(qū)104(1)～104(4)是完全地由一個接觸區(qū)206所環(huán)繞。從另一個角度來看，每二個接觸區(qū)是彼此連接以環(huán)繞對應(yīng)的陣列區(qū)。舉例來說，圖1所示的接觸區(qū)106(1)和106(2)彼此連接，并形成環(huán)繞陣列區(qū)104(1)的一個接觸區(qū)206。圖1所示的接觸區(qū)106(3)和106(4)彼此連接，并形成環(huán)繞陣列區(qū)104(2)的一個接觸區(qū)206。圖1所示的接觸區(qū)106(5)和106(6)彼此連接，并形成環(huán)繞陣列區(qū)104(3)的一個接觸區(qū)206。類似地，圖1所示的接觸區(qū)106(7)和106(8)彼此連接，并形成環(huán)繞陣列區(qū)104(4)的一個接觸區(qū)206。這樣的結(jié)構(gòu)型態(tài)更有利于修剪工藝的應(yīng)用。

此外，根據(jù)一些實施例，存儲器結(jié)構(gòu)可具有多平面(multi-plane)的設(shè)計，例如圖5的實施例所示。在此，用語「平面」不應(yīng)以空間上的角度來理解，而應(yīng)以電性上的角度來理解。多平面的設(shè)計允許額外時間的降低。舉例來說，首先可發(fā)送一第一指令地址，并將讀取一第一數(shù)據(jù)。在等待第一數(shù)據(jù)的同時，可發(fā)送一第二指令地址。如此一來，時間便被節(jié)省下來。存儲器結(jié)構(gòu)可包括多個平面，其中這些平面分別包括至少二個陣列區(qū)及至少二個接觸區(qū)，該至少二個陣列區(qū)和該至少二個接觸區(qū)是設(shè)置在存儲器結(jié)構(gòu)的二個譯碼器之間，且該至少二個陣列區(qū)中彼此相鄰的二者是由該至少二個接 觸區(qū)中的二者在空間中分離。舉例來說，在圖5所示的實施例中，存儲器結(jié)構(gòu)包括二個平面P(1)及P(2)。平面P(1)包括四個陣列區(qū)104(1)～104(4)及八個接觸區(qū)106(1)～106(8)，平面P(2)包括四個陣列區(qū)104(5)～104(8)及八個接觸區(qū)106(9)～106(16)。平面P(1)、P(2)分別具有如上所述的結(jié)構(gòu)型態(tài)。亦即，在平面P(1)、P(2)各者中，二個相鄰的陣列區(qū)是由分別耦接至該二個陣列區(qū)的二個接觸區(qū)在空間中分離。

綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。