存儲(chǔ)器的制造方法
【專利摘要】本發(fā)明實(shí)施例提供了存儲(chǔ)器，該存儲(chǔ)電路包括存儲(chǔ)單元，以及控制該存儲(chǔ)單元讀寫的字線和位線；時(shí)鐘電路輸出預(yù)充電控制信號(hào)，以及字線WL信號(hào)，WL信號(hào)用于啟動(dòng)字線；預(yù)充電電路在預(yù)充電控制信號(hào)的控制下，向該存儲(chǔ)電路的位線輸入預(yù)充電信號(hào)，該預(yù)充電信號(hào)用于使該位線處于預(yù)充電狀態(tài)；測試電路與時(shí)鐘電路連接，用于在測試信號(hào)的控制下延遲預(yù)充電控制信號(hào)的上升沿或下降沿，使得位線在字線在啟動(dòng)之后的第一時(shí)長中保持預(yù)充電狀態(tài)；讀取電路用于讀取數(shù)據(jù)；確定電路用于根據(jù)從位線讀取的數(shù)據(jù)與存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)是否相同，確定存儲(chǔ)單元是否存在缺陷。因此，本發(fā)明實(shí)施例能夠?qū)崿F(xiàn)對(duì)存儲(chǔ)電路中的有弱缺陷的存儲(chǔ)單元的篩選。
【專利說明】
存儲(chǔ)器
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及集成電路領(lǐng)域，并且更具體的，設(shè)及集成電路領(lǐng)域中的存儲(chǔ)器。
【背景技術(shù)】
[0002] 靜態(tài)隨機(jī)存取存儲(chǔ)器（Static Random Accessible Memoir ,SRAM)的基本組成部 分為SRAM存儲(chǔ)單元。一個(gè)SRAM存儲(chǔ)單元對(duì)應(yīng)I個(gè)比特單元(bitcell) dSRAM存儲(chǔ)器中的一個(gè) SRAM存儲(chǔ)單元一般由兩個(gè)交叉禪合反相器和兩個(gè)傳輸晶體管組成。反相器一般由兩個(gè)晶體 管組成，也就是說一個(gè)SRAM存儲(chǔ)單元中設(shè)有六個(gè)晶體管。
[0003] 存儲(chǔ)單元中具有六個(gè)晶體管，導(dǎo)致一個(gè)比特單位需要占用較大空間。而SRAM存儲(chǔ) 器在制作時(shí)為了提高SRAM存儲(chǔ)器的存儲(chǔ)密度，要求在盡可能小的面積中集成最多的存儲(chǔ)單 元，由于單位面積中的晶體管的數(shù)量很多，受半導(dǎo)體制作工藝水平的限制，存儲(chǔ)器中的存儲(chǔ) 單元存在缺陷的可能性比較大。有了缺陷的忍片，要通過篩選來識(shí)別缺陷，規(guī)避使用有缺陷 的存儲(chǔ)單元和相關(guān)電路。
[0004] 在業(yè)界，一般通過算法、溫度、電壓加壓力來篩選有缺陷的忍片。但有些弱缺陷，比 如滲雜濃度不理想、晶格結(jié)構(gòu)不規(guī)則、忍片形狀有缺陷等原因造成的缺陷，對(duì)傳統(tǒng)的算法、 電壓和溫度的壓力不敏感，導(dǎo)致具有弱缺陷的存儲(chǔ)單元不能被識(shí)別，運(yùn)給后期的產(chǎn)品使用 帶來很大的風(fēng)險(xiǎn)。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明實(shí)施例提供了存儲(chǔ)器，該存儲(chǔ)器能夠篩選出該存儲(chǔ)器中具有弱缺陷的存儲(chǔ) 電路。
[0006] 第一方面，本發(fā)明實(shí)施例提供了一種存儲(chǔ)器，該存儲(chǔ)器包括存儲(chǔ)電路、時(shí)鐘電路、 預(yù)充電電路、測試電路、讀取電路和確定電路，
[0007] 所述存儲(chǔ)電路包括存儲(chǔ)單元，W及控制所述存儲(chǔ)單元讀寫的字線和位線；
[000引所述時(shí)鐘電路接收時(shí)鐘信號(hào)，并在所述時(shí)鐘信號(hào)的控制下輸出預(yù)充電控制信號(hào)， W及字線WL信號(hào)，所述WL信號(hào)用于啟動(dòng)字線；
[0009] 所述預(yù)充電電路在所述預(yù)充電控制信號(hào)的控制下，向所述存儲(chǔ)電路的位線輸入預(yù) 充電信號(hào)，所述預(yù)充電信號(hào)用于使所述位線處于預(yù)充電狀態(tài)；
[0010] 所述測試電路與所述時(shí)鐘電路連接，用于接收第一測試信號(hào)，并在所述第一測試 信號(hào)的控制下延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿，使得所述位線在所述字線在啟 動(dòng)之后的第一時(shí)長中保持預(yù)充電狀態(tài)；
[0011] 所述讀取電路用于在所述第一時(shí)長結(jié)束之后從所述位線讀取數(shù)據(jù)；
[0012] 所述確定電路用于將所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù) 進(jìn)行匹配，若所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定 電路發(fā)出第一指示信息，所述第一指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述 讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)不同，則所述確定電路發(fā)出第二指示 信息，所述第二指示信息用于指示所述存儲(chǔ)單元存在缺陷。
[0013] 本發(fā)明實(shí)施例通過在存儲(chǔ)器中加入測試電路，能夠延遲預(yù)充電控制信號(hào)的上升沿 或下降沿，使得位線在字線在啟動(dòng)之后的第一時(shí)長中保持預(yù)充電狀態(tài)。本發(fā)明實(shí)施例通過 劣化預(yù)充電信號(hào)和WL信號(hào)的時(shí)序，使存儲(chǔ)電路中具有弱缺陷的存儲(chǔ)單元中存儲(chǔ)的值改變， 從而識(shí)別出存儲(chǔ)電路中具有弱缺陷的存儲(chǔ)單元。
[0014] 在一種可能的實(shí)現(xiàn)方式中，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位線包括第一位 線和第二位線，
[0015] 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，第一反相器和第二反相器交叉禪合，所述第一傳輸管位于所述第一位線與所述第一反 相器之間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的 柵極和所述第二傳輸管的柵極均與所述WL連接；
[0016] 所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一P溝道金屬氧化物半導(dǎo)體PMOS晶體管和 第一 N溝道金屬氧化物半導(dǎo)體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié) 占 y、、、
[0017] 所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)，
[0018] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲(chǔ) 節(jié)點(diǎn)，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié) 點(diǎn)，所述第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所 述第二位線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中 存儲(chǔ)的數(shù)據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)；
[0019] 所述讀取電路具體用于：在所述第一時(shí)長結(jié)束之后從所述第一位線讀取第一數(shù) 據(jù)，從所述第二位線讀取第二數(shù)據(jù)；
[0020] 所述確定電路具體用于將所述第一數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn) 行匹配，或?qū)⑺龅诙?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配;若所述第一存 儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為0,所述第一數(shù)據(jù)為1，則所述第二指示信息用于指示所述第一 NMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為0,所述第二數(shù)據(jù)為1，則所 述第二指示信息用于指示所述第二NMOS晶體管存在缺陷。
[0021] 在一種可能的實(shí)現(xiàn)方式中，所述測試電路包括開關(guān)，所述第一測試信號(hào)控制所述 開關(guān)，使得在第二時(shí)長中延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿。
[0022] 例如，在第一測試信號(hào)為高電平時(shí)，開關(guān)可W處于打開的狀態(tài)，運(yùn)時(shí)，測試電路能 夠增加所述第一預(yù)充電信號(hào)和所述第二預(yù)充電信號(hào)處于高電平的時(shí)間。當(dāng)?shù)谝粶y試信號(hào)為 低電平時(shí)，開關(guān)可W處于關(guān)閉狀態(tài)，運(yùn)時(shí)，測試電路不會(huì)接入到時(shí)鐘電路中。
[0023] 在一種可能的實(shí)現(xiàn)方式中所述測試電路還包括第一負(fù)載模塊，所述時(shí)鐘電路與所 述測試電路連接于第一節(jié)點(diǎn)，所述開關(guān)位于所述第一節(jié)點(diǎn)和所述第一負(fù)載模塊之間。
[0024] 運(yùn)樣，測試電路可W采用與預(yù)充電模塊并聯(lián)的方式接入到存儲(chǔ)器中，進(jìn)一步使存 儲(chǔ)器在現(xiàn)有的存儲(chǔ)器忍片結(jié)構(gòu)的基礎(chǔ)上改動(dòng)較小。
[0025] 在一種可能的實(shí)現(xiàn)方式中，所述預(yù)充電電路包括第=晶體管、第四晶體管和第五 晶體管，所述第=晶體管、所述第四晶體管和所述第五晶體管的柵極均與所述第二輸入端 連接，所述第=晶體管位于電源與所述第=輸出端之間，所述第四晶體管位于電源與所述 第四輸出端之間，所述第五晶體管位于所述第=輸出端與所述第四輸出端之間。
[0026] 該預(yù)充電電路能夠?qū)㈩A(yù)充電信號(hào)同時(shí)輸出至存儲(chǔ)器中的第一位線(bit line,BU 與第二化上，并保持第一化與第二化的電位相同。
[0027] 在一種可能的實(shí)現(xiàn)方式中，所述第=晶體管、所述第四晶體管和所述第五晶體管 均為PMOS晶體管。
[00巧]在一種可能的實(shí)現(xiàn)方式中，所述開關(guān)為傳輸口（transmission gate,TG)開關(guān)。
[0029] 本發(fā)明實(shí)施例的存儲(chǔ)器中，TG開關(guān)為一個(gè)PMOS晶體管和一個(gè)N溝道金屬氧化物半 導(dǎo)體晶體管組成，TG開關(guān)能夠更可靠的實(shí)現(xiàn)測試信號(hào)對(duì)負(fù)載模塊的控制。
[0030] 在一種可能的實(shí)現(xiàn)方式中，所述第一時(shí)長大于第一時(shí)間闊值并且小于第二時(shí)間闊 值，所述第二時(shí)間闊值大于所述第一時(shí)間闊值。
[0031] 如果第二時(shí)長的持續(xù)時(shí)間過長，有可能將沒有缺陷的存儲(chǔ)電路篩選為有缺陷的存 儲(chǔ)電路，如果第二時(shí)長的持續(xù)時(shí)間過短，很可能不會(huì)將有弱缺陷的存儲(chǔ)電路篩選出來。
[0032] 在一種可能的實(shí)現(xiàn)方式中，所述負(fù)載模塊包括至少一個(gè)與電源連接的第六晶體管 和/或至少一個(gè)與地線連接的第屯晶體管。
[0033] 本發(fā)明實(shí)施例中，負(fù)載模塊的負(fù)載還可W為電容或電阻。不同的負(fù)載能夠?qū)崿F(xiàn)對(duì) 預(yù)充電控制信號(hào)的上升沿或下降沿不同大小的延遲。
[0034] 在一種可能的實(shí)現(xiàn)方式中，所述存儲(chǔ)器還包括弱下拉電路，所述弱下拉電路與所 述位線連接，用于輸入第二測試信號(hào)，并在所述第二測試信號(hào)的控制下將所述弱下拉電路 接入所述存儲(chǔ)電路；
[0035] 所述讀取電路還用于在所述弱下拉電路接入所述存儲(chǔ)電路之后，從所述位線讀取 所述存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)；
[0036] 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀 取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，若所述讀取電路在所述弱下拉電路接 入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路發(fā) 出第=指示信息，所述第=指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述讀取電 路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù) 不同，則所述確定電路發(fā)出第四指示信息，所述第四指示信息用于指示所述存儲(chǔ)單元存在 缺陷。
[0037] 本發(fā)明實(shí)施例通過在存儲(chǔ)器中加入弱下拉電路，當(dāng)弱下拉電路接入到存儲(chǔ)電路中 時(shí)，如果存儲(chǔ)電路中的存儲(chǔ)單元在弱缺陷，則該存儲(chǔ)單元中中存儲(chǔ)的值會(huì)發(fā)生改變，從而實(shí) 現(xiàn)對(duì)存儲(chǔ)電路中的具有弱缺陷的存儲(chǔ)單元的篩選。
[0038] 在一種可能的實(shí)現(xiàn)方式中，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位線包括第一位 線和第二位線，
[0039] 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，所述第一傳輸管位于所述第一位線與所述第一反相器之間，所述第二傳輸管位于所述 第二位線與所述第二反相器之間，所述第一傳輸管的柵極和所述第二傳輸管的柵極均與所 述WL連接；
[0040]所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一 P溝道金屬氧化物半導(dǎo)體PMOS晶體管和 第一 N溝道金屬氧化物半導(dǎo)體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié) 占 y、、、
[0041 ]所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)，
[0042] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲(chǔ) 節(jié)點(diǎn)，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié) 點(diǎn)，所述第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所 述第二位線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中 存儲(chǔ)的數(shù)據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)；
[0043] 所述弱下拉電路包括第二負(fù)載模塊和第=負(fù)載模塊，所述第二負(fù)載模塊與所述第 一位線連接，所述第=負(fù)載模塊與第二位線連接；
[0044] 所述讀取電路具體用于:在所述第二負(fù)載模塊和所述第=負(fù)載模塊接入所述存儲(chǔ) 電路之后，從所述第一位線讀取第=數(shù)據(jù)，從所述第二位線讀取第四數(shù)據(jù)；
[0045] 所述確定電路具體用于將所述第=數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn) 行匹配，或?qū)⑺龅谒臄?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配；
[0046] 若所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第=數(shù)據(jù)為0,則所述第四指示信 息用于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所 述第四數(shù)據(jù)為0,所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。
[0047] 在一種可能的實(shí)現(xiàn)方式中，所述第一負(fù)載為至少一個(gè)第六晶體管，所述第二負(fù)載 為至少一個(gè)第屯晶體管。
[0048] 本發(fā)明實(shí)施例中，弱下拉電路中負(fù)載的阻性越大，弱下拉電路的下拉能力越弱，弱 下拉電路中的電阻越小，弱下拉電路的下拉能力越強(qiáng)。運(yùn)里，可W通過調(diào)整弱下拉電路中的 負(fù)載的大小，確定合適的弱下拉電路的下拉強(qiáng)度。
[0049] 第二方面，本發(fā)明實(shí)施例提供了一種存儲(chǔ)器，包括:存儲(chǔ)電路、弱下拉電路、讀取電 路和確定電路，
[0050] 所述存儲(chǔ)電路包括存儲(chǔ)單元，W及控制所述存儲(chǔ)單元讀寫的位線；
[0051] 所述弱下拉電路與所述位線連接，用于輸入測試信號(hào)，并在所述測試信號(hào)的控制 下將所述弱下拉電路接入所述存儲(chǔ)電路；
[0052] 所述讀取電路用于在所述弱下拉電路接入所述存儲(chǔ)電路之后，從所述位線讀取所 述存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)；
[0053] 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀 取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，若所述讀取電路在所述弱下拉電路接 入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路發(fā) 出第一指示信息，所述第一指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述讀取電 路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù) 不同，則所述確定電路發(fā)出第二指示信息，所述第二指示信息用于指示所述存儲(chǔ)單元存在 缺陷。
[0054] 本發(fā)明實(shí)施例通過在存儲(chǔ)器中加入弱下拉電路，當(dāng)弱下拉電路接入到存儲(chǔ)電路中 時(shí)，如果存儲(chǔ)電路中的存儲(chǔ)單元在弱缺陷，則該存儲(chǔ)單元中中存儲(chǔ)的值會(huì)發(fā)生改變，從而實(shí) 現(xiàn)對(duì)存儲(chǔ)電路中的具有弱缺陷的存儲(chǔ)單元的篩選。
[0055] 在一種可能的實(shí)現(xiàn)方式中，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位線包括第一位 線和第二位線，
[0056] 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，所述第一傳輸管位于所述第一位線與所述第一反相器之間，所述第二傳輸管位于所述 第二位線與所述第二反相器之間，所述第一傳輸管的柵極和所述第二傳輸管的柵極均與所 述WL連接；
[0057] 所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一P溝道金屬氧化物半導(dǎo)體PMOS晶體管和 第一 N溝道金屬氧化物半導(dǎo)體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié) 占 y、、、
[005引所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)，
[0059] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲(chǔ) 節(jié)點(diǎn)，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié) 點(diǎn)，所述第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所 述第二位線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中 存儲(chǔ)的數(shù)據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)；
[0060] 所述弱下拉電路包括第一負(fù)載模塊和第二負(fù)載模塊，所述第一負(fù)載模塊與所述第 一位線連接，所述第二負(fù)載模塊與第二位線連接；
[0061] 所述讀取電路具體用于:在所述第一負(fù)載模塊和所述第二負(fù)載模塊接入所述存儲(chǔ) 電路之后，從所述第一位線讀取第一數(shù)據(jù)，從所述第二位線讀取第二數(shù)據(jù)；
[0062] 所述確定電路具體用于將所述第一數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn) 行匹配，或?qū)⑺龅诙?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配；
[0063] 若所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第一數(shù)據(jù)為0,則所述第二指示信 息用于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所 述第二數(shù)據(jù)為0,則所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。
[0064] 在一種可能的實(shí)現(xiàn)方式中，所述第一負(fù)載為至少一個(gè)第=晶體管，所述第二負(fù)載 為至少一個(gè)第四晶體管。本發(fā)明實(shí)施例中，弱下拉電路中負(fù)載的阻性越大，弱下拉電路的下 拉能力越弱，弱下拉電路中的電阻越小，弱下拉電路的下拉能力越強(qiáng)。運(yùn)里，可W通過調(diào)整 弱下拉電路中的負(fù)載的大小，確定合適的弱下拉電路的下拉強(qiáng)度。
【附圖說明】
[0065] 為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)本發(fā)明實(shí)施例中所需要使 用的附圖作簡單地介紹，顯而易見地，下面所描述的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于 本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可W根據(jù)運(yùn)些附圖獲得其他 的附圖。
[0066] 圖1是存儲(chǔ)單元陣列的示意性結(jié)構(gòu)圖。
[0067] 圖2是SRAM存儲(chǔ)單元的示意性結(jié)構(gòu)圖。
[0068] 圖3是本發(fā)明實(shí)施例的一個(gè)存儲(chǔ)器示意性結(jié)構(gòu)圖。
[0069] 圖4是本發(fā)明實(shí)施例的另一個(gè)存儲(chǔ)器示意性結(jié)構(gòu)圖。
[0070] 圖5是本發(fā)明實(shí)施例的一個(gè)存儲(chǔ)器的預(yù)充電電路的示意性結(jié)構(gòu)圖。
[0071] 圖6是本發(fā)明實(shí)施例的一個(gè)存儲(chǔ)器的字線WL信號(hào)和預(yù)充電NPRE信號(hào)的示意性時(shí)序 圖。
[0072] 圖7是本發(fā)明實(shí)施例的一個(gè)存儲(chǔ)器的測試電路和預(yù)充電延遲模塊的示意性結(jié)構(gòu) 圖。
[0073] 圖8是本發(fā)明實(shí)施例的另一個(gè)存儲(chǔ)器的字線WL信號(hào)和預(yù)充電NPRE信號(hào)的示意性時(shí) 序圖。
[0074] 圖9是本發(fā)明實(shí)施例的另一個(gè)存儲(chǔ)器示意性結(jié)構(gòu)圖。
[0075] 圖10是本發(fā)明實(shí)施例的另一個(gè)存儲(chǔ)器的弱下拉電路的示意性結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0076] 下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部實(shí)施例?；诒景l(fā) 明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí) 施例，都應(yīng)屬于本發(fā)明保護(hù)的范圍。
[0077] 圖1是SRAM存儲(chǔ)單元陣列的示意圖的一例。圖1示出的SRAM存儲(chǔ)單元陣列包含2N個(gè) 位線和M個(gè)字線，其中M和N為自然數(shù)。圖1示出的SRAM存儲(chǔ)單元的個(gè)數(shù)為MX N。
[0078] 每一個(gè)存儲(chǔ)單元與兩個(gè)位線(bit line,BL)和一個(gè)字線(word line,WL)相連。例 如，為圖1所示，位線1、位線2和字線1之間的SRAM存儲(chǔ)單元為存儲(chǔ)單元AdM個(gè)字線可W與行 譯碼器連接，行譯碼器可W根據(jù)地址使一行字線有效從而啟動(dòng)其中一行字線。位線可W與 列譯碼器和列電路連接，列電路可W包括放大器或緩沖器，用來檢測位線上的數(shù)據(jù)，列譯碼 器控制在列電路中的一個(gè)多路開關(guān)，用來在該行中選出與要存取數(shù)據(jù)的SRAM存儲(chǔ)單元相連 的位線。
[0079] 圖2是SRAM存儲(chǔ)單元的示意性結(jié)構(gòu)圖。圖2中的位線化和瓦T分別為圖1中的存儲(chǔ)單 元兩側(cè)的位線。運(yùn)里，電源可W為表示為Vdd，地線可W表示為Gnd。
[0080] SRAM存儲(chǔ)單元包括第一反相器145、第二反相器144、第一傳輸管Ms和第二傳輸管 Ms，其中，所述第一傳輸管Ms位于所述位線化與所述第一反相器145之間，所述第二傳輸管Ms 位于所述位線現(xiàn);與所述第二反相器144之間，所述第一傳輸管Ms的柵極和所述第二傳輸管 Ms的柵極均與所述WL連接。第一傳輸管Ms和第二傳輸管Ms均為N溝道金屬氧化物半導(dǎo)體(N- channel Metal Oxide Semiconductor,NMOS)晶體管。
[0081 ]所述第一反向器145包括存儲(chǔ)節(jié)點(diǎn)Q、第一 P溝道金屬氧化物半導(dǎo)體（P-channel Metal Oxide Semiconductor,PMOS)晶體管M3和第一NMOS晶體管Ml,所述第一PMOS晶體管M3 與Vdd連接，所述第一 NMOS晶體管Ml與Gnd連接，所述第一 PMOS晶體管M3與所述第一 NMOS晶體 管化連接于所述存儲(chǔ)節(jié)點(diǎn)Q。
[0082] 所述第二反相器144包括存儲(chǔ)節(jié)點(diǎn)巧、第二PMOS晶體管M4和第二NMOS晶體管M2，所 述第二PMOS晶體管M4與Vdd連接，所述第二醒OS晶體管M2與Gnd連接，所述第二PMOS晶體管M4 和所述第二NMOS晶體管M2連接于所述存儲(chǔ)節(jié)點(diǎn)巧。
[0083] 所述第一 PMOS晶體管M3的柵極和所述第一 NMOS晶體管化的柵極連接于所述存儲(chǔ)節(jié) 點(diǎn)Q，所述第二PMOS晶體管M4的柵極和所述第二NMOS M2晶體管的柵極連接于所述存儲(chǔ)節(jié)點(diǎn) Q，所述第一傳輸管Ms位于所述位線化與所述存儲(chǔ)節(jié)點(diǎn)Q之間，所述第二傳輸管Ms位于所述位 線面;與所述存儲(chǔ)節(jié)點(diǎn)盡之間，所述存儲(chǔ)節(jié)點(diǎn)Q的電位值表示所述第一反相器145中存儲(chǔ)的 數(shù)據(jù)，所述存儲(chǔ)節(jié)點(diǎn)Q的電位值表示所述第二反相器144中存儲(chǔ)的數(shù)據(jù)。
[0084] 運(yùn)里，第一反相器和第二反相器交叉禪合，用來保持?jǐn)?shù)據(jù)的狀態(tài)。Mi和M2也稱為下 拉(pull down)管，M3和M4也稱為上拉(pull up)管。
[0085] 進(jìn)行讀操作時(shí)，與SRAM存儲(chǔ)單元連接的兩個(gè)位線可W預(yù)先被置于一個(gè)已知的電平 值，運(yùn)個(gè)過程稱為預(yù)充電，運(yùn)時(shí)位線的狀態(tài)稱為預(yù)充電狀態(tài)。預(yù)充電結(jié)束之后，啟動(dòng)與該 SRAM存儲(chǔ)單元連接的字線，此時(shí)位線上的值完全取決于與該位線連接的SRAM存儲(chǔ)單元中的 存儲(chǔ)節(jié)點(diǎn)存儲(chǔ)的值。然后通過靈敏放大器來放大位線上的電平值，從而列電路能夠讀取 SRAM存儲(chǔ)單元中的存儲(chǔ)節(jié)點(diǎn)存儲(chǔ)的值。
[00化]例如，日面;預(yù)充電之后為高電平，當(dāng)預(yù)充電過程結(jié)束并且字線啟動(dòng)時(shí)，傳輸管Ms 和傳輸管Ms導(dǎo)通。當(dāng)化被下拉為低電平時(shí)，表明Q的值為〇，Q的值為1，列電路讀出的值為0。 當(dāng)IE被下拉為低電平時(shí)，表明Q的值為1，Q的值為0，列電路讀出的值為1。
[0087] 圖3示出了本發(fā)明實(shí)施例提供的一種存儲(chǔ)器100,該存儲(chǔ)器100包括存儲(chǔ)電路14、時(shí) 鐘電路11、預(yù)充電電路12、測試電路13、讀取電路15和確定電路16。
[0088] 所述存儲(chǔ)電路包括存儲(chǔ)單元141，W及控制所述存儲(chǔ)單元141讀寫的字線WL和位 線。
[0089] 所述時(shí)鐘電路11接收時(shí)鐘信號(hào)，并在所述時(shí)鐘信號(hào)的控制下輸出預(yù)充電控制信 號(hào)，W及字線WL信號(hào)，所述WL信號(hào)用于啟動(dòng)字線。
[0090] 所述預(yù)充電電路12在所述預(yù)充電控制信號(hào)的控制下，向所述存儲(chǔ)電路14的位線輸 入預(yù)充電信號(hào)，所述預(yù)充電信號(hào)用于使所述位線處于預(yù)充電狀態(tài)。
[0091] 所述測試電路13與所述時(shí)鐘電路11連接，用于接收測試信號(hào)，并在所述測試信號(hào) 的控制下延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿，使得所述位線在所述字線在啟動(dòng)之 后的第一時(shí)長中保持預(yù)充電狀態(tài)。
[0092] 所述讀取電路15用于在所述第一時(shí)長結(jié)束之后從所述位線讀取數(shù)據(jù)。該讀取電路 15例如可W為上述圖1中所述的列電路和靈敏放大器。
[0093] 所述確定電路16用于將所述讀取電路15讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的 數(shù)據(jù)進(jìn)行匹配，若所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述 確定電路發(fā)出第一指示信息，所述第一指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若 所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)不同，則所述確定電路發(fā)出第二 指示信息，所述第二指示信息用于指示所述存儲(chǔ)單元存在缺陷。
[0094]時(shí)鐘電路11可W包括第一輸入端、第一輸出端和第二輸出端，第一輸入端用于輸 入時(shí)鐘信號(hào)，第一輸出端用于輸出預(yù)充電控制信號(hào)，第二輸出端用于輸出WL信號(hào)，輸入的WL 信號(hào)用于啟動(dòng)字線。
[00M]預(yù)充電電路12包括第二輸入端和第=輸出端，第二輸入端用于接收第一輸出端輸 出的預(yù)充電控制信號(hào)，第=輸出端用于輸出預(yù)充電信號(hào)，預(yù)充電信號(hào)可W將位線預(yù)先置于 一個(gè)已知的電平值。
[0096] 本發(fā)明實(shí)施例通過在存儲(chǔ)器中加入測試電路，能夠延遲預(yù)充電控制信號(hào)的上升沿 或下降沿，使得位線在字線在啟動(dòng)之后的第一時(shí)長中保持預(yù)充電狀態(tài)。本發(fā)明實(shí)施例通過 劣化預(yù)充電信號(hào)和WL信號(hào)的時(shí)序，使存儲(chǔ)電路中具有弱缺陷的存儲(chǔ)單元中存儲(chǔ)的值改變， 從而識(shí)別出存儲(chǔ)電路中具有弱缺陷的存儲(chǔ)單元。
[0097] 在本發(fā)明實(shí)施例中，存儲(chǔ)電路14可W包括SRAM的存儲(chǔ)單元、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (Dynamic Random Access Memoir, DRAM)的 ITlC 存儲(chǔ)單元、只讀存儲(chǔ)器（read-only memory ,ROM)存儲(chǔ)單元或者閃存(Flash)存儲(chǔ)單元。本發(fā)明實(shí)施例W存儲(chǔ)電路14為圖2所示 的SRAM的6T存儲(chǔ)單元為例進(jìn)行描述。
[0098] 圖4示出了本發(fā)明實(shí)施例中的SRAM存儲(chǔ)器200的示意性結(jié)構(gòu)圖，該存儲(chǔ)器包括存儲(chǔ) 電路、時(shí)鐘電路、預(yù)充電電路、測試電路、讀取電路和確定電路，圖4中僅僅示出了存儲(chǔ)電路、 時(shí)鐘電路、預(yù)充電電路和測試電路的示意性框圖，該存儲(chǔ)器200中的讀取電路和確定電路如 上述圖3所述讀取電路與位線化和面：連接，確定電路與讀取電路連接。
[0099] 圖4所示的存儲(chǔ)器中的時(shí)鐘電路包括預(yù)充電延遲模塊1110和字線電路模塊1120。 預(yù)充電延遲模塊1110的輸出端為上述第一輸出端，字線電路模塊1120的輸出端為上述第二 輸出端。預(yù)充電延遲模塊1110與測試電路13和預(yù)充電電路12連接，字線電路模塊1120與WL 連接。
[0100] 預(yù)充電延遲模塊1110通過第一輸出端輸出預(yù)充電控制信號(hào)，并將預(yù)充電控制信號(hào) 通過第二輸入端輸入至預(yù)充電電路12。字線電路模塊通過第二輸出端輸出WL信號(hào)，并將WL 信號(hào)通過SRAM存儲(chǔ)單元的第四輸入端輸出至所述SRAM存儲(chǔ)單元對(duì)應(yīng)的WL。
[0101] 預(yù)充電電路12與化和遠(yuǎn):連接，用于在第S輸出端輸出第一預(yù)充電信號(hào)，在第四輸 出端輸出第二預(yù)充電信號(hào)，并將該第一預(yù)充電信號(hào)通過SRAM存儲(chǔ)單元的第五輸入端輸出至 SRAM存儲(chǔ)單元對(duì)應(yīng)的化，將該第二預(yù)充電信號(hào)通過SRAM存儲(chǔ)單元的第六輸入端輸出至該 SRAM存儲(chǔ)單元對(duì)應(yīng)的瓦：。即本發(fā)明實(shí)施例通過預(yù)充電電路12將預(yù)充電延遲模塊1110輸出 的預(yù)充電控制信號(hào)輸出為兩路預(yù)充電信號(hào)，并分別將兩路預(yù)充電信號(hào)輸出至BL和盈：，可W 將化和:瓦預(yù)充電至高電平。
[0102] 可選的，預(yù)充電電路包括第=晶體管、第四晶體管和第五晶體管，第=晶體管、第 四晶體管和第五晶體管的柵極均與第二輸入端連接，第=晶體管位于電源與所述第=輸出 端之間，第四晶體管位于電源與第四輸出端之間，第五晶體管位于第=輸出端與第四輸出 端之間。
[0103] 作為一例，預(yù)充電電路可W為圖5所示，預(yù)充電電路分別和化和豆!連接。預(yù)充電電 路包括PMOS晶體管M?、PMOS晶體管Ms和PMOS晶體管M9，M?、Ms和M9的柵極均輸入預(yù)充電控制信 號(hào)，例如可W為低電平的預(yù)充電（Negative Precharge，NPRE)信號(hào)，即M7、Ms和M9均由NPRE信 號(hào)控制。M?位于Vdd與化之間，Ms位于Vdd與化之間，Mg位于化與化之間。當(dāng)NPRE信號(hào)為低電平 時(shí)，M7、M8和M9均為導(dǎo)通狀態(tài)，此時(shí)，化與函:上的預(yù)充電信號(hào)均為高電平，可W將化與瓦:預(yù) 充電至高電平。
[0104] 該預(yù)充電電路能夠同時(shí)將BL與瓦預(yù)充電至高電平，并保持BL與瓦的電位相同。
[0105] 可W理解，本發(fā)明實(shí)施例不限于使用圖5所示的預(yù)充電電路。能實(shí)現(xiàn)圖5所述的預(yù) 充電電路的預(yù)充電功能的所有電路都落在本發(fā)明的保護(hù)范圍之內(nèi)。
[0106] 圖6示出了 SRAM存儲(chǔ)器正常讀工作時(shí)，時(shí)鐘電路11輸出的WL信號(hào)和NPRE信號(hào)的時(shí) 序圖。顯然，在一個(gè)時(shí)序周期內(nèi)，NPRE信號(hào)的上升的時(shí)刻ti早于WL信號(hào)的上升的時(shí)刻t2，NPRE 信號(hào)的下降的時(shí)刻t3晚于WL信號(hào)的下降的時(shí)刻t4。即在NPRE為高電平的時(shí)間段中WL-定為 高電平，即NPRE信號(hào)能夠包住WL信號(hào)。運(yùn)樣，能夠在位線預(yù)充電結(jié)束后啟動(dòng)字線。
[0107] 當(dāng)WL信號(hào)和NPRE信號(hào)的時(shí)序如圖6所示時(shí)，在to時(shí)刻之后，NPRE信號(hào)為低電平，預(yù) 充電電路中的M?、Ms和Ms導(dǎo)通，化與面:均為高電平，就可W完成對(duì)化與邁:的預(yù)充電。
[010引在ti時(shí)刻，將NPRE信號(hào)變?yōu)楦唠娖街?，可W使化和遠(yuǎn):浮空。當(dāng)WL信號(hào)上升時(shí)，BL 和盈;中的一個(gè)電平會(huì)被下拉，運(yùn)代表了要讀出的數(shù)據(jù)。
[0109] 測試電路13包括第=輸入端，第=輸入端用于輸入測試信號(hào)，當(dāng)存儲(chǔ)單元為上述 SRAM存儲(chǔ)單元時(shí)，測試信號(hào)通過控制時(shí)鐘電路11輸出的預(yù)充電控制信號(hào)，能夠在第一時(shí)長 內(nèi)增加第一預(yù)充電信號(hào)和第二預(yù)充電信號(hào)處于高電平的時(shí)間，使得第一預(yù)充電信號(hào)、第二 預(yù)充電信號(hào)和WL信號(hào)同時(shí)在第一時(shí)長中保持高電平。測試電路是本發(fā)明實(shí)施例的存儲(chǔ)器相 對(duì)于現(xiàn)有技術(shù)的存儲(chǔ)器增加的部分。
[0110] 具體的，如圖4所示，測試電路13可W包括開關(guān)1310和負(fù)載模塊1320,開關(guān)1310由 上述測試信號(hào)控制，使得在第二時(shí)長中延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿。上述 第二時(shí)長則為上述測試信號(hào)控制開關(guān)處于第一狀態(tài)(例如打開狀態(tài))的時(shí)間段。
[0111] 本發(fā)明實(shí)施例中，當(dāng)開關(guān)處于打開狀態(tài)時(shí)，負(fù)載模塊1320會(huì)接入到預(yù)充電延遲模 塊1110中，運(yùn)樣讀取電路可W在化與瓦:為高電平時(shí)讀取SRAM存儲(chǔ)單元中的存儲(chǔ)節(jié)點(diǎn)存儲(chǔ) 的數(shù)據(jù)，確定電路根據(jù)測試結(jié)果判斷SRAM存儲(chǔ)單元中的下拉管化或者M(jìn)2是否存在缺陷。當(dāng)開 關(guān)處于第二狀態(tài)(例如關(guān)閉狀態(tài)時(shí)），不對(duì)SRAM存儲(chǔ)器進(jìn)行測試工作，即此時(shí)SRAM存儲(chǔ)器可 W正常的進(jìn)行數(shù)據(jù)的讀寫。
[0112] 本發(fā)明實(shí)施例中，當(dāng)預(yù)充電模塊和測試電路連接于第一節(jié)點(diǎn)時(shí)，開關(guān)可W位于第 一節(jié)點(diǎn)和負(fù)載模塊之間，運(yùn)樣，測試電路可W采用與預(yù)充電模塊并聯(lián)的方式接入到存儲(chǔ)器 中，進(jìn)一步使存儲(chǔ)器在現(xiàn)有的存儲(chǔ)器忍片結(jié)構(gòu)的基礎(chǔ)上改動(dòng)較小。
[0113] 圖7所示的預(yù)充電延遲模塊1110僅僅示出了預(yù)充電延遲模塊中包含第一節(jié)點(diǎn)的一 部分器件的連接關(guān)系。
[0114] 可選的，圖7中測試電路中的開關(guān)可W為傳輸口（transmission gate,TG)開關(guān)，TG 開關(guān)由一個(gè)PMOS晶體管和一個(gè)NMOS晶體管并聯(lián)而成，TG開關(guān)能夠更可靠的實(shí)現(xiàn)測試信號(hào)對(duì) 負(fù)載模塊的控制。負(fù)載模塊可W包括一個(gè)與Vdd連接的PMOS晶體管化0和一個(gè)與地線(Gnd)連 接的NMOS晶體管Mil。
[0115]當(dāng)測試信號(hào)為高電平時(shí)，TG開關(guān)中的NMOS晶體管導(dǎo)通，同時(shí)測試信號(hào)經(jīng)過圖7中的 反相器化，轉(zhuǎn)變?yōu)榈碗娖捷斎胫罷G開關(guān)中的PMOS晶體管，則TG開關(guān)中的PMOS晶體管導(dǎo)通。此 時(shí)，開關(guān)TG處于打開狀態(tài)，可W認(rèn)為負(fù)載模塊與預(yù)充電延遲模塊連接于第一節(jié)點(diǎn)。
[0116] 運(yùn)時(shí)，如果預(yù)充電延遲模塊1110通過與非口化的輸出需要從低電平跳至高電平 時(shí)，第一節(jié)點(diǎn)和晶體管Mio,化1的柵極首先處于低電壓狀態(tài)。當(dāng)?shù)谝还?jié)點(diǎn)需要跳至高電平時(shí)， 第一節(jié)點(diǎn)需要累積足夠的電荷，此時(shí)，第一節(jié)點(diǎn)處累積的電荷還有一部分會(huì)流向Mio,Mii的 柵極電容，即Mio, Mii能夠延遲第一節(jié)點(diǎn)跳至高電平的時(shí)間。
[0117] 同樣的，如果預(yù)充電延遲模塊1110通過與非口化的輸出需要從高電平跳至低電平 時(shí)，第一節(jié)點(diǎn)和晶體管化〇，Mii的柵極首先處于高電壓狀態(tài)，Mio, Mii的柵極存儲(chǔ)有大量電荷。 當(dāng)?shù)谝还?jié)點(diǎn)需要跳至低電平時(shí)，第一節(jié)點(diǎn)需要釋放足夠的電荷，在第一節(jié)點(diǎn)釋放電荷的時(shí) 候，Mio,Mii的柵極的電荷會(huì)流向第一節(jié)點(diǎn)，即Mio,Mii能夠延遲第一節(jié)點(diǎn)跳至低電平的時(shí)間。
[0118] 運(yùn)樣，負(fù)載模塊1320能夠增加圖7中的預(yù)充電輸入時(shí)鐘信號(hào)（Precharge Clock I噸Ut，PRE&K_I)到預(yù)充電輸出時(shí)鐘信號(hào)（Precharge Clock Ou化Ut，PRE化K_0)的延遲，可 W理解PRE&K_I和PRE化K_0為輸入的時(shí)鐘信號(hào)在預(yù)充電延遲模塊的中間過程中的信號(hào)。因 此，負(fù)載模塊1320能夠延遲NPRE信號(hào)在由低電平跳至高電平的時(shí)刻，或者延遲NPRE信號(hào)由 高電平跳至低電平的時(shí)刻。
[0119] 圖8示出了在負(fù)載模塊1320延遲了NPRE信號(hào)之后的WL和NPRE的時(shí)序圖。運(yùn)時(shí)，NPRE 信號(hào)的上升時(shí)刻ti晚于WL信號(hào)的上升沿時(shí)刻t2，NPRE信號(hào)的下降時(shí)刻t4相對(duì)于圖6也有一小 時(shí)間段的延遲。圖8中的ti至t2的時(shí)間段為上述第一時(shí)長。運(yùn)時(shí)，NPRE信號(hào)將包不住WL信號(hào)， 存在WL信號(hào)和NPRE信號(hào)的時(shí)序沖突，即位線仍然在啟動(dòng)字線之后的第一時(shí)長中保持預(yù)充電 狀態(tài)，從而造成電氣特性的劣化。
[0120] 可選的，本發(fā)明實(shí)施例中，第一時(shí)長大于第一時(shí)間闊值并且小于第二時(shí)間闊值，該 第二時(shí)間闊值大于第一時(shí)間闊值。
[0121] 一方面，如果第一時(shí)長大于第二時(shí)間闊值時(shí)，貝化L和盈:高電平持續(xù)時(shí)間過長，此 時(shí)沒有弱缺陷的存儲(chǔ)單元也有可能出現(xiàn)讀錯(cuò)誤，有可能將沒有缺陷的存儲(chǔ)單元篩選為有缺 陷的存儲(chǔ)單元，因此負(fù)載模塊對(duì)預(yù)充電延遲模塊中預(yù)充電控制信號(hào)的延遲不應(yīng)過大。
[012^ 另一方面，如果第一時(shí)長小于第一時(shí)間闊值，則化和瓦高電平持續(xù)時(shí)間過短，很 可能不會(huì)將有弱缺陷的SRAM存儲(chǔ)單元篩選出來。
[0123] 在實(shí)際應(yīng)用中，可W通過調(diào)整負(fù)載模塊中的負(fù)載，確定適合的第一時(shí)長的時(shí)間長 短。在本發(fā)明實(shí)施例中，負(fù)載模塊中的PMOS晶體管或者NMOS晶體管的數(shù)量還可W為多個(gè)?；?者，負(fù)載模塊中的負(fù)載器件還可W為電容或電阻。不同的負(fù)載能夠?qū)崿F(xiàn)對(duì)預(yù)充電控制信號(hào) 的上升沿或者下降沿的不同大小的延遲。
[0124] 在對(duì)SRAM存儲(chǔ)單元進(jìn)行測試時(shí)，假設(shè)Q最初為0,因而Q最初為1。在WL信號(hào)為高電 平時(shí)，SRAM存儲(chǔ)單元11中的傳輸管Ms和Ms導(dǎo)通。此時(shí)，NPRE信號(hào)仍然為低電平，化與面:仍然 進(jìn)行預(yù)充電，即化與亞;仍然為高電平。運(yùn)時(shí)，BL通過Ms和化與地線連接。
[012引如果Mi沒有缺陷，則Mi具有很強(qiáng)的電流導(dǎo)通能力，能夠快速的將Q點(diǎn)下拉，在圖7中 的ti至t2的時(shí)間段中，Q的電位不會(huì)上升為1，即Q點(diǎn)不會(huì)發(fā)生翻轉(zhuǎn)。運(yùn)樣，在NPRE由低電平上 升為高電平后，讀取電路仍然能夠正確讀出SRAM存儲(chǔ)單元存儲(chǔ)的值。
[0126]如果Mi存在弱缺陷，則Mi中會(huì)存在電阻，Mi的電流導(dǎo)通能力將會(huì)變差。此時(shí)，如果化 持續(xù)加高電平，會(huì)有電荷不斷的累積在Q點(diǎn)，很容易造成Q點(diǎn)的電位上升，當(dāng)Q的電位上升為1 時(shí)，Q點(diǎn)的值發(fā)生了翻轉(zhuǎn)，運(yùn)樣，在NPRE由低電平上升為高電平后，讀取電路從SRAM存儲(chǔ)單元 讀取的值將出現(xiàn)讀錯(cuò)誤。
[0127] 運(yùn)樣，所述讀取電路可W在所述第一時(shí)長結(jié)束之后從所述位線化讀取第一數(shù)據(jù)， 從所述位線面：讀取第二數(shù)據(jù)。確定電路通過對(duì)比讀取電路在第一時(shí)長結(jié)束后從SRAM存儲(chǔ) 單元讀取的值與預(yù)先存儲(chǔ)的該SRAM存儲(chǔ)單元的值是否相同，就能夠判斷Mi是否存在弱缺 陷。
[0128] 具體的，確定電路將所述第一數(shù)據(jù)與所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，或 將所述第二數(shù)據(jù)與所述存儲(chǔ)節(jié)點(diǎn)巧預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配。如果所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先存 儲(chǔ)的數(shù)據(jù)為0,所述第一數(shù)據(jù)為1，則上述第二指示信息用于指示所述第一 NMOS晶體管Mi存 在缺陷。
[0129] 同樣的，當(dāng)Q點(diǎn)最初為1，Q最初為0時(shí)，能夠?qū)2晶體管的弱缺陷進(jìn)行篩選。具體的 測試方法與上述化晶體管相同，為避免重復(fù)，運(yùn)里不再寶述。運(yùn)時(shí)如果所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先 存儲(chǔ)的數(shù)據(jù)為0,所述第二數(shù)據(jù)為1，則所述第二指示信息用于指示所述第二NMOS晶體管M2 存在缺陷。
[0130] 應(yīng)注意，在本發(fā)明實(shí)施例中，測試電路13通過預(yù)充電延遲模塊1110控制預(yù)充電控 制信號(hào)。當(dāng)預(yù)充電延遲模塊有多個(gè)時(shí)，存儲(chǔ)陣列結(jié)構(gòu)中的每個(gè)預(yù)充電延遲模塊可W連接一 個(gè)測試電路。
[0131] 本發(fā)明實(shí)施例中，當(dāng)?shù)谝活A(yù)充電信號(hào)、第二預(yù)充電信號(hào)和WL信號(hào)同時(shí)在第一時(shí)長 中保持高電平時(shí)，存儲(chǔ)電路14上字線上的預(yù)充電信號(hào)和WL上WL信號(hào)的時(shí)序?qū)?huì)劣化，即位 線仍然在啟動(dòng)字線之后的第一時(shí)長中保持預(yù)充電狀態(tài)，運(yùn)時(shí)如果晶體管化或M2存在弱缺陷， 則會(huì)導(dǎo)致存儲(chǔ)節(jié)點(diǎn)Q或Q存儲(chǔ)的數(shù)據(jù)從0改變?yōu)?。因此本發(fā)明實(shí)施例能夠識(shí)別存儲(chǔ)器中具 有弱缺陷的晶體管。
[0132] 本發(fā)明實(shí)施例還提供了一種存儲(chǔ)器300中，如圖9所示，該存儲(chǔ)器300在上述存儲(chǔ)器 100或200的基礎(chǔ)上，還可W包括弱下拉電路22。該存儲(chǔ)器300也可W只包含上述存儲(chǔ)器100 或200中的除測試電路之外的部分和弱下拉電路22。
[0133] 圖9中的弱下拉電路包括第一負(fù)載和第二負(fù)載，第一負(fù)載與化連接，第二負(fù)載與 致^連接。
[0134] 可選的，如圖10所示，第一負(fù)載可W為至少一個(gè)第六晶體管，第二負(fù)載可W為至少 一個(gè)第屯晶體管。弱下拉電路與存儲(chǔ)器中的化翻轉(zhuǎn)輔助電路23的連接關(guān)系可W如圖10所 示。翻轉(zhuǎn)輔助電路23中可W包括晶體管Mis、Mi9、M20和M21。巧聯(lián)信號(hào)可W同時(shí)輸入到該化翻轉(zhuǎn) 輔助電路23和弱下拉電路22中。
[0135] 在本發(fā)明實(shí)施例中，在讀取數(shù)據(jù)時(shí)，在化和西:的輸入為上述圖6所示的正常的 NPRE信號(hào)和WL信號(hào)時(shí)序，在WL為上升為高電平之前，化和雨預(yù)充電為高電平并且浮空。運(yùn) 時(shí)，通過測試信號(hào)控制上述弱下拉電路，將第一負(fù)載和第二負(fù)載接入到SRAM存儲(chǔ)器中。
[0136] 讀取電路用于在所述弱下拉電路接入所述存儲(chǔ)電路之后，從所述位線讀取所述存 儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。
[0137] 確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的 數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，如果所述讀取電路在所述弱下拉電路接入 所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路發(fā)出 第=指示信息，所述第=指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷。如果所述讀取電 路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù) 不同，則所述確定電路發(fā)出第四指示信息，所述第四指示信息用于指示所述存儲(chǔ)單元存在 缺陷。
[013引具體的，假設(shè)Q最初為1，Q最初為0,運(yùn)時(shí)，圖9中的M3和Ms導(dǎo)通，并且弱下拉電路中 的負(fù)載Mi日、Mi6和Mi7接入到化上。此時(shí)，可W認(rèn)為M3處于存儲(chǔ)節(jié)點(diǎn)Q和Vdd之間，負(fù)載Mi日、Mi6和 化7處于該存儲(chǔ)節(jié)點(diǎn)Q和Gnd之間。
[0139] 如果M3中沒有缺陷，則M3具有很強(qiáng)的電流導(dǎo)通能力，即使存在負(fù)載化5、Mi6和Mi7對(duì)Q 點(diǎn)的電位有下拉作用，M池能夠使Q點(diǎn)與Vdd保持相同的高電位，或者使Q點(diǎn)的電位略低于Vdd 的電位，使Q點(diǎn)保持值為1。運(yùn)樣，讀取電路就能夠根據(jù)化上的電位，讀出Q點(diǎn)存儲(chǔ)的值。
[0140] 如果M3存在弱缺陷，則M3中會(huì)存在電阻，M禍端將有電位差，因?yàn)镸i5、Mi6和Mi7都導(dǎo) 通并且化7接地，會(huì)對(duì)Q電的電位有顯著的下拉作用。當(dāng)Q點(diǎn)的電位下降到一定程度時(shí)，Q點(diǎn)存 儲(chǔ)的值將會(huì)由1變?yōu)椹?，Q點(diǎn)的值發(fā)生了反轉(zhuǎn)，讀取電路從SRAM存儲(chǔ)單元中讀取的數(shù)據(jù)將會(huì)出 現(xiàn)讀錯(cuò)誤。
[0141] 運(yùn)樣，所述讀取電路可W在所述第二負(fù)載模塊和所述第=負(fù)載模塊接入所述存儲(chǔ) 電路之后，從所述位線化讀取第S數(shù)據(jù)，從所述位線面:讀取第四數(shù)據(jù)。所述確定電路具體 用于將所述第一數(shù)據(jù)與所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，或?qū)⑺龅诙?shù)據(jù)與所 述存儲(chǔ)節(jié)點(diǎn)巧預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配。如果所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第 一數(shù)據(jù)為0,則所述第四指示信息用于指示所述第一 PMOS晶體管存在缺陷。
[0142] 同樣的，當(dāng)Q點(diǎn)最初的為0,弓景初為1時(shí)，能夠?qū)4晶體管的弱缺陷進(jìn)行篩選。如果 所述存儲(chǔ)節(jié)點(diǎn)Q預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第二數(shù)據(jù)為0,則所述第四指示信息用于指示所 述第二PMOS晶體管M4存在缺陷。
[0143] 具體的測試方法與上述M3晶體管相同，為避免重復(fù)，運(yùn)里不再寶述。
[0144] 應(yīng)注意，當(dāng)弱下拉電路中的負(fù)載的阻性越大，弱下拉電路的下拉能力越弱，弱下拉 電路中的電阻越小，弱下拉電路的下拉能力越強(qiáng)。如果弱下拉電路的強(qiáng)度過大，則沒有弱缺 陷的存儲(chǔ)單元也有可能出現(xiàn)讀錯(cuò)誤，有可能將沒有缺陷的存儲(chǔ)單元篩選為有缺陷的存儲(chǔ)單 元。如果弱下拉電路的強(qiáng)度過小，則很可能不會(huì)將有弱缺陷的SRAM存儲(chǔ)單元篩選出來。
[0145] 在實(shí)際應(yīng)用中，可W調(diào)整弱下拉電路中的負(fù)載的大小，確定合適的弱下拉電路的 下拉強(qiáng)度。
[0146] 因此，本發(fā)明實(shí)施例通過在存儲(chǔ)器中加入弱下拉電路22,當(dāng)弱下拉電路加入到 SRAM存儲(chǔ)器中時(shí)，如果SRAM存儲(chǔ)單元中的晶體管M3或M4存在弱缺陷，則會(huì)導(dǎo)致存儲(chǔ)節(jié)點(diǎn)Q或 Q存儲(chǔ)的數(shù)據(jù)從1改變?yōu)?。因此本發(fā)明實(shí)施例能夠識(shí)別存儲(chǔ)器中具有弱缺陷的晶體管。
[0147] 本領(lǐng)域普通技術(shù)人員可W意識(shí)到，結(jié)合本文中所公開的實(shí)施例中描述的各方法步 驟和單元，能夠W電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟 件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各實(shí)施例的步驟及組成。運(yùn)些 功能究竟W硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。本領(lǐng) 域普通技術(shù)人員可W對(duì)每個(gè)特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是運(yùn)種實(shí) 現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。
[0148] 結(jié)合本文中所公開的實(shí)施例描述的方法或步驟可W用硬件、處理器執(zhí)行的軟件程 序，或者二者的結(jié)合來實(shí)施。軟件程序可W置于隨機(jī)存儲(chǔ)器(RAM)、內(nèi)存、只讀存儲(chǔ)器(ROM)、 電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動(dòng)磁盤、CD-ROM、或技術(shù)領(lǐng)域內(nèi)所公 知的任意其它形式的存儲(chǔ)介質(zhì)中。
[0149] 盡管通過參考附圖并結(jié)合優(yōu)選實(shí)施例的方式對(duì)本發(fā)明進(jìn)行了詳細(xì)描述，但本發(fā)明 并不限于此。在不脫離本發(fā)明的精神和實(shí)質(zhì)的前提下，本領(lǐng)域普通技術(shù)人員可W對(duì)本發(fā)明 的實(shí)施例進(jìn)行各種等效的修改或替換，而運(yùn)些修改或替換都應(yīng)在本發(fā)明的涵蓋范圍內(nèi)。
【主權(quán)項(xiàng)】
1. 一種存儲(chǔ)器，其特征在于，包括:存儲(chǔ)電路、時(shí)鐘電路、預(yù)充電電路、測試電路、讀取電 路和確定電路， 所述存儲(chǔ)電路包括存儲(chǔ)單元，以及控制所述存儲(chǔ)單元讀寫的字線和位線； 所述時(shí)鐘電路接收時(shí)鐘信號(hào)，并在所述時(shí)鐘信號(hào)的控制下輸出預(yù)充電控制信號(hào)，以及 字線WL信號(hào)，所述WL信號(hào)用于啟動(dòng)字線； 所述預(yù)充電電路在所述預(yù)充電控制信號(hào)的控制下，向所述存儲(chǔ)電路的位線輸入預(yù)充電 信號(hào)，所述預(yù)充電信號(hào)用于使所述位線處于預(yù)充電狀態(tài)； 所述測試電路與所述時(shí)鐘電路連接，用于接收第一測試信號(hào)，并在所述第一測試信號(hào) 的控制下延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿，使得所述位線在所述字線在啟動(dòng)之 后的第一時(shí)長中保持預(yù)充電狀態(tài)； 所述讀取電路用于在所述第一時(shí)長結(jié)束之后從所述位線讀取數(shù)據(jù)； 所述確定電路用于將所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行 匹配;若所述讀取電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路 發(fā)出第一指示信息，所述第一指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述讀取 電路讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)不同，則所述確定電路發(fā)出第二指示信 息，所述第二指示信息用于指示所述存儲(chǔ)單元存在缺陷。2. 如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位線 包括第一位線和第二位線， 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一 P溝道金屬氧化物半導(dǎo)體PMOS晶體管和第一 N 溝道金屬氧化物半導(dǎo)體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié)點(diǎn)， 所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié)點(diǎn)，所述 第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所述第二位 線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中存儲(chǔ)的數(shù) 據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)； 所述讀取電路具體用于： 在所述第一時(shí)長結(jié)束之后從所述第一位線讀取第一數(shù)據(jù)，從所述第二位線讀取第二數(shù) 據(jù)； 所述確定電路具體用于將所述第一數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹 配，或?qū)⑺龅诙?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配； 若所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為〇,所述第一數(shù)據(jù)為1，則所述第二指示信息用 于指示所述第一 NMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為0,所述第 二數(shù)據(jù)為1，則所述第二指示信息用于指示所述第二NMOS晶體管存在缺陷。3. 如權(quán)利要求1或2所述的存儲(chǔ)器，其特征在于，所述測試電路包括開關(guān)，所述第一測試 信號(hào)控制所述開關(guān)，使得在第二時(shí)長中延遲所述預(yù)充電控制信號(hào)的上升沿或下降沿。4. 如權(quán)利要求3所述的存儲(chǔ)器，其特征在于，所述測試電路還包括第一負(fù)載模塊，所述 時(shí)鐘電路與所述測試電路連接于第一節(jié)點(diǎn)，所述開關(guān)位于所述第一節(jié)點(diǎn)和所述第一負(fù)載模 塊之間。5. 如權(quán)利要求1至4中任一項(xiàng)所述的存儲(chǔ)器，其特征在于，所述預(yù)充電電路包括第三晶 體管、第四晶體管和第五晶體管，所述第三晶體管、所述第四晶體管和所述第五晶體管的柵 極均與所述第二輸入端連接，所述第三晶體管位于電源與所述第三輸出端之間，所述第四 晶體管位于電源與所述第四輸出端之間，所述第五晶體管位于所述第三輸出端與所述第四 輸出端之間。6. 如權(quán)利要求5所述的存儲(chǔ)器，其特征在于，所述第三晶體管、所述第四晶體管和所述 第五晶體管均為PMOS晶體管。7. 如權(quán)利要求4至6中任一項(xiàng)所述的存儲(chǔ)器，其特征在于，所述第一負(fù)載模塊包括至少 一個(gè)與電源連接的第六晶體管和/或至少一個(gè)與地線連接的第七晶體管。8. 如權(quán)利要求1至7中任一項(xiàng)所述的存儲(chǔ)器，其特征在于，所述第一時(shí)長大于第一時(shí)間 閾值并且小于第二時(shí)間閾值，所述第二時(shí)間閾值大于所述第一時(shí)間閾值。9. 如權(quán)利要求3至8中任一項(xiàng)所述的存儲(chǔ)器，其特征在于，所述開關(guān)為傳輸門TG開關(guān)。10. 如權(quán)利要求1至9中任一項(xiàng)所述的存儲(chǔ)器，其特征在于，所述存儲(chǔ)器還包括弱下拉電 路， 所述弱下拉電路與所述位線連接，用于輸入第二測試信號(hào)，并在所述第二測試信號(hào)的 控制下將所述弱下拉電路接入所述存儲(chǔ)電路； 所述讀取電路還用于在所述弱下拉電路接入所述存儲(chǔ)電路之后，從所述位線讀取所述 存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)； 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的 數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，若所述讀取電路在所述弱下拉電路接入所 述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路發(fā)出第 三指示信息，所述第三指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述讀取電路在 所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)不同， 則所述確定電路發(fā)出第四指示信息，所述第四指示信息用于指示所述存儲(chǔ)單元存在缺陷。11. 如權(quán)利要求10所述的存儲(chǔ)器，其特征在于，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位 線包括第一位線和第二位線， 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一 P溝道金屬氧化物半導(dǎo)體PMOS晶體管和第一 N 溝道金屬氧化物半導(dǎo)體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié)點(diǎn)， 所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié)點(diǎn)，所述 第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所述第二位 線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中存儲(chǔ)的數(shù) 據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)； 所述弱下拉電路包括第二負(fù)載模塊和第三負(fù)載模塊，所述第二負(fù)載模塊與所述第一位 線連接，所述第三負(fù)載模塊與第二位線連接； 所述讀取電路具體用于： 在所述第二負(fù)載模塊和所述第三負(fù)載模塊接入所述存儲(chǔ)電路之后，從所述第一位線讀 取第三數(shù)據(jù)，從所述第二位線讀取第四數(shù)據(jù)； 所述確定電路具體用于將所述第三數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹 配，或?qū)⑺龅谒臄?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配； 若所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第三數(shù)據(jù)為〇,則所述第四指示信息用 于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第 四數(shù)據(jù)為〇,所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。12. 如權(quán)利要求10或11所述的存儲(chǔ)器，其特征在于，所述第二負(fù)載模塊為至少一個(gè)第六 晶體管，所述第三負(fù)載模塊為至少一個(gè)第七晶體管。13. -種存儲(chǔ)器，其特征在于，包括:存儲(chǔ)電路、弱下拉電路、讀取電路和確定電路， 所述存儲(chǔ)電路包括存儲(chǔ)單元，以及控制所述存儲(chǔ)單元讀寫的位線； 所述弱下拉電路與所述位線連接，用于輸入測試信號(hào)，并在所述測試信號(hào)的控制下將 所述弱下拉電路接入所述存儲(chǔ)電路； 所述讀取電路用于在所述弱下拉電路接入所述存儲(chǔ)電路之后，從所述位線讀取所述存 儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)； 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的 數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配，若所述讀取電路在所述弱下拉電路接入所 述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)相同，則所述確定電路發(fā)出第 一指示信息，所述第一指示信息用于指示所述存儲(chǔ)單元沒有存在缺陷；若所述讀取電路在 所述弱下拉電路接入所述存儲(chǔ)電路之后讀取的數(shù)據(jù)與所述存儲(chǔ)單元預(yù)先存儲(chǔ)的數(shù)據(jù)不同， 則所述確定電路發(fā)出第二指示信息，所述第二指示信息用于指示所述存儲(chǔ)單元存在缺陷。14. 如權(quán)利要求13所述的存儲(chǔ)器，其特征在于，所述存儲(chǔ)單元為SRAM存儲(chǔ)單元，所述位 線包括第一位線和第二位線， 所述SRAM存儲(chǔ)單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲(chǔ)節(jié)點(diǎn)、第一 P溝道金屬氧化物半導(dǎo)體PMOS晶體管和第一 N 溝道金屬氧化物半導(dǎo)體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲(chǔ)節(jié)點(diǎn)， 所述第二反相器包括第二存儲(chǔ)節(jié)點(diǎn)、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲(chǔ)節(jié)點(diǎn)， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲(chǔ)節(jié)點(diǎn)，所述 第一傳輸管位于所述第一位線與所述第一存儲(chǔ)節(jié)點(diǎn)之間，所述第二傳輸管位于所述第二位 線與所述第二存儲(chǔ)節(jié)點(diǎn)之間，所述第一存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第一反相器中存儲(chǔ)的數(shù) 據(jù)，所述第二存儲(chǔ)節(jié)點(diǎn)的電位值表示所述第二反相器中存儲(chǔ)的數(shù)據(jù)； 所述弱下拉電路包括第一負(fù)載模塊和第二負(fù)載模塊，所述第一負(fù)載模塊與所述第一位 線連接，所述第二負(fù)載模塊與第二位線連接； 所述讀取電路具體用于： 在所述第一負(fù)載模塊和所述第二負(fù)載模塊接入所述存儲(chǔ)電路之后，從所述第一位線讀 取第一數(shù)據(jù)，從所述第二位線讀取第二數(shù)據(jù)； 所述確定電路具體用于將所述第一數(shù)據(jù)與所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹 配，或?qū)⑺龅诙?shù)據(jù)與所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)進(jìn)行匹配； 若所述第一存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第一數(shù)據(jù)為〇,則所述第二指示信息用 于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲(chǔ)節(jié)點(diǎn)預(yù)先存儲(chǔ)的數(shù)據(jù)為1，所述第 二數(shù)據(jù)為〇,則所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。15.如權(quán)利要求13或14所述的存儲(chǔ)器，其特征在于，所述第一負(fù)載模塊包括至少一個(gè)第 三晶體管，所述第二負(fù)載模塊包括至少一個(gè)第四晶體管。
【文檔編號(hào)】G11C29/12GK105957552SQ201610252341
【公開日】2016年9月21日
【申請(qǐng)日】2016年4月21日
【發(fā)明人】季秉武, 周云明, 趙坦夫
【申請(qǐng)人】華為技術(shù)有限公司