本發(fā)明涉及半導(dǎo)體制作技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件的形成方法。

背景技術(shù)：

隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展，半導(dǎo)體工藝節(jié)點(diǎn)遵循摩爾定律的發(fā)展趨勢不斷減小。為了適應(yīng)工藝節(jié)點(diǎn)的減小，不得不不斷縮短MOSFET場效應(yīng)管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度，增加MOSFET場效應(yīng)管的開關(guān)速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對(duì)溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現(xiàn)象，即所謂的短溝道效應(yīng)(SCE：short-channel effects)更容易發(fā)生。

因此，為了更好的適應(yīng)器件尺寸按比例縮小的要求，半導(dǎo)體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應(yīng)管(FinFET)。FinFET中，柵至少可以從兩側(cè)對(duì)超薄體(鰭部)進(jìn)行控制，具有比平面MOSFET器件強(qiáng)得多的柵對(duì)溝道的控制能力，能夠很好的抑制短溝道效應(yīng)；且FinFET相對(duì)于其他器件，具有更好的現(xiàn)有的集成電路制作技術(shù)的兼容性。

盡管鰭式場效應(yīng)管的應(yīng)用在一定程度上能夠改善器件的電學(xué)性能，然而半導(dǎo)體器件的電學(xué)性能仍有待提高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導(dǎo)體器件的形成方法，在同一柵極結(jié)構(gòu)中提供功函數(shù)值不同的三種功函數(shù)層，滿足半導(dǎo)體器件的電學(xué)性能要求。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括：提供基底，所述基底包括襯底、位于襯底表面的鰭部、位于襯底表面且覆蓋鰭部部分側(cè)壁表面的隔離層，所述隔離層頂部低于鰭部頂部，所述基底表面形成 有層間介質(zhì)層，且所述層間介質(zhì)層內(nèi)形成有凹槽，所述凹槽底部表面形成有柵介質(zhì)層以及位于柵介質(zhì)層表面的第一功函數(shù)層，其中，所述凹槽包括沿鰭部延伸方向依次排列的第一區(qū)域、第二區(qū)域和第三區(qū)域；在所述凹槽的第一區(qū)域和第三區(qū)域形成非晶硅層，所述非晶硅層暴露出第二區(qū)域的第一功函數(shù)層表面；以所述非晶硅層為掩膜，對(duì)所述第二區(qū)域的第一功函數(shù)層進(jìn)行摻雜處理，將所述第二區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第二功函數(shù)層；去除所述第一區(qū)域的非晶硅層；對(duì)所述第三區(qū)域的非晶硅層進(jìn)行退火處理，將第三區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第三功函數(shù)層；去除所述第三區(qū)域的非晶硅層；在所述第二功函數(shù)層表面、第三功函數(shù)層表面以及第一區(qū)域的第一功函數(shù)層表面形成金屬柵極。

可選的，所述第一功函數(shù)層、第二功函數(shù)層和第三功函數(shù)層分別具有不同的功函數(shù)值。

可選的，形成所述非晶硅層的工藝步驟包括：形成覆蓋于所述凹槽底部和側(cè)壁、以及層間介質(zhì)層表面的非晶硅膜；回刻蝕所述非晶硅膜，刻蝕去除層間介質(zhì)層表面以及第二區(qū)域的非晶硅膜，形成所述非晶硅層。

可選的，采用干法刻蝕工藝進(jìn)行所述回刻蝕，干法刻蝕工藝的工藝參數(shù)為：HBr流量為50sccm至500sccm，NF₃流量為0sccm至50sccm，O₂流量為0sccm至50sccm，He流量為0sccm至200sccm，Ar流量為0sccm至500sccm，腔室壓強(qiáng)為2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200瓦。

可選的，在沿所述鰭部延伸方向上，所述非晶硅層的寬度尺寸為5納米至20納米。

可選的，所述第一功函數(shù)層的材料為氮化鈦。

可選的，所述摻雜處理的摻雜離子為氮離子。

可選的，所述摻雜處理的工藝為離子注入，其中，離子注入工藝中氮離子注入劑量為1E15atom/cm²至1E17atom/cm²。

可選的，所述退火處理采用微波退火工藝，溫度為200℃～500℃，微波頻率為1GHz～10GHz，功率為1kW～10kW，時(shí)間為10s～600。

可選的，所述退火處理采用快速熱退火工藝，溫度為100℃～1000℃，時(shí)間為1s～600s。

可選的，所述退火處理在NH₃、N₂O或NO氛圍下進(jìn)行。

可選的，形成所述層間介質(zhì)層、凹槽、柵介質(zhì)層以及第一功函數(shù)層的步驟包括：在所述基底表面形成橫跨鰭部的柵介質(zhì)層、位于柵介質(zhì)層表面的第一功函數(shù)層、以及位于第一功函數(shù)層表面的偽柵，所述偽柵覆蓋鰭部的頂部和側(cè)壁；在所述基底表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋于偽柵側(cè)壁表面，且所述層間介質(zhì)層頂部與偽柵頂部齊平；去除所述偽柵形成凹槽。

可選的，形成所述層間介質(zhì)層、凹槽、柵介質(zhì)層以及第一功函數(shù)層的步驟包括：在所述基底表面形成橫跨鰭部的偽柵，所述偽柵覆蓋鰭部的頂部和側(cè)壁；在所述基底表面形成層間介質(zhì)層，所述層間介質(zhì)層覆蓋于偽柵側(cè)壁表面，且所述層間介質(zhì)層頂部與偽柵頂部齊平；去除所述偽柵形成凹槽；在所述凹槽底部表面和側(cè)壁表面依次形成柵介質(zhì)層、位于柵介質(zhì)層表面的第一功函數(shù)層。

可選的，在去除所述偽柵之前，還包括步驟：在所述偽柵一側(cè)的基底內(nèi)形成源摻雜區(qū)；在所述偽柵另一側(cè)的基底內(nèi)形成漏摻雜區(qū)，其中第一區(qū)域緊鄰源摻雜區(qū)，第三區(qū)域緊鄰漏摻雜區(qū)。

可選的，所述柵介質(zhì)層的材料為氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁；所述金屬柵極的材料為銅、鋁、鎢、鈦、鉭或金。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明提供的半導(dǎo)體器件的形成方法的技術(shù)方案中，去除偽柵形成凹槽，所述凹槽內(nèi)壁表面形成有柵介質(zhì)層以及位于柵介質(zhì)層表面的第一功函數(shù)層，且所述凹槽包括沿鰭部延伸方向的第一區(qū)域、第二區(qū)域和第三區(qū)域；在凹槽的第一區(qū)域和第三區(qū)域形成非晶硅層，且所述非晶硅層暴露出第二區(qū)域的第一功函數(shù)層表面；對(duì)所述第二區(qū)域的第一功函數(shù)層進(jìn)行摻雜處理，將第二區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第二功函數(shù)層；去除第一區(qū)域的非晶硅層；對(duì)第三區(qū)域的非晶硅層進(jìn)行退火處理，將第三區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第三功函 數(shù)層；去除第三區(qū)域的非晶硅層；在第二功函數(shù)層表面、第三功函數(shù)層表面以及第一區(qū)域的第一功函數(shù)層表面形成金屬柵極。本發(fā)明在同一金屬柵極下方具有功函數(shù)值各不相同的第一功函數(shù)層、第二功函數(shù)層以及第三功函數(shù)層，因此不同區(qū)域的金屬柵極對(duì)下方的鰭部(即溝道區(qū)域)具有不同的控制能力，增強(qiáng)所述柵極結(jié)構(gòu)對(duì)半導(dǎo)體器件溝道區(qū)域的控制能力，從而使得半導(dǎo)體器件的電學(xué)性能得到提高，例如，提高半導(dǎo)體器件的驅(qū)動(dòng)電流，改善源漏穿通漏電流問題，改善熱載流子效應(yīng)。

進(jìn)一步，本發(fā)明形成非晶硅層的工藝步驟包括：形成覆蓋于所述凹槽底部和側(cè)壁、以及層間介質(zhì)層表面的非晶硅膜；回刻蝕所述非晶硅膜，刻蝕去除層間介質(zhì)層表面以及第二區(qū)域的非晶硅膜，形成所述非晶硅層。本發(fā)明形成非晶硅層的工藝過程中避免了光刻工藝，從而避免了光刻工藝帶來的不良影響，使得工藝成本低，且形成的非晶硅層的寬度尺寸不受光刻工藝極限的影響，避免光刻工藝偏差而造成非晶硅層的位置出現(xiàn)偏差，進(jìn)一步改善半導(dǎo)體器件的電學(xué)性能。

附圖說明

圖1至圖12為本發(fā)明一實(shí)施例提供的半導(dǎo)體器件形成過程的結(jié)構(gòu)示意圖；

圖13至圖20為本發(fā)明另一實(shí)施例提供的半導(dǎo)體器件形成過程的結(jié)構(gòu)示意圖。

具體實(shí)施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)形成的半導(dǎo)體器件的電學(xué)性能仍有待提高。

經(jīng)研究發(fā)現(xiàn)，為了進(jìn)一步改善半導(dǎo)體器件的性能，一種異質(zhì)柵場效應(yīng)管(HMGFET：Hetero-Material Gate Field Effect Transistor)被提出，在異質(zhì)柵場效應(yīng)管的同一柵極結(jié)構(gòu)中，兩種或者三種具有不同功函數(shù)值的功函數(shù)層被混合使用，從而抑制短溝道效應(yīng)，減小泄漏電流，改善熱載流子效應(yīng)。同一柵極結(jié)構(gòu)中具有兩種不同功函數(shù)值的功函數(shù)層時(shí)，半導(dǎo)體器件稱為雙異質(zhì)柵場效應(yīng)管；相應(yīng)的，同一柵極結(jié)構(gòu)中具有三種不同功函數(shù)值的功函數(shù)層時(shí)， 半導(dǎo)體器件稱為三異質(zhì)柵場效應(yīng)管(TMG FET：Triple Material Gate Field Effect Transistor)。

為此，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括：去除偽柵，形成凹槽，凹槽包括沿鰭部延伸方向依次排列的第一區(qū)域、第二區(qū)域和第三區(qū)域；在凹槽的第一區(qū)域和第三區(qū)域形成非晶硅層，非晶硅層暴露出第二區(qū)域的第一功函數(shù)層表面；對(duì)第二區(qū)域的第一功函數(shù)層進(jìn)行摻雜處理，將第二區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第二功函數(shù)層；去除所述第一區(qū)域的非晶硅層；對(duì)第三區(qū)域的非晶硅層進(jìn)行退火處理，將第三區(qū)域的第一功函數(shù)層轉(zhuǎn)化為第三功函數(shù)層；去除所述第三區(qū)域的非晶硅層；在所二功函數(shù)層表面、第三功函數(shù)層表面以及第一區(qū)域的第一功函數(shù)層表面形成金屬柵極。本發(fā)明同一金屬柵極下方具有功函數(shù)值不同的三種功函數(shù)層，有效的改善形成的半導(dǎo)體器件的電學(xué)性能。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖1至圖12為本發(fā)明一實(shí)施例提供的半導(dǎo)體器件形成過程的剖面結(jié)構(gòu)示意圖。

本實(shí)施例采用先形成高k柵介質(zhì)層后形成金屬柵極(High K first Metal Gate last，簡稱HKMG)的工藝，在形成摻雜區(qū)(即源摻雜區(qū)和漏摻雜區(qū))之前先形成高k柵介質(zhì)層，在形成摻雜區(qū)之后形成金屬柵極。以下將對(duì)本實(shí)施例形成半導(dǎo)體器件的過程作具體的說明。

參考圖1及圖2，提供基底以及位于基底部分表面的偽柵105。

其中，圖1為立體結(jié)構(gòu)示意圖，圖2為圖1沿切割線AA1切割的剖面結(jié)構(gòu)示意圖。

本實(shí)施例中，以形成的半導(dǎo)體器件為鰭式場效應(yīng)管為例，所述基底包括：襯底100、位于所述襯底100表面的鰭部101、位于所述襯底100表面且覆蓋于鰭部101部分側(cè)壁表面的隔離層102，且所述隔離層102頂部表面低于鰭部101頂部表面。

所述襯底100可以為硅襯底或者絕緣體上的硅襯底，所述襯底100還可 以為鍺襯底、鍺化硅襯底、砷化鎵襯底或者絕緣體上的鍺襯底。本實(shí)施例中，所述襯底100為硅襯底。

本實(shí)施例中，所述鰭部101為采用干法刻蝕法刻蝕一初始襯底形成的，刻蝕后的初始襯底作為襯底100以及位于襯底100表面的凸起的鰭部101。在本發(fā)明其他實(shí)施例中，也可以在襯底表面形成半導(dǎo)體外延層，然后刻蝕所述半導(dǎo)體外延層形成鰭部，所述半導(dǎo)體外延層可以為單晶硅層或者單晶鍺層。

本實(shí)施例采用先形成高k柵介質(zhì)層后形成金屬柵極的方法，在基底與偽柵105之間還形成有柵介質(zhì)層103以及位于柵介質(zhì)層103表面的第一功函數(shù)層104。本實(shí)施例中，所述偽柵105位于部分隔離層102表面，所述偽柵105橫跨所述鰭部101且覆蓋鰭部101的頂部和側(cè)壁。具體的，在所述基底表面形成橫跨鰭部101的柵介質(zhì)層103、位于柵介質(zhì)層103表面的第一功函數(shù)層104、以及位于第一功函數(shù)層104表面的偽柵105，所述偽柵105覆蓋鰭部101的頂部和側(cè)壁。

所述柵介質(zhì)層103的材料為氧化硅、氮化硅、氮氧化硅或高k介質(zhì)材料，其中，高k介質(zhì)材料指的是相對(duì)介電常數(shù)大于氧化硅相對(duì)介電常數(shù)的材料，可以為氧化鉿、氧化鋯、氧化鉿硅、氧化鑭、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦或氧化鋁。

所述第一功函數(shù)層104用于形成半導(dǎo)體器件柵極結(jié)構(gòu)中的功函數(shù)層，為了滿足半導(dǎo)體器件對(duì)電學(xué)性能的要求，本實(shí)施例中柵極結(jié)構(gòu)具有三個(gè)功函數(shù)值不同的功函數(shù)層，后續(xù)將部分第一功函數(shù)層104轉(zhuǎn)化為第二功函數(shù)層，將部分第一功函數(shù)層104轉(zhuǎn)化為第三功函數(shù)層，使得剩余第一功函數(shù)層104、第二功函數(shù)層和第三功函數(shù)層三者之間的功函數(shù)值不同，從而滿足柵極結(jié)構(gòu)功函數(shù)層對(duì)功函數(shù)值的要求。本實(shí)施例中，所述第一功函數(shù)層104的材料為氮化鈦，第一功函數(shù)層104的材料功函數(shù)為4.5eV至4.8eV，例如，可以為4.65eV或4.75eV。在其他實(shí)施例中，所述第一功函數(shù)層104的材料還可以為氮化鋁。

在一個(gè)具體實(shí)施例中，形成所述偽柵105、第一功函數(shù)層104以及柵介質(zhì)層103的工藝步驟包括：在所述基底表面形成柵介質(zhì)膜(未圖示)，具體的，所述柵介質(zhì)膜覆蓋于鰭部101的頂部表面和側(cè)壁表面、以及隔離層102表面； 在所述柵介質(zhì)膜表面形成功函數(shù)膜；在所述功函數(shù)膜表面形成偽柵膜；在所述偽柵膜表面形成圖形化的掩膜層，所述圖形化的掩膜層定義出偽柵105的空間位置和尺寸，所述圖形化的掩膜層的材料為氮化硅或者光刻膠材料；以所述圖形化的光刻膠層為掩膜，刻蝕所述偽柵膜形成偽柵105，刻蝕所述第一功函數(shù)膜形成第一功函數(shù)層104，刻蝕所述柵介質(zhì)膜形成柵介質(zhì)層103。

為了防止后續(xù)去除偽柵105的工藝對(duì)第一功函數(shù)層104造成不良影響，還可以在偽柵105與第一功函數(shù)層104之間形成刻蝕阻擋層，所述刻蝕阻擋層能夠起到保護(hù)第一功函數(shù)層104的作用，防止第一功函數(shù)層104受到不必要的刻蝕損傷。

如無特別說明，后續(xù)工藝過程的結(jié)構(gòu)示意圖均為在圖2基礎(chǔ)上的結(jié)構(gòu)示意圖。

參考圖3，在所述偽柵105一側(cè)的基底內(nèi)形成源摻雜區(qū)106；在所述偽柵105另一側(cè)的基底內(nèi)形成漏摻雜區(qū)116，源摻雜區(qū)106和漏摻雜區(qū)116分別位于偽柵105相對(duì)兩側(cè)的基底內(nèi)；在所述基底表面形成層間介質(zhì)層107，所述層間介質(zhì)層107覆蓋于偽柵105側(cè)壁表面，且所述層間介質(zhì)層107頂部與偽柵105頂部齊平。

所述源摻雜區(qū)106和漏摻雜區(qū)116的摻雜離子相同。位于偽柵105一側(cè)的源摻雜區(qū)106用于作為半導(dǎo)體器件的源極；與所述偽柵105一側(cè)相對(duì)的另一側(cè)的漏摻雜區(qū)116用于作為半導(dǎo)體器件的漏極。

本實(shí)施例中，采用離子注入工藝形成所述源摻雜區(qū)106和漏摻雜區(qū)116。形成的半導(dǎo)體器件為PMOS器件時(shí)，離子注入的注入離子為P型離子，如B、Ga或In；形成的半導(dǎo)體器件為NMOS器件時(shí)，離子注入的注入離子為N型離子，如P、As或Sb。

采用化學(xué)氣相沉積、物理氣相沉積或者原子層沉積工藝形成所述層間介質(zhì)層107；所述層間介質(zhì)層107的材料與偽柵105的材料不同，使得后續(xù)刻蝕去除偽柵105的工藝不會(huì)對(duì)層間介質(zhì)層107造成刻蝕。所述層間介質(zhì)層107的材料為氧化硅、氮化硅、氮氧化硅或低k介質(zhì)材料，其中，低k介質(zhì)材料指的是，相對(duì)介電常數(shù)小于氧化硅相對(duì)介電常數(shù)的材料。

參考圖4，去除所述偽柵105，形成凹槽108。

本實(shí)施例中，采用干法刻蝕工藝刻蝕去除所述偽柵105，在層間介質(zhì)層107中形成凹槽108，所述凹槽108底部暴露出第一功函數(shù)層104。

形成的凹槽108內(nèi)壁形成有柵介質(zhì)層103以及位于柵介質(zhì)層103表面的第一功函數(shù)層104。本實(shí)施例中，采用先形成高k柵介質(zhì)層后形成金屬柵極的方法，在形成源摻雜區(qū)和漏摻雜區(qū)之前，形成所述柵介質(zhì)層103以及第一功函數(shù)層104，其中，所述柵介質(zhì)層103位于凹槽108的底部表面。

所述凹槽108包括沿鰭部101延伸方向依次排列的第一區(qū)域I、第二區(qū)域II和第三區(qū)域III，其中，第一區(qū)域I、第二區(qū)域II和第三區(qū)域III均位于鰭部101上方。本實(shí)施例中以第一區(qū)域I緊鄰源摻雜區(qū)106、第三區(qū)域III緊鄰漏摻雜區(qū)116，且第一區(qū)域I、第二區(qū)域II和第三區(qū)域III的尺寸一致作為示例。

本實(shí)施例中，在沿鰭部101延伸方向上，第一區(qū)域I尺寸為5納米至20納米，第二區(qū)域II尺寸為5納米至20納米，第三區(qū)域III尺寸為5納米至20納米。

在其他實(shí)施例中，也可以根據(jù)半導(dǎo)體器件性能的需要，第一區(qū)域緊鄰漏摻雜區(qū)，而第三區(qū)域緊鄰源摻雜區(qū)，第一區(qū)域、第二區(qū)域和第三區(qū)域的尺寸可以根據(jù)實(shí)際需要確定。

參考圖5，形成覆蓋于所述凹槽108底部和側(cè)壁、以及層間介質(zhì)層107表面的非晶硅膜109。

所述非晶硅膜109用于為后續(xù)形成位于第一區(qū)域I和第三區(qū)域III的非晶硅層提供工藝基礎(chǔ)。采用化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述非晶硅膜109。

所述非晶硅膜109的厚度不宜過厚，防止后續(xù)回刻蝕非晶硅膜109所需的工藝時(shí)間過長，從而避免第一功函數(shù)層104暴露在回刻蝕工藝中的時(shí)間過長，使得第一功函數(shù)層保持良好的性能。

綜合上述因素考慮，本實(shí)施例中，所述非晶硅膜109的厚度為5納米至20納米。

參考圖6，回刻蝕所述非晶硅膜109(參考圖5)，刻蝕去除位于層間介質(zhì)層107表面以及第二區(qū)域II的非晶硅膜109，在凹槽108的第一區(qū)域I和第三區(qū)域III形成非晶硅層110。

采用干法刻蝕工藝，回刻蝕所述非晶硅膜109，形成所述非晶硅層110，所述非晶硅層110暴露出第二區(qū)域II的第一功函數(shù)層104表面。本實(shí)施例中，所述非晶硅層110覆蓋于凹槽108側(cè)壁表面。

采用干法刻蝕工藝進(jìn)行所述回刻蝕，干法刻蝕工藝的工藝參數(shù)為：HBr流量為50sccm至500sccm，NF₃流量為0sccm至50sccm，O₂流量為0sccm至50sccm，He流量為0sccm至200sccm，Ar流量為0sccm至500sccm，腔室壓強(qiáng)為2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200瓦。

所述非晶硅層110的作用在于：一方面，所述非晶硅層110在后續(xù)的工藝過程中起到掩膜的作用，起到保護(hù)第一區(qū)域I和第三區(qū)域III的第一功函數(shù)層104的作用。另一方面，后續(xù)在去除第一區(qū)域I的非晶硅層110之后，在退火工藝條件下，第三區(qū)域III的非晶硅層110與第三區(qū)域III的第一功函數(shù)層104發(fā)生反應(yīng)，從而將第三區(qū)域III的第一功函數(shù)層104轉(zhuǎn)化為第三功函數(shù)層，且第三功函數(shù)層的功函數(shù)值與第一功函數(shù)層104的功函數(shù)值不同。

本實(shí)施例中，在沿鰭部101延伸方向上，所述非晶硅層110的寬度尺寸為5納米至20納米。

本實(shí)施例中，采用回刻蝕工藝在第一區(qū)域I和第三區(qū)域III形成非晶硅層110，與利用光刻工藝形成非晶硅層相比較，本實(shí)施例降低了生產(chǎn)成本，避免了光刻工藝具有的位置偏差問題，還避免了光刻工藝極限問題，因此本實(shí)施例中形成的非晶硅層110可以具有較小的尺寸。

參考圖7，對(duì)所述第二區(qū)域II的第一功函數(shù)層104進(jìn)行摻雜處理，將所述第二區(qū)域II的第一功函數(shù)層104轉(zhuǎn)化為第二功函數(shù)層114。

所述第二功函數(shù)層114的材料功函數(shù)值與第一功函數(shù)層104的材料功函數(shù)值不同，所述第二功函數(shù)層114的材料功函數(shù)值大于第一功函數(shù)層104的材料功函數(shù)值。

本實(shí)施例中，所述摻雜處理的工藝為離子注入，摻雜處理的摻雜離子為氮離子。通過將氮離子注入至第二區(qū)域II的第一功函數(shù)層104內(nèi)，使得第二區(qū)域II的第一功函數(shù)層104內(nèi)部材料發(fā)生變化，第二區(qū)域II的第一功函數(shù)層104內(nèi)的氮原子濃度發(fā)生變化，從而將第二區(qū)域II的第一功函數(shù)層104轉(zhuǎn)化為第二功函數(shù)層114。

若離子注入的注入離子劑量過小，第二功函數(shù)層114與第一功函數(shù)層104的材料功函數(shù)值差別過??；若離子注入的注入離子劑量過大，則第二功函數(shù)層114中的氮離子含量過多，容易造成第二功函數(shù)層14中出現(xiàn)的晶格缺陷過多。為此，本實(shí)施例中，離子注入工藝的氮離子注入劑量為1E15atom/cm²至1E17atom/cm²。

本實(shí)施例中，所述第二功函數(shù)層114的材料功函數(shù)值為4.9eV至5.2Ev，例如為5eV或者5.1eV。

參考圖8，在對(duì)第二區(qū)域II的第一功函數(shù)層104進(jìn)行摻雜處理之后，形成覆蓋于第三區(qū)域III的第一功函數(shù)層104的掩膜層131，所述掩膜層131暴露出第一區(qū)域I的非晶硅層110表面。

所述掩膜層131為后續(xù)刻蝕去除第一區(qū)域I的非晶硅層110的掩膜。所述掩膜層131的材料與層間介質(zhì)層107的材料不同；所述掩膜層131的材料與非晶硅層110的材料也不同。所述掩膜層131的材料可以為氮化硅，所述掩膜層131的材料還可以為光刻膠材料。

本實(shí)施例中，所述掩膜層131的材料為氮化硅。為了避免第二功函數(shù)層114暴露在后續(xù)刻蝕去除第一區(qū)域I的非晶硅層110的刻蝕環(huán)境中，所述掩膜層131還覆蓋于第二區(qū)域II的第二功函數(shù)層114表面，起到保護(hù)第二功函數(shù)層114的作用。所述掩膜層131還可以覆蓋于部分或全部層間介質(zhì)層107頂部表面。

參考圖9，去除所述第一區(qū)域I的非晶硅層110，使第一區(qū)域I的第一功函數(shù)層104被暴露出來。

具體的，以所述掩膜層131(參考圖8)為掩膜，刻蝕去除第一區(qū)域I的非晶硅層110。

本實(shí)施例中，采用干法刻蝕工藝，刻蝕去除所述第一區(qū)域I的非晶硅層110，所述干法刻蝕工藝采用的刻蝕氣體包括HBr和Cl₂，O₂作為緩沖氣體，其中HBr的流量為50sccm～1000sccm，Cl₂的流量為50sccm～1000sccm，O₂的流量為5sccm～20sccm，壓強(qiáng)為5mTorr～50mTorr，功率為400W～750W，O₂的氣體流量為5sccm～20sccm，溫度為40℃～80℃，偏置電壓為100V～250V。上述干法刻蝕工藝具有較高的刻蝕選擇性和各向異性，使得僅對(duì)第一區(qū)域I的非晶硅層110進(jìn)行縱向刻蝕。

在其他實(shí)施例中，也可以采用濕法刻蝕工藝，刻蝕去除第一區(qū)域的非晶硅層。

在去除第一區(qū)域I的非晶硅層110之后，去除掩膜層131。

參考圖10，在去除所述第一區(qū)域I的非晶硅層110之后，對(duì)所述第三區(qū)域III的非晶硅層110進(jìn)行退火處理，將第三區(qū)域III的第一功函數(shù)層104轉(zhuǎn)化為第三功函數(shù)層124。

具體的，對(duì)所述第三區(qū)域III的非晶硅層110以及第三區(qū)域III的第一功函數(shù)層104進(jìn)行退火處理，將第三區(qū)域III的第一功函數(shù)層104轉(zhuǎn)化為第三功函數(shù)層124。

所述第三功函數(shù)層124的材料功函數(shù)值與第一功函數(shù)層104的材料功函數(shù)值不同。本實(shí)施例中，所述第三功函數(shù)層124的材料功函數(shù)值小于第一功函數(shù)層104的材料功函數(shù)值。

可以采用微波退火工藝或快速熱退火工藝進(jìn)行所述退火處理。本實(shí)施例中，采用所述微波退火工藝進(jìn)行退火處理，所述微波退火工藝的溫度為200℃～500℃，微波頻率為1GHz～10GHz，功率為1kW～10kW，時(shí)間為10s～600s。

在本發(fā)明的其他實(shí)施例中，采用快速熱退火工藝進(jìn)行所述退火處理，所述快速熱退火的溫度為100℃～1000℃，時(shí)間為1s～600s。

上述退火工藝可以在NH₃、N₂O或NO氛圍下進(jìn)行。

由于第三區(qū)域III的第一功函數(shù)層104表面形成有非晶硅層110，使得在上述退火處理過程中，第三區(qū)域III的第一功函數(shù)層104內(nèi)產(chǎn)生氧空位，從而 將第三區(qū)域III的第一功函數(shù)層104轉(zhuǎn)化為第三功函數(shù)層124。同時(shí)，所述退火處理還有利于激活第二功函數(shù)層114內(nèi)的氮離子，修復(fù)離子注入工藝造成的晶格損傷。

本實(shí)施例中，所述第三功函數(shù)層124的材料功函數(shù)值為4eV至4.3eV，例如為4.15eV或者4.25eV。

參考圖11，去除所述第三區(qū)域III的非晶硅層110(參考圖10)。

本實(shí)施例中，采用濕法刻蝕工藝刻蝕去除所述第三區(qū)域III的非晶硅層110。

在一個(gè)具體實(shí)施例中，所述濕法刻蝕工藝采用的刻蝕液體為四甲基氫氧化銨溶液，所述濕法刻蝕工藝具有較高的刻蝕選擇性，不會(huì)對(duì)第一功函數(shù)層104、第二功函數(shù)層114、第三功函數(shù)層124以及層間介質(zhì)層107造成刻蝕損傷。

參考圖12，在所述第二功函數(shù)層114表面、第三功函數(shù)層124表面以及第一區(qū)域I的第一功函數(shù)層104表面形成金屬柵極111，所述金屬柵極111填充滿所述凹槽108(參考圖11)。

本實(shí)施例中，所述金屬柵極111的頂部與層間介質(zhì)層107頂部齊平。形成所述金屬柵極111的工藝步驟包括：在所述第二功函數(shù)層114表面、第三功函數(shù)層124表面、以及第一區(qū)域I的第一功函數(shù)層104表面形成金屬柵膜，所述金屬柵膜填充滿凹槽108，且所述金屬柵膜還位于層間介質(zhì)層107表面；研磨去除高于層間介質(zhì)層107頂部表面的金屬柵膜，形成所述金屬柵極111，且所述金屬柵極111頂部與層間介質(zhì)層107頂部齊平。

所述金屬柵極111的材料為銅、鋁、鈦、鉭、金或鎢。本實(shí)施例中，所述金屬柵極111的材料為鎢。

所述柵介質(zhì)層103、第一功函數(shù)層104、第二功函數(shù)層114、第三功函數(shù)層124以及金屬柵極111構(gòu)成半導(dǎo)體器件的柵極結(jié)構(gòu)。第一功函數(shù)層104、第二功函數(shù)層114以及第三功函數(shù)層124分別具有不同的功函數(shù)值，因此本實(shí)施例中同一柵極結(jié)構(gòu)具有三種功函數(shù)值不同的功函數(shù)層，因此不同區(qū)域的金屬柵極111對(duì)下方的鰭部101(即溝道區(qū)域)具有不同的控制能力，增強(qiáng)所述 柵極結(jié)構(gòu)對(duì)半導(dǎo)體器件溝道區(qū)域的控制能力，從而使得半導(dǎo)體器件的電學(xué)性能得到提高，例如，提高半導(dǎo)體器件的驅(qū)動(dòng)電流，改善源漏穿通漏電流問題，改善熱載流子效應(yīng)。

圖13至圖20為本發(fā)明另一實(shí)施例提供的半導(dǎo)體器件形成過程的結(jié)構(gòu)示意圖。

本實(shí)施例采用后形成高k柵介質(zhì)層后形成金屬柵極(High k last Metal Gate last)的工藝，即在形成摻雜區(qū)之后形成高k柵介質(zhì)層，相應(yīng)的在形成摻雜區(qū)之后形成第一功函數(shù)層，在形成摻雜區(qū)之后形成金屬柵極。本實(shí)施例中非晶硅層、第一功函數(shù)層不會(huì)受到摻雜區(qū)的形成工藝的不良影響。

參考圖13，提供基底；在所述部分基底表面形成偽柵300。

所述基底包括：襯底200、位于襯底200表面的鰭部201、以及位于襯底200表面且覆蓋于鰭部201部分側(cè)壁表面的隔離層(未圖示)。

所述偽柵300的材料為氮化硅、非晶硅、多晶硅或者無定形碳；所述偽柵300占據(jù)柵極結(jié)構(gòu)的空間位置。所述偽柵300位于部分隔離層表面，所述偽柵300橫跨鰭部201且覆蓋于鰭部201的頂部和側(cè)壁。

本實(shí)施例中，所述偽柵300的材料為多晶硅。后續(xù)會(huì)刻蝕去除偽柵300，為了避免刻蝕去除偽柵300的工藝對(duì)鰭部201造成損傷，在偽柵300和鰭部201之間還可以形成氧化硅層，后續(xù)在去除偽柵300之后去除氧化硅層。

參考圖14，在所述偽柵300一側(cè)的基底內(nèi)形成源摻雜區(qū)206；在所述偽柵300另一側(cè)的基底內(nèi)形成漏摻雜區(qū)216，且所述源摻雜區(qū)206和漏摻雜區(qū)216分別位于偽柵300相對(duì)的兩側(cè)的基底內(nèi)；在所述基底表面形成層間介質(zhì)層207，所述層間介質(zhì)層207覆蓋于偽柵300側(cè)壁表面，且層間介質(zhì)層207頂部與偽柵300頂部齊平。

所述源摻雜區(qū)206用于作為半導(dǎo)體器件的源極；所述漏摻雜區(qū)216用于作為半導(dǎo)體器件的漏極。

參考圖15，去除所述偽柵300(參考圖12)，在所述層間介質(zhì)層207內(nèi)形成凹槽301。

采用干法刻蝕工藝或者濕法刻蝕工藝，刻蝕去除所述替代柵300。

所述凹槽301包括沿鰭部201延伸方向依次排列的第一區(qū)域I、第二區(qū)域II和第三區(qū)域III，所述第一區(qū)域I、第二區(qū)域II和第三區(qū)域III均位于鰭部201上方。本實(shí)施例中，第一區(qū)域I緊鄰源摻雜區(qū)206，第二區(qū)域II緊鄰漏摻雜區(qū)216。

參考圖16，在所述凹槽301(參考圖15)底部和側(cè)壁表面形成柵介質(zhì)層203；在所述柵介質(zhì)層303表面形成第一功函數(shù)層204。

本實(shí)施例中，所述柵介質(zhì)層203還位于層間介質(zhì)層207的頂部表面。有關(guān)柵介質(zhì)層203的材料、第一功函數(shù)層204的材料可參考前述實(shí)施例的說明，在此不再贅述。

所述凹槽301內(nèi)壁形成有柵介質(zhì)層203以及位于柵介質(zhì)層203表面的第一功函數(shù)層204。本實(shí)施例中，在形成源摻雜區(qū)206和漏摻雜區(qū)216之后，形成所述柵介質(zhì)層203以及第一功函數(shù)層204，其中，所述柵介質(zhì)層203位于凹槽301的底部表面和側(cè)壁表面。

參考圖17，形成覆蓋于所述凹槽301底部和側(cè)壁表面、以及層間介質(zhì)層207頂部表面上的非晶硅膜(未圖示)；回刻蝕所述非晶硅膜，刻蝕去除層間介質(zhì)層207表面以及第二區(qū)域II的非晶硅膜，在凹槽301的第一區(qū)域I和第三區(qū)域III形成非晶硅層210。

參考圖18，對(duì)所述第二區(qū)域II的第一功函數(shù)層204進(jìn)行摻雜處理，將第二區(qū)域II的第一功函數(shù)層204轉(zhuǎn)化為第二功函數(shù)層214。

所述第二功函數(shù)層214的功函數(shù)值與第一功函數(shù)層204的功函數(shù)值不同，有關(guān)摻雜處理的描述可參考前述實(shí)施例的說明。

參考圖19，去除第一區(qū)域I的非晶硅層210(參考圖18)；在去除第一區(qū)域I的非晶硅層210之后，對(duì)第三區(qū)域III的非晶硅層210進(jìn)行退火處理，將第三區(qū)域III的第一功函數(shù)層204轉(zhuǎn)化為第三功函數(shù)層224，所述第三功函數(shù)層224的功函數(shù)值、第二功函數(shù)層214的功函數(shù)值以及第一功函數(shù)層204的功函數(shù)值各不相同。

參考圖20，去除第三區(qū)域III的非晶硅層210(參考圖19)；在所述第二功函數(shù)層表面、第三功函數(shù)層表面以及第一區(qū)域I的第一功函數(shù)層204表面形成金屬柵膜(未圖示)，所述金屬柵膜填充滿凹槽301，所述金屬柵膜頂部高于層間介質(zhì)層207頂部；研磨去除高于層間介質(zhì)層207頂部表面的金屬柵膜，形成填充滿凹槽301的金屬柵極311，且所述金屬柵極311頂部與層間介質(zhì)層207頂部齊平，且研磨去除高于層間介質(zhì)層207頂部表面的第一功函數(shù)層204以及柵介質(zhì)層203。

有關(guān)形成第二功函數(shù)層214、第三功函數(shù)層224以及金屬柵極311的工藝步驟可參考前述實(shí)施例，在此不再贅述。

本實(shí)施例中，避免了形成源摻雜區(qū)206、漏摻雜區(qū)216的工藝對(duì)非晶硅層210造成不良影響，從而提高形成的第三功函數(shù)層224的質(zhì)量，進(jìn)而進(jìn)一步改善半導(dǎo)體器件的電學(xué)性能。

所述柵介質(zhì)層203、第一功函數(shù)層204、第二功函數(shù)層214、第三功函數(shù)層224以及金屬柵極311構(gòu)成半導(dǎo)體器件的柵極結(jié)構(gòu)。第一功函數(shù)層204、第二功函數(shù)層214以及第三功函數(shù)層224的材料功函數(shù)值各不相同，因此本實(shí)施例中同一柵極結(jié)構(gòu)具有三種功函數(shù)值不同的功函數(shù)層，因此不同區(qū)域的金屬柵極對(duì)下方的鰭部201(即溝道區(qū)域)具有不同的控制能力，增強(qiáng)所述柵極結(jié)構(gòu)對(duì)半導(dǎo)體器件溝道區(qū)域的控制能力，從而使得半導(dǎo)體器件的電學(xué)性能得到提高，例如，提高半導(dǎo)體器件的驅(qū)動(dòng)電流，改善源漏穿通漏電流問題，改善熱載流子效應(yīng)。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。