1.一種半導體元件的制造方法，其特征在于，所述制造方法包括：
在一基底上形成多個光掩膜結(jié)構(gòu)，所述光掩膜結(jié)構(gòu)裸露出部分所述基底；
以所述光掩膜結(jié)構(gòu)做為光掩膜，進行一第一離子植入工藝，以形成具有一第一導電型的一第一摻雜區(qū)；
形成多個間隙壁于所述光掩膜結(jié)構(gòu)的側(cè)壁；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行一第二離子植入工藝，以于所述基底中形成具有一第二導電型的一第二摻雜區(qū)，其中所述第二摻雜區(qū)位于所述第一摻雜區(qū)的下方；以及
于所述第一摻雜區(qū)中形成具有所述第一導電型的一濃摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中每一所述光掩膜結(jié)構(gòu)包括：
一墊氧化層，位于所述基底上；以及
一光掩膜層，位于所述墊氧化層上。
3.根據(jù)權(quán)利要求2所述的半導體元件的制造方法，其特征在于，所述光掩膜層與所述間隙壁分別為一導體材料、一介電材料或其組合。
4.根據(jù)權(quán)利要求3所述的半導體元件的制造方法，其特征在于，所述導體材料為一未摻雜多晶硅、一未摻雜非晶硅或其組合，所述介電材料為氧化硅或氮化硅。
5.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述第二摻雜區(qū)的兩側(cè)邊緣與所述第一摻雜區(qū)的兩側(cè)邊緣的距離比為0.9～1.1。
6.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述第二離子植入工藝所使用的離子植入能量大于所述第一離子植入工藝所使用的離子植入能量。
7.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述制造方法依以下順序進行各步驟：
在所述基底上形成所述光掩膜結(jié)構(gòu)；
以所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第一離子植入工藝，以形成所述第一摻雜區(qū)；
形成所述間隙壁于所述光掩膜結(jié)構(gòu)的側(cè)壁；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第二離子植入工藝，以形成所述第二摻雜區(qū)；以及
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行一第三離子植入工藝，以形成所述濃摻雜區(qū)。
8.根據(jù)權(quán)利要求7所述的半導體元件的制造方法，其特征在于，所述濃摻雜區(qū)的邊緣與所述第二摻雜區(qū)的邊緣相互對齊。
9.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述制造方法依以下順序進行各步驟：
在所述基底上形成所述光掩膜結(jié)構(gòu)；
形成所述間隙壁于所述光掩膜結(jié)構(gòu)的側(cè)壁；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第二離子植入工藝，以形成所述第二摻雜區(qū)；
移除所述間隙壁；
以所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第一離子植入工藝，以形成所述第一摻雜區(qū)，其中所述第二摻雜區(qū)位于所述第一摻雜區(qū)的下方；
于所述基底上形成一光阻層或一蔭光掩膜，所述光阻層或所述蔭光掩膜具有一開口，裸露出部分所述第一摻雜區(qū)；以及
以所述光阻層或所述蔭光掩膜為光掩膜，進行一第三離子植入工藝，以于所述第一摻雜區(qū)中形成所述濃摻雜區(qū)。
10.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，依以下順序進行各步驟：
在所述基底上形成所述光掩膜結(jié)構(gòu)；
形成所述間隙壁于所述光掩膜結(jié)構(gòu)的側(cè)壁；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第二離子植入工藝，以形成所述第二摻雜區(qū)；
移除所述間隙壁；
以所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第一離子植入工藝，以形成所述第一摻雜區(qū)，其中所述第二摻雜區(qū)位于所述第一摻雜區(qū)的下方；
形成多個輔助間隙壁于所述光掩膜結(jié)構(gòu)的側(cè)壁；以及
以所述光掩膜結(jié)構(gòu)以及所述輔助間隙壁為光掩膜，進行一第三離子植入工藝，以 形成所述濃摻雜區(qū)。
11.根據(jù)權(quán)利要求10所述的半導體元件的制造方法，其特征在于，所述濃摻雜區(qū)的兩側(cè)邊緣分別與所述第一摻雜區(qū)的兩側(cè)邊緣的距離比為0.9～1.1。
12.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，依以下順序進行各步驟：
在所述基底上形成所述光掩膜結(jié)構(gòu)；
形成所述間隙壁，于所述光掩膜結(jié)構(gòu)的側(cè)壁；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第二離子植入工藝，以形成所述第二摻雜區(qū)；
以所述間隙壁以及所述光掩膜結(jié)構(gòu)做為光掩膜，進行一第三離子植入工藝，以形成所述濃摻雜區(qū)；
移除所述間隙壁；以及
以所述光掩膜結(jié)構(gòu)做為光掩膜，進行所述第一離子植入工藝，以形成所述第一摻雜區(qū)。
13.根據(jù)權(quán)利要求12所述的半導體元件的制造方法，其特征在于，所述濃摻雜區(qū)的邊緣與所述第二摻雜區(qū)的邊緣相互對齊。
14.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述基底具有一第一區(qū)域、一第二區(qū)域以及一第三區(qū)域，所述第一區(qū)域以及所述第三區(qū)域分別位于所述第二區(qū)域的周圍，
其中在所述第二區(qū)域形成所述第一摻雜區(qū)、所述第二摻雜區(qū)以及所述濃摻雜區(qū)之后，在位于所述第一區(qū)域以及所述第三區(qū)域的所述光掩膜結(jié)構(gòu)之間所裸露的所述基底中分別形成具有所述第一導電型的一第三摻雜區(qū)以及具有所述第二導電型一第四摻雜區(qū)。
15.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于，所述半導體元件為一暫態(tài)電壓抑制器。
16.一種半導體元件，其特征在于，所述半導體元件包括：
多個光掩膜結(jié)構(gòu)，位于一基底上；
具有一第一導電型的一第一摻雜區(qū)，位于所述光掩膜結(jié)構(gòu)之間的所述基底中；以及
具有一第二導電型的一第二摻雜區(qū)，位于所述第一摻雜區(qū)的下方，
其中所述第二摻雜區(qū)的寬度小于所述第一摻雜區(qū)的寬度，且所述第二摻雜區(qū)的兩側(cè)邊緣與所述第一摻雜區(qū)的兩側(cè)邊緣的距離比為0.9～1.1；以及
具有所述第一導電型的一濃摻雜區(qū)，位于所述第一摻雜區(qū)中。
17.根據(jù)權(quán)利要求16所述的半導體元件，其特征在于，所述濃摻雜區(qū)的兩側(cè)邊緣分別與所述第一摻雜區(qū)的兩側(cè)邊緣的距離比為0.9～1.1。
18.根據(jù)權(quán)利要求16所述的半導體元件，其特征在于，每一所述光掩膜結(jié)構(gòu)包括：
一墊氧化層，位于所述基底上；以及
一光掩膜層，位于所述墊氧化層上。
19.根據(jù)權(quán)利要求16所述的半導體元件，其特征在于，所述半導體元件包括多個間隙壁，位于所述光掩膜結(jié)構(gòu)的側(cè)壁。
20.根據(jù)權(quán)利要求16所述的半導體元件，其特征在于，所述半導體元件為一暫態(tài)電壓抑制器。