本發(fā)明實(shí)施例是有關(guān)于一種半導(dǎo)體元件及其制造方法，且特別是有關(guān)于一種電路保護(hù)裝置及其制造方法。

背景技術(shù)：

隨著電子科技不斷的進(jìn)步，電子產(chǎn)品成為人們生活中不可獲缺的工具。集成電路在電子產(chǎn)品中更扮演著重要的角色。通過建構(gòu)集成電路，電子產(chǎn)品中的電路面積可以大幅度地減小，且集成電路常可提供高效能的運(yùn)算能力，以提升電子產(chǎn)品的整體效能。

在集成電路中，靜電放電(Electrostatic discharge，ESD)一直是主要的問題之一。當(dāng)產(chǎn)生較大量的靜電放電電流時(shí)，常會導(dǎo)致芯片燒毀，因此如何做好靜電放電防護(hù)一直是相當(dāng)受到重視的課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明目的在于提供一種半導(dǎo)體元件及其制造方法。

本發(fā)明實(shí)施例提供一種半導(dǎo)體元件的制造方法，包括：在基底上形成多個(gè)光掩膜結(jié)構(gòu)，上述光掩膜結(jié)構(gòu)裸露出部分上述基底；以上述光掩膜結(jié)構(gòu)做為光掩膜，進(jìn)行第一離子植入工藝，以形成具有第一導(dǎo)電型的第一摻雜區(qū)；形成多個(gè)間隙壁，于上述光掩膜結(jié)構(gòu)的側(cè)壁；以上述間隙壁以及上述光掩膜結(jié)構(gòu)做為光掩膜，進(jìn)行第二離子植入工藝，以于上述基底中形成具有第二導(dǎo)電型的第二摻雜區(qū)，其中上述第二摻雜區(qū)位于上述第一摻雜區(qū)的下方；以及于上述第一摻雜區(qū)中形成具有上述第一導(dǎo)電型的濃摻雜區(qū)。

本發(fā)明實(shí)施例又提供一種半導(dǎo)體元件，包括：多個(gè)光掩膜結(jié)構(gòu)，位于基底上；具有第一導(dǎo)電型的第一摻雜區(qū)，位于上述光掩膜結(jié)構(gòu)之間的上述基底中；以及具有第二導(dǎo)電型的第二摻雜區(qū)，位于上述第一摻雜區(qū)的下方，其中上述第二摻雜區(qū)的寬度小于上述第一摻雜區(qū)的寬度，且上述第二摻雜區(qū)的兩側(cè)邊緣與上述第一摻雜區(qū)的兩側(cè)邊緣 的距離比為0.9～1.1；以及具有第一導(dǎo)電型的濃摻雜區(qū)，位于上述第一摻雜區(qū)中。

附圖說明

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖作詳細(xì)說明如下。

圖1A～圖1I是依照本發(fā)明的第一實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。

圖2A～圖2D是依照本發(fā)明的第二實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。

圖2E是表示圖2D所示的步驟的另一變形例的剖面示意圖。

圖2F是表示圖2D所示的步驟的另一變形例的剖面示意圖。

圖3A～圖3D是依照本發(fā)明的第三實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。

附圖標(biāo)號

4：第一區(qū)域

6：第二區(qū)域

8：第三區(qū)域

12：阱

14：基底

16：墊氧化層

18：光掩膜層

19：頂蓋層

20：光掩膜結(jié)構(gòu)

21、28、41、45、45b、49、53：圖案化的光阻層

22、23、29、43、47、47a、51、55：開口

24、44、50：第一摻雜區(qū)

25：第一離子植入工藝

26：間隙壁

26a：輔助間隙壁

31：第二離子植入工藝

32、40：第二摻雜區(qū)

33：第三離子植入工藝

具體實(shí)施方式

集成電路中的靜電放電防護(hù)可通過在集成電路中額外設(shè)置電路保護(hù)裝置，例如暫態(tài)電壓抑制器(Transient Voltage Supressor；TVS)，來進(jìn)行保護(hù)。暫態(tài)電壓抑制器除了可降低電容之外，同時(shí)還具有工藝簡單、成本低廉與體積小等優(yōu)點(diǎn)。

暫態(tài)電壓抑制器可由N型二極管、P型二極管以及齊納二極管(Zener diode)所構(gòu)成。暫態(tài)電壓抑制器主要是使用崩潰電壓(Breakdown Voltage)、漏電流(Leakage current)及輸入/輸出對地電容值(Input/Output-to-Ground Capacitance)來做為暫態(tài)電壓抑制器的評價(jià)基準(zhǔn)。對一個(gè)暫態(tài)電壓抑制器來說，理想的是具有高崩潰電壓、低漏電流以及低輸入/輸出對地電容值。

暫態(tài)電壓抑制器主要可通過如下方式來制造：首先利用局部區(qū)域硅氧化法(LOCOS)或硅平面工藝(Silicon Planar Process)在基板上形成氧化硅光掩膜，接著對基板的未形成有氧化硅光掩膜的區(qū)域進(jìn)行離子植入工藝，進(jìn)而形成所需的摻雜區(qū)。

盡管使用局部區(qū)域硅氧化法制造的暫態(tài)電壓抑制器具有高崩潰電壓以及低輸入/輸出對地電容值，但其漏電流卻非常高。造成上述現(xiàn)象的原因被認(rèn)為是使用區(qū)域硅氧化法形成的氧化硅光掩膜普遍會呈現(xiàn)出所謂的鳥嘴(Bird's Beak)結(jié)構(gòu)，因而造成暫態(tài)電壓抑制器的漏電流增加。另一方面，雖然上述問題可通過使用硅平面工藝來克服，但使用硅平面工藝并無法穩(wěn)定地制造具有同時(shí)兼具上述特性的暫態(tài)電壓抑制器。具體而言，在硅平面工藝中直接利用光阻光掩膜來定義各區(qū)域的位置，但卻常因錯(cuò)誤對準(zhǔn)(Misalignment)而造成摻雜區(qū)的位置偏離預(yù)定的區(qū)域。如此制作而得的元件容易存在彼此之間的電性不均一等良率不佳的問題。

基于上述見解，本發(fā)明實(shí)施例提出一種半導(dǎo)體元件及其制造方法，以期能改善上述問題。本發(fā)明實(shí)施例所提出的半導(dǎo)體元件的制造方法可用于制造電路保護(hù)裝置等半導(dǎo)體元件，例如暫態(tài)電壓抑制器。

本發(fā)明實(shí)施例提供了如下的技術(shù)方案：使用以光掩膜結(jié)構(gòu)結(jié)合間隙壁做為植入工 藝中的光掩膜，可防止對準(zhǔn)誤差的產(chǎn)生，進(jìn)而有效提高暫態(tài)電壓抑制器的工藝良率，從而在不影響崩潰電壓的情況下，大幅度地降低元件的漏電流。

以下將針對本發(fā)明實(shí)施例的半導(dǎo)體元件及其制造方法的具體構(gòu)成進(jìn)行說明。

圖1A～圖1I是依照本發(fā)明的第一實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。

在本說明書中，第一導(dǎo)電型以及第二導(dǎo)電型不同，可以分別為N型以及P型，也可以分別為P型以及N型，在此并不做任何限定。

請參照圖1A，首先，提供基底14?；?4分為第一區(qū)域4、第二區(qū)域6以及第三區(qū)域8。第一區(qū)域4以及第三區(qū)域8分別位于第二區(qū)域6的周圍。

在一實(shí)施例中，基底例如是半導(dǎo)體、半導(dǎo)體化合物或是絕緣層上有半導(dǎo)體(Semiconductor Over Insulator，SOI)。半導(dǎo)體例如是IVA族的原子，例如硅或鍺。半導(dǎo)體化合物例如是IVA族的原子所形成的半導(dǎo)體化合物，例如是碳化硅或是硅化鍺，或是IIIA族原子與VA族原子所形成的半導(dǎo)體化合物，例如是砷化鎵摻雜硼、鎵等。此外，基底14例如是具有第二導(dǎo)電型摻雜的基底，其中第二導(dǎo)電型摻雜可以是IIIA族原子，例如是硼，或是氟化硼離子。

在另一實(shí)施例中，基底14是具有第一導(dǎo)電型摻雜的基底，且基底14中具有第二導(dǎo)電型的摻雜區(qū)或阱12?；?4的材料如上所述，第一導(dǎo)電型摻雜例如是VA族原子，例如是磷或砷。摻雜區(qū)或阱12可以是通過在基底14中摻雜而形成的。在另一實(shí)施例中，也可以通過外延成長工藝在基底14上形成外延層，以取代摻雜區(qū)或阱12。為方便起見，以下僅以阱12來說明，但本發(fā)明并不以此為限。在一實(shí)施例中，基底14的摻雜濃度例如是5×10¹³/cm³，阱12的摻雜濃度例如是1×10¹⁴/cm³，但并不限于此。

請參照圖1B，在阱12上形成多個(gè)光掩膜結(jié)構(gòu)20。在第二區(qū)域6上的兩光掩膜結(jié)構(gòu)20之間具有開口22，其中開口22裸露出第二區(qū)域6中部分阱12。光掩膜結(jié)構(gòu)20的形成方法例如是先在阱12上形成墊氧化材料層(未繪示)，并在墊氧化材料層(未繪示)上形成光掩膜材料層(未繪示)，接著對墊氧化材料層與光掩膜材料層進(jìn)行光刻與刻蝕工藝，以形成墊氧化層16以及光掩膜層18。墊氧化層16的材料例如是二氧化硅。光掩膜層18的材料可以是導(dǎo)體材料、介電材料或其組合。導(dǎo)體材料例如是未摻雜多晶硅、未摻雜非晶硅或其組合，介電材料例如是氧化硅、氮化硅或其組合， 但本發(fā)明并不限于此。墊氧化材料層以及光掩膜材料層的形成方法例如是化學(xué)汽相沉積法、熱氧化法或其組合。

請參照圖1C，在基底14上形成圖案化的光阻層21。圖案化的光阻層21覆蓋第一區(qū)域4、第三區(qū)域8、部分的第二區(qū)域6以及第二區(qū)域6上部分的光掩膜結(jié)構(gòu)20。圖案化的光阻層21具有開口23，裸露出第二區(qū)域6上部分的光掩膜結(jié)構(gòu)20以及部分阱12。接著，以圖案化的光阻層21以及光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第一離子植入工藝25，以于開口22所裸露的阱12中形成具有第一導(dǎo)電型的第一摻雜區(qū)24。在一實(shí)施例中，進(jìn)行第一離子植入工藝25時(shí)所使用的摻雜原子例如是磷、砷等VA族原子，離子植入的能量例如是50Kev～100Kev。在一實(shí)施例中，第一摻雜區(qū)24的摻雜濃度例如是1×10¹⁸/cm³～5×10¹⁸/cm³，但并不限于此。

請參照圖1D以及圖1I，移除圖案化的光阻層21。接著形成多個(gè)間隙壁26。間隙壁26覆蓋光掩膜結(jié)構(gòu)20的側(cè)壁。間隙壁26的形成方法例如是先在阱12上以及光掩膜結(jié)構(gòu)20的側(cè)壁上形成間隙壁材料層(未繪示)，接著進(jìn)行非等向性刻蝕工藝，以形成間隙壁26。形成間隙壁材料層(未繪示)的方法例如是化學(xué)汽相沉積法。間隙壁26的材料例如是氮化硅、四乙基正硅酸鹽(Tetraethyl orthosilicate，TEOS)、多晶硅或其組合。光掩膜層18與間隙壁26的材料可以相異。在一示范實(shí)施例中，光掩膜層18為導(dǎo)體材料，例如是未摻雜多晶硅、未摻雜非晶硅或其組合；間隙壁26為介電材料，例如是氧化硅或氮化硅。在另一示范實(shí)施例中，光掩膜層18例如是氮化硅；間隙壁26例如是氧化硅。然而，上述光掩膜層18與間隙壁26的材料也可以相同。若光掩膜層18與間隙壁26具有相同材料，則在形成間隙壁材料層之前，例如還包括先形成頂蓋層19于光掩膜層18上(如圖1I所示)，之后再覆蓋間隙壁材料層于阱12上以及光掩膜結(jié)構(gòu)20的側(cè)壁上。上述頂蓋層19的材料與光掩膜層18不同，且亦與間隙壁26不同。上述頂蓋層19可以是介電材料，例如是氧化硅、氮化硅或其組合；光掩膜層18與間隙壁26可以皆為導(dǎo)體材料，例如是未摻雜多晶硅、未摻雜非晶硅或其組合。由于頂蓋層19的刻蝕速率不同于間隙壁26以及光掩膜層18的刻蝕速率，例如頂蓋層19的刻蝕速率小于間隙壁26的刻蝕速率，因此在后續(xù)用以形成間隙壁26的非等向性刻蝕過程中，頂蓋層19可以用來保護(hù)光掩膜層18免于被刻蝕。

請參照圖1E，在基底14上形成圖案化的光阻層28。圖案化的光阻層28覆蓋第一區(qū)域4、第三區(qū)域8、部分的第二區(qū)域6、部分的光掩膜結(jié)構(gòu)20以及部分的間隙壁 26。圖案化的光阻層28具有開口29，開口29裸露出第二區(qū)域6上部分的光掩膜結(jié)構(gòu)20、部分的間隙壁26以及部分的第一摻雜區(qū)24。接著，以圖案化的光阻層28、裸露的間隙壁26以及裸露的光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第二離子植入工藝31，以于裸露的第一摻雜區(qū)24的下方形成具有第二導(dǎo)電型的第二摻雜區(qū)32。在一實(shí)施例中，進(jìn)行第二離子植入工藝31時(shí)所使用的摻雜原子例如是硼、鎵等IIIA族原子，離子植入的能量例如是120Kev～220Kev。在一實(shí)施例中，第二摻雜區(qū)32的摻雜濃度例如是5×10¹⁷/cm³～3×10¹⁸/cm³，但并不限于此。通過使用裸露的光掩膜結(jié)構(gòu)20以及裸露的間隙壁26做為光掩膜，在進(jìn)行第二離子植入工藝31時(shí)，可使第二摻雜區(qū)32的兩側(cè)分別自行對準(zhǔn)位于第二區(qū)域6上的兩個(gè)裸露的間隙壁26的遠(yuǎn)離與其接觸的光掩膜結(jié)構(gòu)20的一側(cè)，而準(zhǔn)確地形成于第一摻雜區(qū)24下方的特定位置，進(jìn)而可防止對準(zhǔn)誤差的產(chǎn)生，從而降低元件的漏電流。在一實(shí)施例中，第二摻雜區(qū)32的兩側(cè)邊緣分別與第一摻雜區(qū)24的兩側(cè)邊緣的距離比為0.9～1.1。更具體地說，在附圖的左側(cè)，第二摻雜區(qū)32邊緣與第一摻雜區(qū)24的邊緣的距離為d1。在附圖的右側(cè)，第二摻雜區(qū)32邊緣與第一摻雜區(qū)24的邊緣的距離為d2。距離d1與距離d2的比為0.9～1.1。

請參照圖1F，再次以圖案化的光阻層28、裸露的間隙壁26以及裸露的光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第三離子植入工藝33，以于第一摻雜區(qū)24中形成具有第一導(dǎo)電型的濃摻雜區(qū)34。在一實(shí)施例中，進(jìn)行第三離子植入工藝33時(shí)所使用的摻雜原子例如是磷、砷等VA族原子，離子植入的能量例如是60Kev～100Kev。在一實(shí)施例中，濃摻雜區(qū)34的摻雜濃度例如是1×10²⁰/cm³～5×10²⁰/cm³，但并不限于此。同樣地，通過使用裸露的光掩膜結(jié)構(gòu)20以及裸露的間隙壁26做為光掩膜，在進(jìn)行第三離子植入工藝33時(shí)，可使?jié)鈸诫s區(qū)34的兩側(cè)分別自行對準(zhǔn)位于第二區(qū)域6上的兩個(gè)裸露的間隙壁26的遠(yuǎn)離與其接觸的光掩膜結(jié)構(gòu)20的一側(cè)，而準(zhǔn)確地形成于第一摻雜區(qū)24中的特定位置，進(jìn)而可防止對準(zhǔn)誤差的產(chǎn)生，從而降低元件的漏電流。在一實(shí)施例中，濃摻雜區(qū)34的兩側(cè)邊緣分別與第一摻雜區(qū)24的兩側(cè)邊緣的距離比為0.9～1.1。更具體地說，在附圖的左側(cè)，濃摻雜區(qū)34邊緣與第一摻雜區(qū)24的邊緣的距離為d3。在附圖的右側(cè)，第二摻雜區(qū)32邊緣與第一摻雜區(qū)24的邊緣的距離為d4。距離d3與距離d4的比為0.9～1.1。

在一實(shí)施例中，當(dāng)?shù)谝浑x子植入工藝25、第二離子植入工藝31與第三離子植入工藝33所使用的離子植入能量不同時(shí)，則三個(gè)離子植入工藝所形成的離子摻雜區(qū)的 深度也不同。換句話說，所使用的離子植入能量越高，則離子植入的深度也越深。舉例來說，相較于第一離子植入工藝25所使用的離子植入能量(例如是50～100Kev)與第三離子植入工藝33所使用的離子植入能量(例如是60～100Kev)，上述第二離子植入工藝31所使用的離子植入能量(120～220Kev)是三個(gè)離子植入工藝中相對最高者，因此所形成的第二摻雜區(qū)32的深度也相對最深。此外，為了形成齊納二極管結(jié)構(gòu)，上述第一摻雜區(qū)24、第二摻雜區(qū)32與濃摻雜區(qū)34的摻雜濃度通常是，濃摻雜區(qū)34的摻雜濃度例如是高于第一摻雜區(qū)24且皆為第一導(dǎo)電型摻雜，而第二摻雜區(qū)32的摻雜濃度例如是低于第一摻雜區(qū)24且第二摻雜區(qū)32為第二導(dǎo)電型摻雜。

請同時(shí)參照圖1G以及圖1H，接著移除圖案化的光阻層28。額外一提的是，當(dāng)間隙壁26為導(dǎo)體材料時(shí)，例如可以再接著移除間隙壁26。移除間隙壁26的方法例如是濕式刻蝕法。于移除圖案化的光阻層28或間隙壁26之后，繼而在位于第一區(qū)域4以及第三區(qū)域8上的兩光掩膜結(jié)構(gòu)20之間所裸露的阱12中形成第三摻雜區(qū)39a以及第四摻雜區(qū)39b。其中第三摻雜區(qū)39a以及第四摻雜區(qū)39b分別位于第一摻雜區(qū)24的周圍。此外，間隙壁26例如可以在第三摻雜區(qū)39a與第四摻雜區(qū)39b形成之后再移除。第三摻雜區(qū)39a具有第一導(dǎo)電型；第四摻雜區(qū)39b具有第二導(dǎo)電型。之后在阱12以及光掩膜結(jié)構(gòu)20的側(cè)壁上形成介電層36。形成介電層36的方法例如是先在阱12以及光掩膜結(jié)構(gòu)20的側(cè)壁上形成介電材料層(未繪示)，接著進(jìn)行刻蝕或化學(xué)機(jī)械研磨工藝。之后，進(jìn)行光刻刻蝕工藝，以在介電層36中形成接觸窗開口37a、37b、37c。之后，在光掩膜結(jié)構(gòu)20及阱12上形成接觸窗38a、38b、38c。形成接觸窗38a、38b、38c的方法例如是先在光掩膜結(jié)構(gòu)20及阱12上形成導(dǎo)體材料層(未繪示)，接著進(jìn)行光刻刻蝕工藝或化學(xué)機(jī)械研磨工藝，以形成接觸窗38a、38b、38c。形成導(dǎo)體材料層(未繪示)的方法例如是化學(xué)汽相沉積法。導(dǎo)體材料層(未繪示)的材料例如銅、鋁或其組合。接觸窗38a覆蓋在位于第一區(qū)域4的光掩膜結(jié)構(gòu)20的表面，且與部分第三摻雜區(qū)39a的表面接觸；接觸窗38b覆蓋在位于第二區(qū)域6的光掩膜結(jié)構(gòu)20的表面，且與部分濃摻雜區(qū)34的表面接觸；接觸窗38c覆蓋在位于第三區(qū)域8的光掩膜結(jié)構(gòu)20的表面，且與部分第四摻雜區(qū)39b的表面接觸。在一實(shí)施例中，接觸窗38a、38b、38c與光掩膜層18直接接觸。

在通過第一實(shí)施例的半導(dǎo)體元件的制造方法所制得的半導(dǎo)體元件中，位于第一區(qū)域4以及第三區(qū)域8中與位于第一區(qū)域4以及第三區(qū)域8上方的元件可以做為二極管， 位于第二區(qū)域6中與位于第二區(qū)域6上方的元件可以做為齊納二極管(Zener diode)。

本發(fā)明的第一實(shí)施例是依以下順序進(jìn)行各步驟：(1)在基底14上形成光掩膜結(jié)構(gòu)20；(2)以光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第一離子植入工藝25，以形成第一摻雜區(qū)24；(3)于光掩膜結(jié)構(gòu)20的側(cè)壁形成間隙壁26；(4)以間隙壁26以及光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第二離子植入工藝31，以形成第二摻雜區(qū)32；(5)以間隙壁26以及光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第三離子植入工藝33，以形成濃摻雜區(qū)34。然而，本發(fā)明的半導(dǎo)體元件的制造方法并不需要完全依照此順序進(jìn)行，以下將會再列舉更多實(shí)施例，以說明這一點(diǎn)。另外，在以下的說明中將會省略類似于第一實(shí)施例的流程以及構(gòu)件的說明。

圖2A～圖2D是依照本發(fā)明的第二實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。圖2E是表示圖2D所示的步驟的另一變形例的剖面示意圖。圖2F是表示圖2D所示的步驟的另一變形例的剖面示意圖。

請同時(shí)參照圖1A、圖1B以及圖2A，第一實(shí)施例與第二實(shí)施例最大的差別在于三個(gè)離子植入工藝的順序不同。第一實(shí)施例例如是先進(jìn)行第一離子植入工藝25，再進(jìn)行第二離子植入工藝31。而第二實(shí)施例例如是先進(jìn)行第二離子植入工藝31，再進(jìn)行第一離子植入工藝25。本發(fā)明的第二實(shí)施例是在形成光掩膜結(jié)構(gòu)20之后且在形成圖案化的光阻層41之前，形成間隙壁26于光掩膜結(jié)構(gòu)20的側(cè)壁，之后才形成覆蓋在部分間隙壁26上與部分光掩膜結(jié)構(gòu)20上的圖案化的光阻層41。上述圖案化的光阻層41具有開口43，以裸露出第二區(qū)域6的部分光掩膜結(jié)構(gòu)20、部分間隙壁26與部分阱12。并且，裸露的間隙壁26、裸露的光掩膜結(jié)構(gòu)20與圖案化的光阻層41被利用來當(dāng)作首先進(jìn)行的第二離子植入工藝31的光掩膜。利用上述第二離子植入工藝31可以在間隙壁26以及光掩膜結(jié)構(gòu)20所裸露的部分阱12中形成具有第二導(dǎo)電型的第二摻雜區(qū)40。阱12、基底14、光掩膜結(jié)構(gòu)20(包括墊氧化層16與光掩膜層18)以及間隙壁26的材料以及形成方法皆已于第一實(shí)施例的說明中詳述，故于此不再贅述。另外，第二離子植入工藝31中所使用的植入能量以及摻雜原子的種類，還有所形成的第二摻雜區(qū)40的摻雜濃度亦已于第一實(shí)施例的說明中詳述，故于此不再贅述。

請同時(shí)參照圖2B以及圖2C，移除圖案化的光阻層41以及間隙壁26，移除圖案化的光阻層41以及間隙壁26的方法已于第一實(shí)施例的說明中詳述，故于此不再贅述。接著在基底14上形成圖案化的光阻層45。圖案化的光阻層45覆蓋部分的第二區(qū)域6 以及部分的光掩膜結(jié)構(gòu)20。圖案化的光阻層45具有開口47，裸露出第二區(qū)域6上的部分光掩膜結(jié)構(gòu)20以及部分阱12。接著，以圖案化的光阻層45以及裸露的光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第一離子植入工藝25，以于開口47所裸露的阱12與第二摻雜區(qū)40中形成具有第一導(dǎo)電型的第一摻雜區(qū)44。第一摻雜區(qū)44位于光掩膜結(jié)構(gòu)20所裸露的部分阱12與第二摻雜區(qū)40中，且位于第二摻雜區(qū)40的上方。第一離子植入工藝25中所使用的植入能量以及摻雜原子的種類，還有所形成的第一摻雜區(qū)44的摻雜濃度已于第一實(shí)施例的說明中詳述，故于此不再贅述。

請參照圖2D，以圖案化的光阻層45、光掩膜結(jié)構(gòu)20以及裸露出部分的第一摻雜區(qū)44的蔭光掩膜(shadow mask)45a做為光掩膜，進(jìn)行第三離子植入工藝33，以于第一摻雜區(qū)44中形成具有第一導(dǎo)電型的濃摻雜區(qū)46。上述第三離子植入工藝33中所使用的植入能量以及摻雜原子的種類，還有所形成的濃摻雜區(qū)46的摻雜濃度已于第一實(shí)施例的說明中詳述，故于此不再贅述。此外，于其他實(shí)施例中，亦可于形成第一摻雜區(qū)44之后，通過形成輔助間隙壁26a(如圖2E所示)于光掩膜結(jié)構(gòu)20的側(cè)壁來取代上述蔭光掩膜45a的功用?；蛘撸嗫尚纬闪硪痪哂虚_口47a的圖案化的光阻層45b來取代上述蔭光掩膜45a的功用，其中開口47a裸露出部分第一摻雜區(qū)44的(如圖2F所示)。由于形成濃摻雜區(qū)46的過程中即使發(fā)生對準(zhǔn)誤差，也不至于會影響到所得的半導(dǎo)體元件的特性，因此濃摻雜區(qū)46所要求的對位準(zhǔn)度可以不需要像第二摻雜區(qū)40那樣嚴(yán)格。也因如此，第三離子植入工藝33中所使用的光掩膜則容許較多的選擇，例如可以使用上述的蔭光掩膜45a、輔助間隙壁26a與具有開口47a的圖案化的光阻層45b三者之一以合并圖案化的光阻層45與光掩膜結(jié)構(gòu)20一起作為第三離子植入工藝33的光掩膜。

之后的形成第三摻雜區(qū)39a以及第四摻雜區(qū)39b的步驟、形成介電層36的步驟以及形成接觸窗38a、38b、38c的步驟及其細(xì)節(jié)皆已于第一實(shí)施例的說明中詳述，故于此不再贅述。

圖3A～圖3D是依照本發(fā)明的第三實(shí)施例所繪示的半導(dǎo)體元件的制造方法的流程的剖面示意圖。

請同時(shí)參照圖1A、圖1B以及圖3A，與第二實(shí)施例不同的是，本發(fā)明的第三實(shí)施例例如是依序進(jìn)行第二離子植入工藝31、第三離子植入工藝33與第一離子植入工藝25，而第二實(shí)施例例如是依序進(jìn)行第二離子植入工藝31、第一離子植入工藝25與第 三離子植入工藝33。具體而言，本發(fā)明的第三實(shí)施例的制造方法包括以下步驟。在基底14上形成光掩膜結(jié)構(gòu)20的步驟之后會先于光掩膜結(jié)構(gòu)20的側(cè)壁形成間隙壁26。接著在基底14上形成圖案化的光阻層49。圖案化的光阻層49覆蓋部分的第二區(qū)域6以及部分的光掩膜結(jié)構(gòu)20。圖案化的光阻層49具有開口51，裸露出第二區(qū)域6上的部分光掩膜結(jié)構(gòu)20以及部分阱12。接著，以圖案化的光阻層49、裸露的間隙壁26以及裸露的光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第二離子植入工藝31，以形成具有第二導(dǎo)電型的第二摻雜區(qū)40。第二摻雜區(qū)40位于間隙壁26以及光掩膜結(jié)構(gòu)20所裸露的部分阱12中。阱12、基底14、光掩膜結(jié)構(gòu)20(包括墊氧化層16與光掩膜層18)以及間隙壁26的材料以及形成方法皆已于第一實(shí)施例的說明中詳述，故于此不再贅述。另外，第二離子植入工藝31中所使用的植入能量以及摻雜原子的種類，還有所形成的第二摻雜區(qū)40的摻雜濃度亦已于第一實(shí)施例的說明中詳述，故于此不再贅述。

請參照圖3B，再次以圖案化的光阻層49、間隙壁26以及光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第三離子植入工藝33，以形成具有第一導(dǎo)電型的濃摻雜區(qū)48。濃摻雜區(qū)48位于第二摻雜區(qū)40中。第三離子植入工藝33中所使用的植入能量以及摻雜原子的種類，還有所形成的濃摻雜區(qū)48的摻雜濃度已于第一實(shí)施例的說明中詳述，故于此不再贅述。

請同時(shí)參照圖3C以及圖3D，移除圖案化的光阻層49以及間隙壁26，移除圖案化的光阻層49以及間隙壁26的方法已于第一實(shí)施例的說明中詳述，故于此不再贅述。接著在基底14上形成圖案化的光阻層53。圖案化的光阻層53覆蓋部分的第二區(qū)域6以及部分的光掩膜結(jié)構(gòu)20。圖案化的光阻層53具有開口55，裸露出第二區(qū)域6上的部分光掩膜結(jié)構(gòu)20以及部分的阱12。接著，以圖案化的光阻層53以及裸露的光掩膜結(jié)構(gòu)20做為光掩膜，進(jìn)行第一離子植入工藝25，以于開口55所裸露的阱12中形成具有第一導(dǎo)電型的第一摻雜區(qū)50。第一摻雜區(qū)50位于光掩膜結(jié)構(gòu)20所裸露的部分阱12中，且位于第二摻雜區(qū)40的上方。第一離子植入工藝25中所使用的植入能量以及摻雜原子的種類，還有所形成的第一摻雜區(qū)50的摻雜濃度已于第一實(shí)施例的說明中詳述，故于此不再贅述。

之后的形成第三摻雜區(qū)39a以及第四摻雜區(qū)39b的步驟、形成介電層36的步驟以及形成接觸窗38a、38b、38c的步驟及其細(xì)節(jié)皆已于第一實(shí)施例的說明中詳述，故于此不再贅述。

在通過第二實(shí)施例與第三實(shí)施例的半導(dǎo)體元件的制造方法所制得的半導(dǎo)體元件中，與第一實(shí)施例相同地，位于第一區(qū)域4以及第三區(qū)域8中與位于第一區(qū)域4以及第三區(qū)域8上方的元件可以做為具有第一導(dǎo)電型的二極管或者是具有第二導(dǎo)電型的二極管，位于第二區(qū)域6中與位于第二區(qū)域6上方的元件可以做為齊納二極管(Zener diode)。

以下將針對本發(fā)明實(shí)施例的半導(dǎo)體元件的結(jié)構(gòu)進(jìn)行說明。

請參照圖1H，本發(fā)明實(shí)施例的半導(dǎo)體元件位于基底14上以及基底14中。在一實(shí)施例中，基底14具有第一導(dǎo)電型，基底14中具有阱12。半導(dǎo)體元件包括第一區(qū)域4、第二區(qū)域6以及第三區(qū)域8上的光掩膜結(jié)構(gòu)20、介電層36以及接觸窗38a、38b、38c，或更包括間隙壁26。上述第二區(qū)域6介于第一區(qū)域4與第三區(qū)域8之間。上述光掩膜結(jié)構(gòu)20覆蓋在部分阱12上。在一實(shí)施例中，光掩膜結(jié)構(gòu)20包括墊氧化層16以及光掩膜層18。墊氧化層16位于阱12上，而光掩膜層18位于墊氧化層16上。間隙壁26位于光掩膜結(jié)構(gòu)20的側(cè)壁。介電層36位于基底14上，且覆蓋間隙壁26。接觸窗38b位于光掩膜結(jié)構(gòu)20及介電層36上，覆蓋光掩膜結(jié)構(gòu)20的表面，且與部分阱12的表面接觸。

本發(fā)明實(shí)施例的半導(dǎo)體元件還包括位于基底14中的多個(gè)摻雜區(qū)。更具體地說，在第一區(qū)域4以及第三區(qū)域8中分別還包含了具有第一導(dǎo)電型的第三摻雜區(qū)39a以及具有第二導(dǎo)電型的第四摻雜區(qū)39b，在此并不做限定。第三摻雜區(qū)39a以及第四摻雜區(qū)39b位于阱12中，且分別與接觸窗38a、38c接觸。

此外，在第二區(qū)域6中還包括具有第一導(dǎo)電型的第一摻雜區(qū)24、具有第二導(dǎo)電型的第二摻雜區(qū)32以及具有第一導(dǎo)電型的濃摻雜區(qū)34。第一摻雜區(qū)24位于阱12中，且位于兩光掩膜結(jié)構(gòu)20之間，其中第一摻雜區(qū)24的寬度例如等于兩光掩膜結(jié)構(gòu)20的間距。第二摻雜區(qū)32位于第一摻雜區(qū)24的下方，其中第二摻雜區(qū)32的寬度例如小于第一摻雜區(qū)24的寬度。濃摻雜區(qū)34位于第一摻雜區(qū)24中，其中濃摻雜區(qū)34的寬度例如是小于第一摻雜區(qū)24的寬度。在一實(shí)施例中，第二摻雜區(qū)32的兩側(cè)邊緣分別與第一摻雜區(qū)24的兩側(cè)邊緣的距離比為0.9～1.1；濃摻雜區(qū)34的兩側(cè)邊緣分別與第一摻雜區(qū)24的兩側(cè)邊緣的距離比為0.9～1.1。換言之，濃摻雜區(qū)34的邊緣例如與第二摻雜區(qū)32幾乎相互對齊或相互切齊，且第一摻雜區(qū)24、第二摻雜區(qū)32以及濃摻雜區(qū)34所形成的結(jié)構(gòu)相當(dāng)對稱，因此，本發(fā)明實(shí)施例的半導(dǎo)體元件具有相當(dāng)?shù)? 的漏電流。

另外，本發(fā)明實(shí)施例的半導(dǎo)體元件的所有構(gòu)件的材料以及形成方法，乃至于摻雜區(qū)的濃度皆已于前文中詳述，故于此不再贅述。

在本發(fā)明實(shí)施例的半導(dǎo)體元件中，位于第一區(qū)域4以及第三區(qū)域8中與位于第一區(qū)域4以及第三區(qū)域8上方的元件可以做為具有第一導(dǎo)電型的二極管或者是具有第二導(dǎo)電型的二極管，位于第二區(qū)域6中與位于第二區(qū)域6上方的元件可以做為齊納二極管。

雖然上述實(shí)施例是以形成兩個(gè)一般的二極管以及一個(gè)齊納二極管的制造方法以及由此制造方法制得的元件做為例子，但本發(fā)明當(dāng)然不限于此。本領(lǐng)域中具有通常知識者在閱讀過本說明書的內(nèi)容后，自然能夠了解到，只要是利用本發(fā)明實(shí)施例的半導(dǎo)體元件的制造方法制造的齊納二極管均在本發(fā)明的范圍內(nèi)，上述一般的二極管的數(shù)目是可以根據(jù)實(shí)際需要而自行調(diào)整。

在一實(shí)驗(yàn)例中，以現(xiàn)有的硅平面工藝以及本發(fā)明實(shí)施例的工藝所分別制造的半導(dǎo)體元件，來進(jìn)行崩潰電壓、漏電流以及輸入/輸出對地電容值等電性的測定，其結(jié)果如下表所示。

由上表的結(jié)果可知，在使用硅平面工藝所制造的半導(dǎo)體元件中，由于發(fā)生了錯(cuò)誤對準(zhǔn)，因而導(dǎo)致半導(dǎo)體元件具有極高的漏電流以及較高的輸入/輸出對地電容值。相對于此，在使用本發(fā)明的工藝所制造的半導(dǎo)體元件中，由于對準(zhǔn)的精度得到改善，因而能夠在不影響崩潰電壓的情況下，降低輸入/輸出對地電容值且大幅降低半導(dǎo)體元件的漏電流，以獲得良率與效能相對較好的暫態(tài)電壓抑制器。

綜上所述，本發(fā)明通過使用光掩膜結(jié)構(gòu)做為光掩膜，或光掩膜結(jié)構(gòu)以及間隙壁做為光掩膜，再進(jìn)行離子植入工藝，可自行對準(zhǔn)間隙壁防止對準(zhǔn)誤差的產(chǎn)生，進(jìn)而有效 提高暫態(tài)電壓抑制器的工藝良率，從而在不影響崩潰電壓的情況下，穩(wěn)定地降低元件的漏電流。

雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，本領(lǐng)域相關(guān)技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視上附的申請權(quán)利要求書為準(zhǔn)。