本發(fā)明是有關(guān)于一種集成電路及其制造方法，且特別是有關(guān)于一種半導(dǎo)體元件及其制造方法。

背景技術(shù)：

存儲器是一種用來儲存信息或數(shù)據(jù)的半導(dǎo)體元件。在各種存儲器產(chǎn)品中，非易失性存儲器(non-volatile memory)允許多次的數(shù)據(jù)編程、讀取以及擦除操作，且甚至在存儲器的電源中斷之后還能夠保存儲存于其中的數(shù)據(jù)。由于這些優(yōu)點(diǎn)，非易失性存儲器已成為個人計(jì)算機(jī)與電子設(shè)備中廣泛使用的存儲器。

在已知的非易失性存儲器工藝中，于形成柵極結(jié)構(gòu)之后，通常是以單一層圖案化光刻膠層作為掩模來定義基底中柵極結(jié)構(gòu)之間的源極線。然而，于上述定義源極線步驟(包括干式刻蝕工藝、離子注入工藝等等)中，柵極結(jié)構(gòu)容易遭受刻蝕及離子撞擊而被破壞，因此柵極結(jié)構(gòu)的輪廓進(jìn)而元件的可靠性都會劣化。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明提供一種半導(dǎo)體元件及其制造方法，其中半導(dǎo)體元件可形成為具有改良的電荷儲存可靠性。

本發(fā)明的一實(shí)施例的半導(dǎo)體元件的制作方法，包括先于基底上形成彼此分隔的至少二個疊層結(jié)構(gòu)與分別位于所述疊層結(jié)構(gòu)上的至少二個硬掩模圖案。然后，于所述基底上形成圖案化掩模層，所述圖案化掩模層具有開口，所述開口裸露出所述硬掩模圖案的部分頂面及所述疊層結(jié)構(gòu)之間的部分所述基底。之后，以所述圖案化掩模層及所述硬掩模圖案為掩模，移除所裸露出的部分所述基底，以形成溝道。而后，以所述圖案化掩模層及所述硬掩模圖案為掩模，進(jìn)行離子注入工藝，以于所述溝道周圍的基底中 形成摻雜區(qū)。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，所述離子注入工藝的離子注入方向與所述基底的法線的夾角為23度至27度。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，所述硬掩模圖案的材料例如是氧化硅、氮化硅、氮氧化硅或其組合，且所述圖案化掩模層的材料例如是光刻膠材料。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件的制作方法，所述于所述基底中形成所述溝道的方法例如是非等向性刻蝕法。

本發(fā)明提出一種半導(dǎo)體元件，包括基底、多個疊層結(jié)構(gòu)及摻雜區(qū)。所述疊層結(jié)構(gòu)位于所述基底上，相鄰的所述疊層結(jié)構(gòu)之間的所述基底中具有溝道，其中各疊層結(jié)構(gòu)包括依序位于所述基底上的浮置柵極、柵間介電層及控制柵極。所述摻雜區(qū)位于所述溝道周圍的所述基底中，其中所述控制柵極的第一部分與第二部分的體積比小于12％，其中所述第一部分的導(dǎo)電性低于所述第二部分的導(dǎo)電性，且所述第一部分相對于所述第二部分靠近所述溝道的頂角。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，其中所述第一部分包括非晶硅，所述第二部分包括多晶硅。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，其中所述浮置柵極的第三部分與第四部分的體積比小于8％，其中所述第三部分的導(dǎo)電性低于所述第四部分的導(dǎo)電性，且所述第三部分相對于所述第四部分靠近所述溝道的側(cè)壁。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，其中所述第三部分包括非晶硅，所述第四部分包括多晶硅。

本發(fā)明提出一種半導(dǎo)體元件，包括基底、多個疊層結(jié)構(gòu)及摻雜區(qū)。所述疊層結(jié)構(gòu)位于所述基底上，相鄰的所述疊層結(jié)構(gòu)之間的所述基底中具有溝道，其中各疊層結(jié)構(gòu)包括依序位于所述基底上的浮置柵極、柵間介電層及控制柵極。所述摻雜區(qū)位于所述溝道周圍的所述基底中，其中所述控制柵極中多晶硅與非晶硅的交界面和所述控制柵極的底面所形成的銳角的角度介于82度至88度。

依照本發(fā)明實(shí)施例所述的半導(dǎo)體元件，其中所述浮置柵極中多晶硅與非晶硅的交界面和所述浮置柵極的底面所形成的銳角的角度介于84度至 89度。

基于上述，本發(fā)明使用雙層掩模(由圖案化光刻膠層及硬掩模圖案所構(gòu)成)而非已知的單層光刻膠掩模作為刻蝕掩模，用以保護(hù)疊層結(jié)構(gòu)，減少因刻蝕所造成的破壞。而且，藉由相同的雙層掩模作為注入掩模，可以保護(hù)疊層結(jié)構(gòu)的柵間介電層、控制柵極與浮置柵極，減少其因離子撞擊所造成的傷害，也減少離子撞擊后造成控制柵極及浮置柵極中的多晶硅轉(zhuǎn)變?yōu)榉蔷Ч璧那樾巍Ｒ虼?，本發(fā)明的半導(dǎo)體元件可形成為具有改良的電荷儲存的可靠度。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附圖式作詳細(xì)說明如下。

附圖說明

圖1A至圖1E為依照本發(fā)明的實(shí)施例所繪示的半導(dǎo)體元件制作流程剖面圖。

圖2為圖1E的疊層結(jié)構(gòu)的局部放大圖。

【符號說明】

100：基底

102：隧穿介電層

104、104a、104b、112、112a、112b：導(dǎo)體層

114：硬掩模層

114a、114b：硬掩模圖案

120：介電材料層

120a、120b：層間介電層

122：圖案化掩模層

124：摻雜區(qū)

126：開口

128：離子注入工藝

130：間隙壁

132：第一部分

134：第二部分

136：溝道

138、140：交界面

142：第三部分

144：第四部分

150a、150b：疊層結(jié)構(gòu)

θ：夾角

α、β：角度

H：深度

W1、W2：寬度

具體實(shí)施方式

圖1A至圖1E為依照本發(fā)明的實(shí)施例所繪示的半導(dǎo)體元件制作流程剖面圖。

首先，請參照圖1A，提供基底100，基底100例如是半導(dǎo)體基底，例如是硅基底或是硅化鍺基底?；?00上已形成有隧穿介電層102。隧穿介電層102的材料例如是氧化硅、氮氧化硅或介電常數(shù)高于4的介電材料。隧穿介電層102的形成方法包括進(jìn)行化學(xué)氣相沉積法、原位蒸汽生成法(ISSG)、低壓自由基氧化法(LPRO)或爐管氧化法等來形成。隧穿介電層102的厚度例如是至

之后，在隧穿介電層102上形成多條導(dǎo)體層104。各導(dǎo)體層104例如是沿著第一方向延伸。導(dǎo)體層104的形成方法包括先于隧穿介電層102上形成導(dǎo)體材料層。導(dǎo)體材料層的材料例如是摻雜多晶硅、非摻雜多晶硅或其組合，且其形成方法包括進(jìn)行化學(xué)氣相沉積法。導(dǎo)體材料層的厚度例如是至之后，再利用光刻與刻蝕工藝將導(dǎo)體材料層圖案化。在一實(shí)施例中，形成導(dǎo)體層104的步驟實(shí)質(zhì)上不會對隧穿介電層102進(jìn)行刻蝕，如圖1A所示，但本發(fā)明并不以此為限。在另一實(shí)施例中，形成導(dǎo)體層104的步驟也可以同時將隧穿介電層102圖案化。

然后，于基底100上依序形成介電材料層120、導(dǎo)體材料層112及硬掩模層114，以覆蓋隧穿介電層102及導(dǎo)體層104。在本實(shí)施例中，介電材料層120例如是由氧化層/氮化層/氧化層(Oxide/Nitride/Oxide，ONO) 所構(gòu)成的復(fù)合層，但本發(fā)明不限于此，此復(fù)合層可為三層或更多層。形成介電材料層120的方法包括進(jìn)行化學(xué)氣相沉積法或熱氧化法等。介電材料層120的厚度例如是至導(dǎo)體材料層112的材料例如是摻雜多晶硅、非摻雜多晶硅或其組合。形成導(dǎo)體材料層112的方法包括進(jìn)行化學(xué)氣相沉積法。導(dǎo)體材料層112的厚度例如是至硬掩模層114的材料例如是氧化硅、氮化硅、氮氧化硅或其組合。在本實(shí)施例中，硬掩模層114為單一材料層，但本發(fā)明不限于此。在另一實(shí)施例中，硬掩模層114亦可為由不同材料所構(gòu)成的復(fù)合層。形成硬掩模層114的方法包括進(jìn)行化學(xué)氣相沉積法。硬掩模層114的厚度例如是至

接著，請參照圖1B，利用光刻與刻蝕工藝將硬掩模層114、導(dǎo)體材料層112、介電材料層120與導(dǎo)體層104圖案化，以于基底100上形成至少二彼此分隔的疊層結(jié)構(gòu)150a與分別位于其上的至少二硬掩模圖案114a。各疊層結(jié)構(gòu)150a由下往上包括導(dǎo)體層104a、層間介電層120a與導(dǎo)體層112a。硬掩模圖案114a、導(dǎo)體層112a與層間介電層120a均沿著第二方向延伸。第二方向與第一方向不同，例如是彼此垂直。導(dǎo)體層104a形成為分開的島狀物，且多個島狀物位于一條導(dǎo)體層112a下方。在本實(shí)施例中，各導(dǎo)體層104a例如是作為浮置柵極，各層間介電層120a例如是作為柵間介電層，且各導(dǎo)體層112a例如是作為控制柵極。

然后，于基底100上形成圖案化掩模層122。圖案化掩模層122具有開口126，所述開口126裸露出疊層結(jié)構(gòu)150a之間的部分隧穿介電層102。在本實(shí)施例中，開口126可更裸露出疊層結(jié)構(gòu)150a上的硬掩模圖案114a的部分頂面。形成圖案化掩模層122的方法例如是在基底100上形成光刻膠層，然后再透過光刻工藝將光刻膠層圖案化。在一實(shí)施例中，所述開口126所裸露的區(qū)域是用來定義源極線的預(yù)定區(qū)域，但本發(fā)明并不以此為限。在另一實(shí)施例中，所述開口126所裸露的區(qū)域亦可是用來定義埋入式導(dǎo)體線(例如埋入式字線)的預(yù)定區(qū)域。

之后，請參照圖1C，以圖案化掩模層122及硬掩模圖案114a作為刻蝕掩模，進(jìn)行刻蝕工藝，移除開口126所裸露出的部分隧穿介電層102及下方的部分基底100，以在基底100中形成溝道136。刻蝕工藝可以是非等向性刻蝕工藝，例如是等離子體刻蝕。上述等離子體刻蝕例如是使用 CF₄作為反應(yīng)氣體的等離子體刻蝕或使用NF₃作為反應(yīng)氣體的等離子體刻蝕。在本實(shí)施例中，上述刻蝕工藝可同時移除部分的圖案化掩模層122及部分硬掩模圖案114a。

此外，在本實(shí)施例中，由于使用雙層刻蝕掩模(由圖案化掩模層122及硬掩模圖案114a所構(gòu)成)取代已知的單層圖案化光刻膠層，因此在進(jìn)行非等向性刻蝕工藝的過程中，上述雙層刻蝕掩模可以保護(hù)疊層結(jié)構(gòu)150a避免受到嚴(yán)重破壞。更具體地說，接近開口126的頂角的疊層結(jié)構(gòu)150a遭受到的刻蝕破壞可以大幅減少。因此，在進(jìn)行非等向性刻蝕工藝之后，疊層結(jié)構(gòu)150a的側(cè)壁仍具有接近垂直的輪廓。在一實(shí)施例中，疊層結(jié)構(gòu)150a頂面的寬度W1與底面的寬度W2之間的差值小于0.03μm。

其后，請參照圖1D，以圖案化掩模層122及硬掩模圖案114a作為注入掩模，進(jìn)行離子注入工藝128，以于溝道136周圍的基底100中形成摻雜區(qū)124。在本實(shí)施例中，在進(jìn)行離子注入工藝128的過程中，位于溝道136兩側(cè)的疊層結(jié)構(gòu)150a及硬掩模圖案114a遭受些許離子撞擊，使疊層結(jié)構(gòu)150a及硬掩模圖案114a分別轉(zhuǎn)變?yōu)榀B層結(jié)構(gòu)150b及硬掩模圖案114b，其中疊層結(jié)構(gòu)150b的導(dǎo)體層104a、導(dǎo)體層112a及層間介電層120a經(jīng)離子撞擊后分別轉(zhuǎn)變?yōu)閷?dǎo)體層104b、導(dǎo)體層112b及層間介電層120b。離子注入工藝128的離子注入方向與基底100的法線的夾角θ例如為23度至27度。

值得一提的是，在本實(shí)施例中，為了降低因離子撞擊而對疊層結(jié)構(gòu)150a造成的傷害，溝道136形成為具有較淺的深度，因此僅需進(jìn)行一次的離子注入工藝即可形成溝道136周圍的摻雜區(qū)124，而無需進(jìn)行已知的多次離子注入工藝。在一實(shí)施例中，摻雜區(qū)124的形成方法包括僅進(jìn)行一次的離子注入工藝，再利用熱擴(kuò)散法，以將摻質(zhì)擴(kuò)散至溝道136周圍。在本實(shí)施例中，溝道136的深度H例如是至

此外，在本實(shí)施例中，由于是以圖案化掩模層122及硬掩模圖案114a同時作為注入掩模，因此在進(jìn)行離子注入工藝128的過程中，圖案化掩模層122及硬掩模圖案114a皆可以保護(hù)疊層結(jié)構(gòu)150a，降低疊層結(jié)構(gòu)150a因遭受離子撞擊所造成的傷害。另外，各疊層結(jié)構(gòu)150a中的導(dǎo)體層104a(作為浮置柵極)及導(dǎo)體層112a(作為控制柵極)中的多晶硅遭受離子撞 擊后會部分轉(zhuǎn)變?yōu)榉蔷Ч?，因而降低電荷儲存可靠性。由于?jīng)圖1C的刻蝕工藝后的疊層結(jié)構(gòu)150a仍具有接近垂直的側(cè)壁，且此種垂直的側(cè)壁輪廓有助于降低對疊層結(jié)構(gòu)150a的離子撞擊損害，因此可減少導(dǎo)體層104a及導(dǎo)體層112a的由多晶硅轉(zhuǎn)變?yōu)榉蔷Ч璧霓D(zhuǎn)變量。

接著，請參照圖1E，移除圖案化掩模層122。移除圖案化掩模層122的方法包括進(jìn)行濕式剝除法、干式剝除法或其組合。之后，移除硬掩模圖案114b。移除硬掩模圖案114b的方法包括進(jìn)行非等向性刻蝕法。然后，于疊層結(jié)構(gòu)150b(或溝道136)的側(cè)壁上分別形成間隙壁130。間隙壁130的材料例如是氧化硅、氮化硅、氮氧化硅或其組合。間隙壁130的形成方法包括先進(jìn)行化學(xué)氣相沉積工藝再進(jìn)行非等向性刻蝕工藝。在形成間隙壁130的步驟之后，可再進(jìn)行自行對準(zhǔn)硅化工藝。至此，完成本發(fā)明的半導(dǎo)體元件的制作。

本發(fā)明的半導(dǎo)體元件可參照圖1E說明如下。如圖1E所示，本發(fā)明的半導(dǎo)體元件包括基底100、多個疊層結(jié)構(gòu)150b、摻雜區(qū)124以及多個間隙壁130。疊層結(jié)構(gòu)150b位于基底100上，相鄰的疊層結(jié)構(gòu)150b之間的基底100中具有溝道136，其中各疊層結(jié)構(gòu)150b包括依序位于基底100上的導(dǎo)體層104b(作為浮置柵極)、層間介電層120b(作為柵間介電層)及導(dǎo)體層112b(作為控制柵極)。摻雜區(qū)124位于溝道136周圍的基底100中。間隙壁130分別位于疊層結(jié)構(gòu)150b的側(cè)壁上。

在一實(shí)施例中，導(dǎo)體層112b(作為控制柵極)的第一部分132與第二部分134的體積的比例小于12％。第一部分132的導(dǎo)電性低于第二部分134的導(dǎo)電性，且第一部分132相對于第二部分134靠近溝道136的頂角與側(cè)壁。第一部分132例如是非晶硅，第二部分134例如是多晶硅。導(dǎo)體層104b(作為浮置柵極)的第三部分142與第四部分144的體積的比例小于8％。第三部分142的導(dǎo)電性低于第四部分144的導(dǎo)電性，且第三部分142相對于第四部分144靠近溝道136的側(cè)壁。第三部分142例如是非晶硅，第四部分144例如是多晶硅。

圖2為圖1E的疊層結(jié)構(gòu)的局部放大圖。如圖2所示，在一實(shí)施例中，導(dǎo)體層112b(作為控制柵極)中多晶硅與非晶硅的交界面138和導(dǎo)體層112b的底面所形成的銳角的角度α介于82度至88度。此外，導(dǎo)體層104b (作為浮置柵極)中多晶硅與非晶硅的交界面140和導(dǎo)體層104b的底面所形成的銳角的角度β介于84度至89度。

綜上所述，本發(fā)明中，在進(jìn)行刻蝕工藝以定義溝道的過程中，通過雙層掩模(由圖案化光刻膠層及硬掩模圖案所構(gòu)成)作為刻蝕掩模，可以保護(hù)疊層結(jié)構(gòu)，減少溝道兩側(cè)的疊層結(jié)構(gòu)的側(cè)壁受到刻蝕破壞，且避免疊層結(jié)構(gòu)的側(cè)壁變?yōu)閮A斜輪廓的情形。而且，在進(jìn)行離子注入工藝以定義溝道周圍的摻雜區(qū)的過程中，相同的雙層掩?？梢员Ｗo(hù)疊層結(jié)構(gòu)的柵間介電層、控制柵極與浮置柵極，降低柵間介電層、控制柵極與浮置柵極因遭受離子撞擊所造成的傷害，也可減少離子撞擊后造成控制柵極及浮置柵極中的多晶硅轉(zhuǎn)變?yōu)榉蔷Ч璧霓D(zhuǎn)變量，進(jìn)而提升電荷儲存的可靠度。

雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。