本發(fā)明涉及一種半導體結構及其制造方法，且特別是涉及一種具有高擊穿電壓的半導體結構及其制造方法。

背景技術：

集成電路技術在其特征尺寸(feature size)及集成密度(integration density)上的發(fā)展，而將多種金屬氧化物半導體晶體管裝置(MOS transistor device)整合至單一晶片(或晶元)中。舉例而言，高壓金屬氧化物半導體晶體管裝置以及混合信號電路(mixed-signal circuit)可以結合并提供多種應用。對于高電壓金屬氧化物半導體晶體管裝置而言，例如是可以承受高電壓的側向擴散金屬氧化物半場效晶體管(lateral diffused MOSFET transistor；LDMOS)，為了在高電壓環(huán)境運作，高擊穿電壓(breakdown voltage；BVD)以及高可靠性已經是目前已知的關鍵因素。

然而，側向擴散金屬氧化物半場效晶體管的制作工藝及其結構對于其操作及功能都具有相當關鍵的影響。因此，持續(xù)地研發(fā)并改良高壓半導體裝置及其制作工藝仍然是業(yè)界的目標。

技術實現要素：

本發(fā)明的目的在于提供一種半導體結構及其制造方法，實施例的半導體結構中，虛擬接觸結構的多個虛擬插塞的多個深度朝向漏極區(qū)遞減，因此可以有效地分散電場分布，而達到提高擊穿電壓的效果。

為達上述目的，根據本發(fā)明內容的一實施例，提出一半導體結構。半導體結構包括一基板、一漏極區(qū)、一源極區(qū)、一柵極以及一虛擬接觸結構(dummy contact structure)。漏極區(qū)及源極區(qū)形成于基板中。柵極形成于基板上且位于漏極區(qū)和源極區(qū)之間。虛擬接觸結構形成于基板上，虛擬接觸結構包括多個虛擬插塞(dummy plugs)，此些虛擬插塞具有多個深度，此些深度朝向漏極區(qū)遞減。

根據本發(fā)明內容的另一實施例，提出一半導體結構的制造方法。半導體結構的制造方法包括以下步驟：提供一基板；形成一漏極區(qū)及一源極區(qū)于基板中；形成一柵極于基板上且位于漏極區(qū)和源極區(qū)之間；以及形成一虛擬接觸結構于基板上，虛擬接觸結構包括多個虛擬插塞，此些虛擬插塞具有多個深度，此些深度朝向漏極區(qū)遞減。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉優(yōu)選實施例，并配合所附的附圖，作詳細說明如下：

附圖說明

圖1A為本發(fā)明內容一實施例的半導體結構的剖面示意圖；

圖1B為本發(fā)明內容一實施例的半導體結構的局部上視示意圖；

圖2為本發(fā)明內容另一實施例的半導體結構的示意圖；

圖3A～圖3C為本發(fā)明內容的實施例的半導體結構的電力線分布示意圖；

圖4A～圖4C為本發(fā)明內容一實施例的半導體結構的制造方法示意圖。

符號說明

100、200：半導體結構

102：基板

104：第一注入區(qū)

110：絕緣結構

120：第二注入區(qū)

130：柵極

130e、140e：邊緣

132：柵極介電層

134：柵極導電層

136：分隔物

140D：漏極區(qū)

140S：源極區(qū)

150：介電結構

160：柵極接觸孔

162：源極接觸孔

164：漏極接觸孔

170：柵極接觸結構

170w、181w～185w：寬度

171：導線層

172：源極接觸結構

174：漏極接觸結構

180：虛擬接觸結構

181～187：虛擬插塞

181d～185d：深度

481～485：虛擬插塞孔

D1：第一距離

D2：第二距離

Dr：擴散區(qū)

S：間距

STI：淺溝槽隔離

具體實施方式

根據本發(fā)明內容的實施例，半導體結構中，虛擬接觸結構的多個虛擬插塞的多個深度朝向漏極區(qū)遞減，因此可以有效地分散電力線分布，而達到提高擊穿電壓的效果。附圖中相同的標號用以標示相同或類似的部分。需注意的是，附圖已簡化以利清楚說明實施例的內容，實施例所提出的細部結構僅為舉例說明之用，并非對本發(fā)明內容欲保護的范圍做限縮。具有通常知識者當可依據實際實施態(tài)樣的需要對該些結構加以修飾或變化。

圖1A繪示根據本發(fā)明內容一實施例的半導體結構100的剖面示意圖，圖1B繪示根據本發(fā)明內容一實施例的半導體結構100的局部上視示意圖。如圖1A～圖1B所示，半導體結構100包括一基板102、一漏極區(qū)140D、一源極區(qū)140S、一柵極130以及一虛擬接觸結構(dummy contact structure)180。漏極區(qū)140D及源極區(qū)140S形成于基板102中。柵極130形成于基板102上且位于漏極區(qū)140D和源極區(qū)140S之間。虛擬接觸結構180形成于基板102上，虛擬接觸結構180包括多個虛擬插塞(dummy plugs)，此些虛擬插塞具有多個深度，此些深度朝向漏極區(qū)140D遞減。

舉例而言，如圖1A所示，本實施例中，虛擬接觸結構180包括5個虛擬插塞181～185，且此些虛擬插塞181～185分別具有深度181d～185d，其中最遠離漏極區(qū)140D的深度181d為最大，而深度181d至深度185d漸次減小，最靠近漏極區(qū)140D的深度185d最小。

實施例中，半導體結構100還包括一介電結構150，介電結構150形成于基板102上，虛擬插塞形成于介電結構150中。介電結構150例如是層間介電層(ILD)。

實施例中，漏極區(qū)140D和源極區(qū)140S具有第一導電型，例如是N型導電型；基板102具有第二導電型，例如是P型導電型。虛擬插塞是由導電材料所制成，例如是多晶硅或鎢。

如圖1A所示，虛擬插塞中具有最小深度者和柵極130的邊緣130e相隔一第一距離D1，柵極130的邊緣130e和漏極區(qū)140D的邊緣140e相隔一第二距離D2，且第一距離D1相對于第二距離D2的比例D1/D2為小于或等于2/3。一實施例中，此比例D1/D2例如大約是1/2。舉例而言，本實施例中，虛擬接觸結構180包括5個虛擬插塞181～185，則第一距離D1是具有最小深度的虛擬插塞185和柵極130的邊緣130e之間的距離。

一些實施例中，虛擬插塞中具有最小深度者和柵極130的邊緣130e之間的第一距離D1會根據虛擬插塞的數目而有所改變。以柵極130的邊緣130e和漏極區(qū)140D的邊緣140e的第二距離D2為3.0微米為例，虛擬插塞的數目為4時(虛擬接觸結構180包括4個虛擬插塞)，第一距離D1例如是0.79微米；虛擬插塞的數目為5時，第一距離D1例如是1.01微米；虛擬插塞的數目為6時，第一距離D1例如是1.22微米；虛擬插塞的數目為7時，第一距離D1例如是1.42微米；虛擬插塞的數目為8時，第一距離D1例如是1.82微米；虛擬插塞的數目為9時，第一距離D1例如是2.07微米。

實施例中，虛擬插塞的數目為至少2。一些實施例中，虛擬插塞的數目為3以上時，此些虛擬插塞的任兩相鄰者以一間距(spacing)S相隔開來；一實施例中，此些間距可以為相同。也就是說，當虛擬接觸結構180包括3個虛擬插塞，且此3個虛擬插塞之間具有兩個間距S時，此兩個間距S可以實質上為相同，也就是此3個虛擬插塞之間為實質上等間距。舉例而言，一實施例中，如圖1A所示的結構中，虛擬接觸結構180包括5個虛擬插塞181～185，則虛擬插塞181～185之間的四個間距S可以實質上為相同。

一些實施例中，多個虛擬插塞的多個深度例如是以一深度差距(depth interval)朝向漏極區(qū)140D遞減，此深度差距例如是0.01～0.2微米(μm)。換言之，此深度差距表示相鄰的兩個虛擬插塞的深度之間的差異。舉例而言，如圖1A所示的實施例中，虛擬插塞181的深度181d和虛擬插塞182的深度182d相差0.01～0.2微米，虛擬插塞182的深度182d和虛擬插塞183的深度183d相差0.01～0.2微米，虛擬插塞183的深度183d和虛擬插塞184的深度184d相差0.01～0.2微米，虛擬插塞184的深度184d和虛擬插塞185的深度185d相差0.01～0.2微米。此些深度差距的實際數值可以至少有其中兩個相同，可以都相同，也可以都不同。

一些實施例中，多個虛擬插塞的多個深度例如是以一深度遞減比例(depth decreasing ratio)朝向漏極區(qū)140D遞減，此深度遞減比例例如是1％～30％。此深度遞減比例定義為多個虛擬插塞中的相鄰兩者的深度的一差值相對于相鄰兩者的兩個深度的較大者的比例。換言之，此深度遞減比例表示相鄰的兩個虛擬插塞的深度減少的比例。舉例而言，如圖1A所示的實施例中，虛擬插塞181的深度181d和虛擬插塞182的深度182d的差值相對于虛擬插塞181的深度181d的一比例為1％～30％；也就是說，虛擬插塞182的深度182d相較于虛擬插塞181的深度181d減少了1％～30％，而虛擬插塞182的深度182d是虛擬插塞181的深度181d的70％～99％。類似地，深度182d和深度183d的差值相對于深度182d的比例為1％～30％，深度183d和深度184d的差值相對于深度183d的比例為1％～30％，深度184d和深度185d的差值相對于深度184d的比例為1％～30％。此些深度遞減比例的實際數值可以至少有其中兩個相同，可以都相同，也可以都不同。

如圖1B所示，其中繪示對應半導體結構100的擴散區(qū)(diffusion region)Dr的虛擬插塞181～185的上視圖。實施例中，多個虛擬插塞具有多個寬度，此些寬度朝向漏極區(qū)140D遞減。

舉例而言，如圖1B所示，本實施例中，虛擬接觸結構180的5個虛擬插塞181～185分別具有寬度181w～185w，其中最遠離漏極區(qū)140D的寬度181w為最大，而寬度181w至深度185w漸次減小，最靠近漏極區(qū)140D的寬度185w最小。

一些實施例中，多個虛擬插塞的多個寬度例如是以一寬度差距(width interval)朝向漏極區(qū)140D遞減，此寬度差距例如是0.01～0.1微米。換言之， 此寬度差距表示相鄰的兩個虛擬插塞的寬度之間的差異。舉例而言，如圖1B所示的實施例中，虛擬插塞181的寬度181w和虛擬插塞182的寬度182w相差0.01～0.1微米，虛擬插塞182的寬度182w和虛擬插塞183的寬度183w相差0.01～0.1微米，虛擬插塞183的寬度183w和虛擬插塞184的寬度184w相差0.01～0.1微米，虛擬插塞184的寬度184w和虛擬插塞185的寬度185w相差0.01～0.1微米。此些寬度差距的實際數值例如是逐漸遞減。

一些實施例中，多個虛擬插塞的多個寬度例如是以一寬度遞減比例(width decreasing ratio)朝向漏極區(qū)140D遞減，此寬度遞減比例例如是5％～80％。此寬度遞減比例定義為多個虛擬插塞中的相鄰兩者的寬度的一差值相對于相鄰兩者的兩個寬度的較大者的比例。換言之，此寬度遞減比例表示相鄰的兩個虛擬插塞的寬度減少的比例。舉例而言，如圖1B所示的實施例中，虛擬插塞181的寬度181w和虛擬插塞182的寬度182w的差值相對于虛擬插塞181的寬度181w的一比例為5％～80％；也就是說，虛擬插塞182的寬度182w相較于虛擬插塞181的寬度181w減少了5％～80％，虛擬插塞182的寬度182w是虛擬插塞181的寬度181d的20％～95％。類似地，寬度182w和寬度183w的差值相對于寬度182w的比例為5％～80％，寬度183w和寬度184w的差值相對于寬度183w的比例為5％～80％，寬度184w和寬度185w的差值相對于寬度184w的比例為5％～80％。此些寬度遞減比例的實際數值可以至少有其中兩個相同，可以都相同，也可以都不同。

一實施例中，虛擬插塞181～185的寬度181w～185w分別為0.15微米、0.14微米、0.13微米、0.12微米和0.11微米，虛擬插塞181～185的深度181d～185d分別為0.55微米、0.50微米、0.45微米、0.40微米和0.35微米，虛擬插塞181～185之間的間距S均為0.1微米。虛擬插塞185和柵極130的邊緣130e之間的第一距離D1為1.01微米，柵極130的邊緣130e和漏極區(qū)140D的邊緣140e的第二距離D2為3.0微米。

實施例中，半導體結構100還包括一柵極接觸結構170，柵極接觸結構170電連接至柵極130，例如是電連接至柵極導電層134。虛擬接觸結構180電連接至柵極接觸結構170，舉例而言，虛擬接觸結構180可經由導線層(wire)171電連接至柵極接觸結構170。一實施例中，柵極接觸結構170的寬度170w大于此些虛擬插塞的寬度。

如圖1A所示，半導體結構100還可包括一絕緣結構110，絕緣結構110 形成于基板102中，且虛擬接觸結構180與絕緣結構110彼此分隔開來。

實施例中，如圖1A所示，半導體結構100可包括至少一個淺溝槽隔離(shallow trench isolation)STI，淺溝槽隔離STI形成于基板102內，用以提供多個元件之間的電性隔離。

如圖1A所示，半導體結構100還可包括一第一注入區(qū)104和一第二注入區(qū)120，第一注入區(qū)104和第二注入區(qū)120形成于基板102中。第一注入區(qū)104具有第一導電型，例如是N型注入區(qū)；第二注入區(qū)120具有P型導電型，例如是P型注入區(qū)。漏極區(qū)140D和淺溝槽隔離STI形成于第一注入區(qū)104中。源極區(qū)140S形成于第二注入區(qū)120中。

如圖1A所示，半導體結構100還包括一源極接觸結構172和一漏極接觸結構174，源極接觸結構172電連接至源極區(qū)140S，漏極接觸結構174電連接至漏極區(qū)140D。

圖2繪示根據本發(fā)明內容另一實施例的半導體結構200的示意圖。本實施例中與前述實施例相同或相似的元件沿用同樣或相似的元件標號，且相同或相似元件的相關說明請參考前述，在此不再贅述。

如圖2所示，本實施例的半導體結構200與前述實施例的半導體結構100的主要差異在于，絕緣結構110形成于基板102中，且虛擬接觸結構180的至少一部分延伸至絕緣結構110中。

本實施例中，絕緣結構110例如是場氧化層(FOX)或是淺溝槽隔離(shallow trench isolation，STI)。如圖2所示，虛擬接觸結構180的虛擬插塞181～184延伸至絕緣結構110中，而虛擬插塞185并未延伸至絕緣結構110中。其他實施例中，也可以令全部的虛擬插塞延伸至絕緣結構110中(未繪示于圖中)。

圖3A～圖3C繪示根據本發(fā)明內容的實施例的半導體結構的電力線分布示意圖。詳細來說，半導體結構100/200例如用于高壓金屬氧化物半晶體管裝置。

圖3A中的結構僅具有一個虛擬插塞181，電力線較集中在靠近柵極導電層134(柵極130)的區(qū)域。圖3B的結構中，虛擬接觸結構180具有5個虛擬插塞181～185，則位于柵極導電層134的邊緣的區(qū)域的電力線分布較為分散。更進一步，圖3C的結構中，虛擬接觸結構180具有7個虛擬插塞181～187，則電力線便更往遠離柵極130的方向(也就是漏極區(qū)140D)分布，因而使得位 于柵極導電層134的邊緣的區(qū)域的電力線分布更加分散。如此一來，經由設置多個虛擬插塞，則可以降低位于柵極導電層134的邊緣的區(qū)域的電力線分布密集程度，進而有效提高裝置的擊穿電壓。

以下更進一步提供多個實施例與比較例，實施例1～8的裝置分別包括2～9個虛擬插塞，且此些虛擬插塞的深度朝向漏極區(qū)140D遞減。比較例1的裝置不包括任何虛擬接觸結構，比較例2的裝置包括僅1個虛擬插塞，比較例3～10的裝置分別包括2～9個具有相同深度的虛擬插塞。以下表1列示實施例1～8和比較例1～10的虛擬插塞數目、臨界電壓(VTO)、線性漏極電流(Idl)、導通電阻(Ron)和擊穿電壓(BVD)。

表1

由表1可看出，裝置具有多個虛擬插塞且其深度朝向漏極區(qū)140D遞減，則可以更加有效地分散電場分布，而達到提高擊穿電壓的效果。

圖4A～圖4C繪示根據本發(fā)明內容一實施例的半導體結構的制造方法示意圖。

如圖4A所示，提供基板102、以及形成第一注入區(qū)104和第二注入區(qū)120于基板102中。基板102例如是P型硅基板，第一注入區(qū)104例如是N型注入區(qū)，第二注入區(qū)120例如是P型注入區(qū)。

并且，形成漏極區(qū)140D、源極區(qū)140S和至少一個淺溝槽隔離STI于基板102中。漏極區(qū)140D和淺溝槽隔離STI形成于第一注入區(qū)104中，源極區(qū)140S形成于第二注入區(qū)120中。并且，形成絕緣結構110于基板102中。

然后，形成一絕緣結構110于基板102中，以及形成柵極130于基板102上且位于漏極區(qū)140D和源極區(qū)140S之間。如圖4A所示，形成柵極介電層132和柵極導電層134于基板102上，接著形成分隔物(spacer)136于柵極130(柵極導電層134)的側壁上。接著，形成絕緣材料(150)于基板102上。

如圖4B所示，形成多個虛擬插塞孔(dummy plug holes)481～485于絕緣材料中。此些虛擬插塞孔481～485具有多個寬度，請同時參照圖1A，此些虛擬插塞孔的寬度分別對應至后續(xù)形成的虛擬插塞181～185的寬度181w～185w，此些虛擬插塞孔481～485的寬度朝向漏極區(qū)140D遞減，且此些虛擬插塞孔481～485的深度181d～185d也朝向漏極區(qū)140D遞減。如圖4B所示，此些虛擬插塞孔481～485與絕緣結構110彼此分隔開來。

詳細來說，例如是以一蝕刻制作工藝形成虛擬插塞孔481～485。經由控制虛擬插塞孔的寬度，使虛擬插塞孔481～485的寬度朝向漏極區(qū)140D遞減，因此蝕刻而成的虛擬插塞孔481～485的深度181d～185d也朝向漏極區(qū)140D遞減。

并且，形成一柵極接觸孔(gate contact hole)160于絕緣材料中，柵極接觸孔160的寬度(也就是后續(xù)形成的柵極接觸結構170的寬度170w)大于虛擬插塞孔481～485的寬度。

并且，形成一源極接觸孔162和一漏極接觸孔164于絕緣材料中。實施例中，虛擬插塞孔481～485、柵極接觸孔160、源極接觸孔162和漏極接觸孔164可以在同一個步驟中制作，例如是由同一個蝕刻制作工藝所制作而成。

接著，如圖4C所示，將一導電材料填入虛擬插塞孔481～485中，以形成多個虛擬插塞181～185的虛擬接觸結構180于基板102上，虛擬插塞181～185的深度朝向漏極區(qū)140D遞減。導電材料例如是多晶硅或鎢。

并且，將一導電材料填入柵極接觸孔160、源極接觸孔162和漏極接觸孔164中，以分別形成柵極接觸結構170、源極接觸結構172和漏極接觸結構174。實施例中，用來制作虛擬插塞181～185、柵極接觸結構170、源極接觸結構172和漏極接觸結構174的導電材料可以為相同或不同。

至此，形成如圖4C(圖1A)所示的半導體結構100。如圖4C所示的半導體結構100的相關敘述如前所述，于此不再贅述。

根據另一實施例的制造方法，也可以在形成虛擬插塞孔481～485時，令虛擬插塞孔481～485中的至少一部分延伸至絕緣結構110中，例如令虛擬插塞孔481～484的深度延伸至絕緣結構110中、而虛擬插塞孔485的深度并未延伸至絕緣結構110中。如此一來，將導電材料填入虛擬插塞孔481～485后，則可以形成如圖2所示的虛擬插塞181～185。

綜上所述，雖然結合以上優(yōu)選實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，可作各種的更動與潤飾。因此，本發(fā)明的保護范圍應當以附上的權利要求所界定的為準。