本發(fā)明涉及FinFET結構以及用于制造FinFET結構的方法。

背景技術：

半導體集成電路(IC)工業(yè)經歷了快速增長。在IC材料和設計中的技術進步產生了一代代的IC，其中，每一代比之前一代具有更小和更復雜的電路。在IC進化的過程中，功能密度(即，每個芯片區(qū)域的互連器件的數量)具有普遍的增加，同時幾何尺寸(即，可使用制造工藝生成的最小部件(或傳輸線))在減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。

這樣的按比例縮小也增大了處理和制造IC的復雜性，以及為了實現這些益處，需要IC工藝和制造中的類似發(fā)展。例如，三維晶體管，諸如鰭狀場效應晶體管(FinFET)被引入用于替代平面型晶體管。鰭狀晶體管具有溝道(被稱為鰭溝道)與頂面和相對的側壁相聯系。鰭溝道具有由頂面和相對的側壁限定的總溝道寬度。盡管目前FinFET器件和制造FinFET器件的方法普遍足夠用于它們的預期目的，但它們并非在所有方面令人滿意。例如，鰭寬度和輪廓的變化，特別是在鰭的端部處，提升了在FinFET工藝發(fā)展中的挑戰(zhàn)。在這個范圍內的改進是被期望的。

技術實現要素：

為了解決現有技術中的問題，根據本發(fā)明的一些實施例，提供了一種FinFET結構，包括：鰭；以及圍繞所述鰭的第一部分的柵極；其中，所述鰭的所述第一部分中的摻雜劑濃度低于約1E17/cm³。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述鰭的所述第二部分的摻雜劑濃度大于約5E18/cm³。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述鰭的所述第二部分的摻雜劑濃度大于約5E18/cm³；還包括圍繞所述鰭的所述第二部分的絕緣層，其中，所述絕緣層包括下層和上層，所述下層設置在連接至所述鰭的襯底上方并具有大于約1E19/cm³的摻雜劑濃度。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述絕緣層包括下層和上層，所述上層設置在所述下層上方并且具有低于約1E17/cm³的摻雜劑濃度。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述鰭的所述第二部分的摻雜劑濃度大于約5E18/cm³；所述鰭的所述第二部分還包括鄰近所述鰭的所述第一部分與所述第二部分的界面的重摻雜區(qū)域，所述重摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述鰭的所述第二部分的摻雜劑濃度大于約5E18/cm³；所述鰭的所述第二部分還包括鄰近所述鰭的所述第一部分與所述第二部分的界面的重摻雜區(qū)域，所述重摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同；所述重摻雜區(qū)域的摻雜劑濃度大于約1E19/cm³。

在上述FinFET結構中，還包括圍繞所述鰭的第二部分的絕緣層，其中，所述鰭的所述第二部分的摻雜劑濃度大于約5E18/cm³；所述鰭的所述第二部分還包括鄰近所述鰭的所述第一部分與所述第二部分的界面的重摻雜區(qū)域，所述重摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同；其中，所述鰭的所述第二部分還包括位于所述重摻雜區(qū)域下面的輕摻雜區(qū)域，所述輕摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同。

根據本發(fā)明的另一些實施例，提供了一種MOS結構，包括：鰭；以及圍繞所述鰭的阱部分的絕緣層，所述鰭的溝道部分從所述絕緣層突出，其中，所述絕緣層的上部中的摻雜劑濃度基本上低于所述絕緣層的下部中的摻雜劑濃度。

在上述MOS結構中，其中，所述上部的摻雜劑濃度低于約1E17/cm³。

在上述MOS結構中，其中，通過金屬柵極圍繞所述溝道部分，所述溝道區(qū)域的摻雜劑濃度低于約1E17/cm³。

在上述MOS結構中，其中，所述阱部分的摻雜劑濃度大于約5E18/cm³。

在上述MOS結構中，其中，通過金屬柵極圍繞所述溝道部分，所述溝道區(qū)域的摻雜劑濃度低于約1E17/cm³；所述阱部分還包括鄰近所述溝道部分的防穿通區(qū)域，所述防穿通區(qū)域的頂部和底部之間的濃度差少于約3％。

在上述MOS結構中，其中，所述絕緣層的所述上部和所述下部為之間具有界面的兩層。

根據本發(fā)明的又一些實施例，提供了一種用于制造FinFET結構的方法，包括：形成部分地設置在第一絕緣層中的半導體鰭；形成覆蓋從所述第一絕緣層突出的部分的所述半導體鰭的頂面和側壁的掩模層；去除所述第一絕緣層的一部分以暴露所述半導體鰭的側壁；以及通過傾角注入工藝摻雜所述半導體鰭。

在上述方法中，還包括在所述第一絕緣層上方形成第二絕緣層。

在上述方法中，還包括在所述半導體鰭的頂面上方形成包括氧化物層和氮化物層的多層。

在上述方法中，其中，形成覆蓋從所述第一絕緣層突出的部分的所述半導體鰭的頂面和側壁的掩模層包括在從所述第一絕緣層突出的部分的所述半導體鰭的所述頂面和所述側壁上方毯式沉積掩模層。

在上述方法中，其中，去除所述第一絕緣層的一部分以暴露所述半導體鰭的所述側壁包括：去除沉積在所述第一絕緣層的頂面上方的所述掩模層；以及將所述第一絕緣層的一部分蝕刻至預定深度。

在上述方法中，其中，所述通過所述傾角注入工藝摻雜所述半導體鰭包括以約1KeV或低于約1KeV的能量執(zhí)行小傾角注入。

在上述方法中，還包括從所述半導體鰭去除所述掩模層。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發(fā)明的方面。應該強調的是，根據工業(yè)中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以被任意增加或減少。

圖1示出根據本發(fā)明的一些實施例的FinFET結構的立體圖。

圖2示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。

圖3示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。

圖4示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。

圖5示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。

圖6示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。

圖7是示出根據本發(fā)明的一些實施例在預定的注入能量下的注入深度和摻雜濃度之間的關系的圖表。

圖8是示出根據本發(fā)明的一些實施例載流子遷移率和摻雜密度之間的關系的圖表。

圖9示出根據本發(fā)明的一些實施例的用于制造FinFET結構的方法的工序。

圖10至圖22示出根據本發(fā)明的一些實施例在用于制造FinFET結構的工序中的截面圖。

具體實施方式

以下公開提供了用于實現所提供的主題的不同特征的許多不同的實施例或實例。以下描述部件和配置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不意為限制。例如，在以下描述中第一部件形成在第二部件上方或在第二部件上可包括第一部件和第二部件被形成為直接接觸的實施例，并且還可包括形成位于第一部件和第二部件之間的附加部件以使第一部件和第二部件可不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參照標號和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所述的各個實施例和/或配置之間的關系。

另外，空間關系術語，諸如“在...之下”、“下面”、“低于”、“在…之上”、“上面”等等，可用于本文以簡化在附圖中示出的一個元件或部件與另一個(或一些)元件或部件的關系的描述。除在附圖中所描述出的定向，空間關系術語包含器件在使用或操作時的不同定向。裝置可以其他方式定向(旋轉90度或處于其他定向)，并且在此使用的空間關系描述符可同樣地作出相應的解釋

通過離子注入在塊狀硅(Si)鰭中形成特定導電類型的半導體阱可在鰭形成后執(zhí)行。例如，在通常情況下，離子穿過設置在鰭的頂面的保護層被注入到鰭的預定深度中。換言之，離子束垂直于晶圓表面、穿過保護層行進、并到達鰭的預定深度處?？赏ㄟ^施加于離子的能量來控制摻雜劑量或摻雜劑濃度。然而，穿過鰭的頂面的注入(在下文中“鰭頂注入”)不可避免地引入導致鰭中的載流子遷移率降低的大量晶體晶格缺陷。

鰭頂注入后，將大于約1E17/cm³的不期望的本底摻雜劑濃度引入到鰭中，包括布置在靠近鰭的頂面和側壁中的溝道區(qū)域。由于電離雜質擴散效應，不僅溝道區(qū)域中的載流子遷移率顯著降低，而且器件性能也受到很大的影響。此外，由高能摻雜劑的行進導致的晶格缺陷以及由于鰭頂注入而在鰭的界面和柵極氧化物層之間產生的表面粗糙度導致更多的載流子擴散。

可通過垂直的鰭頂注入或通過傾斜的鰭頂注入在鰭中在比半導體阱區(qū)域淺的深度處形成防穿通(anti-punch through)區(qū)域。兩個措施引起在鰭的溝道區(qū)域處的大于1E17/cm³的不期望的本底摻雜劑濃度。

因此，摻雜劑濃度關于在被注入的目標中的不同深度值呈現高斯分布，電離的摻雜劑必須在目標中行進的通道越長，可被觀察到的高斯分布越明顯。前述的摻雜劑濃度分布破壞了在預定區(qū)域處(諸如鰭結構中的阱或防穿通)的摻雜劑濃度的均勻性。例如，防穿通區(qū)域處的均勻的摻雜劑濃度可獲得更好的FinFET結構中的短溝道控制。

考慮到上面的討論，具有基本無摻雜劑溝道區(qū)域和不均勻的摻雜區(qū)域(諸如阱和防穿通)的FinFET結構期望獲得在不斷縮小的FinFET結構中的更大的載流子遷移率、更好的器件性能、以及抑制短溝道效應。在本發(fā)明的一些實施例中，提供一種FinFET結構，其包括鰭和圍繞鰭的溝道部分的柵極。鰭的溝道部分中的摻雜劑濃度低于約1E17/cm³。在本發(fā)明的一些實施例中，提供一種制造本文描述的FinFET結構的方法。可通過二次離子質譜法(SIMS)檢測在本文描述的半導體鰭的特定部分或區(qū)域處的摻雜劑濃度。

參照本發(fā)明的圖1。圖1是根據本發(fā)明的一些實施例的FinFET結構10 的立體圖。兩個鰭101從半導體襯底100突出并被絕緣層103(諸如淺溝槽隔離(STI))圍繞。柵極105設置在鰭101和絕緣層103上方，圍繞鰭101的第一部分。在一些實施例中，柵極105為具有多個共形金屬層的金屬柵極。在一些實施例中，圖1中的FinFET結構10可具有部分地位于鰭101的頂面下方的凸起的源極和漏極(未示出)。第一部分指的是鰭101的高于相鄰的絕緣區(qū)域103且被柵極105所圍繞的部分。例如，沿著圖1中的線AA切開的截面可呈現被柵極105圍繞的矩形的第一部分。在一些實施例中，第一部分的摻雜劑濃度低于預定值，使得本領域技術人員可不視為有意摻雜的區(qū)域，例如，低于約1E17/cm³。在一些實施例中，從位于鰭的第一部分的下方的防穿通區(qū)域擴散的摻雜劑有助于第一部分的摻雜劑濃度。

圖2示出了根據本發(fā)明的一些實施例的FinFET結構的截面圖。圖2中的截面圖可為在本發(fā)明的一些FinFET結構中沿著圖1的線AA切開的。鰭101的第一部分107在虛線的橢圓中被圍住。柵介電層108設置在第一部分107和柵極105之間?；蛘咭?guī)定，鰭101的第一部分107從絕緣層103A、103B突出并且具有位于從30nm至約50nm的范圍內的高度H1。鰭的由絕緣層103A、103B圍繞的部分可擁有大于或小于高度H1的高度H2。在一些實施例中，高度H2位于從約60nm至約100nm的范圍內。鰭101的寬度W可位于從約5nm至約15nm的范圍內。絕緣層103A、103B包括設置在襯底上方的下層103B和設置在下層103B上方的上層103A。在一些實施例中，下層103B和上層103A在不同的制造工序中形成并且由于形成的中斷而能夠觀察到二者之間的界面。

在一些實施例中，下層103B具有比上層103A的摻雜劑濃度更大的摻雜劑濃度。例如，下層103B可具有大于約1E19/cm³的摻雜劑濃度，大于第一層103A中的摻雜劑濃度至少兩個數量級。另一個實例，例如，上層103A可具有低于約1E17/cm³的摻雜劑濃度，低于下層103B中的摻雜劑濃度至少兩個數量級。在一些實施例中，除了由于在后面退火工序中的摻雜劑擴散而在上層103A中的一些意外的摻雜劑之外，上層103A是基本上無摻雜劑的。

圖3示出根據本發(fā)明的一些實施例的FinFET結構的截面圖。圖3中的截面圖可為在本發(fā)明的一些FinFET結構中沿著圖1的線AA切開的。鰭101包括第一部分(107,107')和位于第一部分下方的第二部分109，并且絕緣層103A圍繞第二部分109。與圖2相比，在圖3中示出的第一部分不僅包括鰭的主體107，而且包括鰭的頂面和側壁(107')。也就是說，鰭101的主體、頂面、以及側壁全部擁有低于約1E17/cm³的摻雜劑濃度。在一些實施例中，鰭的頂面和側壁為FinFET結構的溝道區(qū)域。

圖3中示出的鰭的第二部分109存在于絕緣層的上層103A之間。在一些實施例中，第二部分109中的摻雜劑濃度比第一部分(107,107')中的摻雜劑濃度大至少兩個數量級。例如，鰭的第二部分109擁有大于約5E18/cm³的摻雜劑濃度，而鰭的第一部分(107,107')擁有低于約1E17/cm³的摻雜劑濃度。第二部分109的上邊界和下邊界基本上與相鄰的絕緣層的上層103A的上表面和下表面相匹配。在一些實施例中，上層103A的高度H3根據第二部分109的預期的厚度決定。例如，高度H3可位于從約70nm至約90nm的范圍內。下層103B，如之前在圖2中的描述，可擁有從約5nm至約15nm的高度H4。在一些實施例中，鰭的第二部分109為FinFET結構的阱區(qū)域。

參照圖4，第二部分109和下層103B以斜線呈陰影。在一些實施例中，第二部分109和下層103B擁有基本相同的摻雜劑濃度，例如，大約5E18/cm³。在一些實施例中，第一部分107和上層103A擁有基本相同的摻雜劑濃度，例如，大約1E17/cm³。

參照圖5，FinFET結構還包括在第二部分109中的重摻雜區(qū)域109A。重摻雜區(qū)域109A中的摻雜劑濃度比第二部分109中的摻雜劑濃度大至少一個數量級。例如，重摻雜區(qū)域109A擁有大于約1E19/cm³的摻雜劑濃度。重摻雜區(qū)域109A設置在第一部分107和第二部分109之間的界面104下面，并且存在于第二部分109的上部。在一些實施例中，重摻雜區(qū)域109A中的摻雜劑濃度是均勻分布的，使得在重摻雜區(qū)域109A的頂部1091和底部1092處檢測到的摻雜劑濃度是基本上相同的?；蛘咭?guī)定，在重摻雜區(qū)域109A的頂部1091和底部1092之間的摻雜劑差值小于約3％。在一些實施例中，重摻雜區(qū)域109A為FinFET結構中的中間阱區(qū)域或防穿通區(qū)域。

參照圖6，FinFET結構還包括在第二部分109中的輕摻雜區(qū)域109B。輕摻雜區(qū)域109B中的摻雜劑濃度比重摻雜區(qū)域109A中的摻雜劑濃度低至少一個數量級。例如，輕摻雜區(qū)域109B擁有大約5E18/cm³的摻雜劑濃度。輕摻雜區(qū)域109B設置在重摻雜區(qū)域109A下面并為如圖3中示出的第二部分109的一部分。在一些實施例中，輕摻雜區(qū)域109B中的摻雜劑濃度是均勻分布的，使得在輕摻雜區(qū)域109B的頂部1093和底部1094處檢測到的摻雜劑濃度是基本上相同的?；蛘咭?guī)定，在輕摻雜區(qū)域109B的頂部1093和底部1094之間的摻雜劑差值小于約5％。

參照圖5、圖6和圖7，圖7是示出在特定注入能量下的鰭的多個深度(μm)處的摻雜劑濃度(atoms/cm³)的圖表。深度從鰭的頂面垂直檢測。示出摻雜劑濃度和深度之間的關系的曲線表現出在曲線的較深側具有高斯尾部(Gaussian tail)。在鰭頂注入的情況下，圖6中的輕摻雜區(qū)域109B遵循30KeV曲線的702部分，而圖6中的重摻雜區(qū)域109A遵循相同的曲線的702部分。由鰭頂注入制備的輕摻雜區(qū)域109B展示了由30KeV曲線的701部分指示的濃度分布。在此情況下，在輕摻雜區(qū)域109B的頂部1093和底部1094處的摻雜劑濃度是不同的，可觀察到至少4至6倍的差異。相似地，由鰭頂注入制備的重摻雜區(qū)域109A展示了由30KeV曲線的701部分指示的濃度分布。在此情況下，在圖5中的重摻雜區(qū)域109A的頂部1091和底部1092處的摻雜劑濃度是不同的，可觀察到至少4至6倍的差值。通過使用鰭頂注入，摻雜劑濃度分布遵循圖7示出的曲線，并且因此摻雜劑濃度沿著鰭深度的方向變化。

特別地，在鰭的重摻雜區(qū)域109A中，摻雜劑的均勻性對于抑制短溝道效應是重要的。用于制造在本發(fā)明中描述的FinFET結構的方法可解決如之前描述的低摻雜劑均勻性問題。

參照圖3至圖8，圖8是示出載流子遷移率(cm²/V〃s)關于摻雜密度(cm^-3)的函數的圖表。通過使用鰭頂注入，大量高能摻雜劑穿過第一部分107行進并在鰭的第二部分109處停止，然而，大量摻雜劑可在第一部分107中停止，形成第一部分107中的電離散射中心。晶格完整性也可由于高能摻雜劑的行進而被破壞，導致引入晶格缺陷和摻雜劑聚集的注入。鰭的包括 頂面和側壁(即，溝道區(qū)域107')的第一部分107中的散射中心增大。在圖8中，鰭頂注入可在第一部分107處產生介于1E16/cm³和1E18/cm³之間(如圖8的區(qū)域R1中示出的)的不期望的本底摻雜劑密度。N型FinFET結構中的產生的電子遷移率可位于從1200cm²/V〃s至約300cm²/V〃s的范圍內。本發(fā)明中提供的方法可抑制低于1E17/cm³的摻雜密度、或甚至低于1E16/cm³的摻雜密度(如圖8的區(qū)域R2中示出的)。在此情況下，可控制鰭的包括頂面和側壁(即，溝道區(qū)域107')的第一部分109中的電子遷移率大于約1200cm²/V。

參照圖9，提供了用于制造本發(fā)明的FinFET結構的方法的工序。圖9中的工序進一步連同圖10至圖21的描述一起描述。圖10至圖21示出本文所描述的方法中的工序的截面圖。在工序901和圖10至圖12中，半導體鰭101形成為部分地設置在第一絕緣層103'中。在圖10中，蝕刻由多層覆蓋的半導體襯底100以形成兩個鰭101。在一些實施例中，多層結構可包括氧化物層201和氮化物層202。氧化物層201可為集成電路的I/O區(qū)域中的焊接氧化物層。在其他實施例中，額外的層可被包括在多層結構中。多層結構保留在鰭101的頂部上方作為用于隨后工序的硬掩模。在圖11中，第一絕緣層103'設置在半導體襯底100和鰭101上方?？蓤?zhí)行拋光工序以使第一絕緣層103'的頂面與多層結構等高。在圖12中，第一絕緣層103'被去除至預定深度，暴露鰭101的從蝕刻的第一絕緣層103突出的一部分。在一些實施例中，暴露的鰭101擁有從約30nm至約50nm的高度H1。

參照工序903和圖13、14。在圖13中，掩模層203形成為覆蓋鰭101的頂面和側壁，鰭101從蝕刻的第一絕緣層103暴露。在一些實施例中，掩模層203掩蓋地設置以共形地覆蓋鰭101和蝕刻的第一絕緣層103。在一些實施例中，掩模層203可為氮化物層。在圖14中，應用定向蝕刻或干蝕刻來去除掩模層203的位于鰭101的頂面和蝕刻的第一絕緣層103的頂面上方的部分。覆蓋鰭101的側壁的蝕刻的掩模層203保存在定向蝕刻工序之后。

參照工序905和圖15。蝕刻的第一絕緣層103的上部被去除至預定深度，暴露鰭101的側壁的一部分101A。側壁的暴露的部分101A不被掩模 層203覆蓋。在一些實施例中，側壁的暴露的部分101A擁有約60nm至約100nm的高度H3。由于第一絕緣層103已至少在圖12和圖15示出的兩個工序中被蝕刻，第一絕緣層103表示為圖15中的103B。在圖15中，盡管在鰭101的頂面上方的掩模層203在之前的工序中已經被去除，但在第一絕緣層103的蝕刻工序中多層結構充當硬掩模，使得鰭101的主體在本工序中不被毀壞。

參照工序907和圖16、17、18。實施傾斜角度注入以形成半導體鰭101的第二部分109、或阱部分。注入工序的傾斜角度可位于從約5至約45度的范圍內。在圖16中，控制離子束從垂直線傾斜的角度θ1來注入摻雜劑。在一些實施例中，θ1為約10度。如之前的描述，鰭101的寬度W位于從約5nm至10nm的范圍內，并且因此關于高能摻雜劑的有效深度為鰭寬度W的一半，換言之，從約2.5nm至約5nm。在鰭頂注入中，高能摻雜劑必須穿透鰭的第一部分107然后到達第二部分109，因此鰭頂注入中的注入能量平均為30KeV至80KeV。然而，在本發(fā)明中，掩模層203的一部分去除后，暴露鰭101的側壁101A，被注入的摻雜劑不再需要擁有高能量，替代地，在一些實施例中，1KeV或更低的注入能量足夠來形成鰭的阱部分109。向回參照圖7，由于摻雜劑行進的有效深度基本上減小，幾乎不可能觀察到摻雜劑濃度的高斯分布。阱區(qū)域109中的摻雜劑濃度達到高均勻性。或者規(guī)定，阱區(qū)域109的頂部1093'和底部1094處的摻雜劑濃度基本上相同。

在圖17中，控制離子束從垂直線傾斜的角度θ2來注入摻雜劑。在一些實施例中，θ2可位于從約5至約25度的范圍內。相比于圖16，角度θ1僅為10度，甚至認為從角度θ2注入鰭的摻雜劑具有更短的有效深度。伴隨角度θ2使用的注入能量可比伴隨角度θ1使用的注入能量更低。相似地，阱區(qū)域109的頂部1093'和底部1094處的摻雜劑濃度基本上相同。在圖18中，控制離子束從垂直線傾斜的角度θ3來注入摻雜劑。在一些實施例中，θ3為約30度。在圖18的方案中形成中間阱區(qū)域或防穿通(APT)區(qū)域109A。APT注入的劑量高于在阱注入中使用的劑量，使得APT區(qū)域比阱區(qū)域重摻雜。相似地，APT區(qū)域109A的頂部1091和底部1092處的摻雜劑濃度基 本上相同。

注意到在圖16至圖18中，當阱區(qū)域109或APT區(qū)域109A已經被摻雜時，第一絕緣層103B也被摻雜而沒有任何遮蔽。第一絕緣層103B因此為具有至少1E19/cm³的摻雜濃度的摻雜區(qū)域。在圖19中，第二絕緣層103A設置在第一絕緣層103B上方。由于沒有隨后的注入工序，第二絕緣層103B基本上未摻雜。因為第一絕緣層103B和第二絕緣層103A在不同的工序形成，所以可設置分隔上部未摻雜部分和下部摻雜部分的界面。在圖19中，第二部分109包括APT區(qū)域109A和阱區(qū)域109B。這兩個區(qū)域可使用SIMS根據之前描述的不同的摻雜劑濃度來識別。

在圖20中，通過濕蝕刻工序去除掩模層203。在一些實施例中，也在本工序中去除位于鰭101上方的多層結構的氮化物層202。因此，暴露多層結構的氧化物層201。如果FinFET結構存在于集成電路(IC)的I/O區(qū)域中，氧化物層201可被作為焊接氧化物層來保存。如果FinFET結構存在于IC的其他區(qū)域中，可去除氧化物層201，并且再沉積高k介電層108，如圖21中示出的。在圖22中，形成金屬柵極105以覆蓋鰭101和絕緣層103A、103B。

本發(fā)明提供給了一種FinFET結構，其具有未摻雜的溝道區(qū)域、均勻摻雜的阱區(qū)域、以及均勻摻雜的APT區(qū)域。也公開了一種用于制造這樣的FinFET結構的方法。本文描述的FinFET結構獲得了更好的載流子遷移率和可更好地抑制短溝道效應。

本發(fā)明提供了一種FinFET結構。FinFET結構包括鰭和圍繞鰭的第一部分的柵極。鰭的第一部分中的摻雜劑濃度低于約1E17/cm³。

在本發(fā)明的一些實施例中，FinFET結構還包括圍繞鰭的第二部分的絕緣層。鰭的第二部分的摻雜劑濃度大于約5E18/cm³。

在本發(fā)明的一些實施例中，FinFET結構還包括圍繞鰭的第二部分的絕緣層。絕緣層包括下層和上層，并且下層設置在連接于鰭的襯底上方并且具有大于約1E19/cm³的摻雜劑濃度。

在本發(fā)明的一些實施例中，FinFET結構還包括圍繞鰭的第二部分的絕緣層。絕緣層包括下層和上層。上層設置在下層上方并且具有低于約 1E17/cm³的摻雜劑濃度。

在本發(fā)明的一些實施例中，鰭的第二部分包括鄰近鰭的第一部分與第二部分的界面的重摻雜區(qū)域。重摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同。

在本發(fā)明的一些實施例中，重摻雜區(qū)域的摻雜劑濃度大于約1E19/cm³。

在本發(fā)明的一些實施例中，鰭的第二部分還包括位于重摻雜區(qū)域下面的輕摻雜區(qū)域。輕摻雜區(qū)域的頂部和底部處的摻雜劑濃度基本上相同。

本發(fā)明提供了一種MOS結構。MOS結構包括鰭和圍繞鰭的阱部分的絕緣層。鰭的溝道部分從絕緣層突出。在絕緣層的上部中的摻雜劑濃度基本上低于在絕緣層的下部中的摻雜劑濃度。

在本發(fā)明的一些實施例中，上部的摻雜劑濃度低于約1E17/cm³。

在本發(fā)明的一些實施例中，溝道部分被金屬柵極圍繞，并且溝道區(qū)域的摻雜劑濃度低于約1E17/cm³。

在本發(fā)明的一些實施例中，阱部分的摻雜劑濃度大于約5E18/cm³。

在本發(fā)明的一些實施例中，阱部分還包括鄰近溝道部分的防穿通區(qū)域。防穿通區(qū)域的頂部和底部之間的濃度差少于約3％。

在本發(fā)明的一些實施例中，絕緣層的上部和下部為兩層，具有位于二者之間的界面。

本發(fā)明提供了一種用于制造FinFET結構的方法。該方法包括：(1)形成部分地設置在第一絕緣層中的半導體鰭；(2)形成覆蓋半導體鰭的頂面和部分側壁的掩模層,該半導體鰭從第一絕緣層突出；(3)去除第一絕緣層的一部分以暴露半導體鰭的側壁；以及(4)通過傾角注入工藝摻雜半導體鰭。

在本發(fā)明的一些實施例中，該方法還包括在第一絕緣層上方形成第二絕緣層。

在本發(fā)明的一些實施例中，該方法還包括在半導體鰭的頂面上方形成包含氧化物層和氮化物層的多層結構。

在本發(fā)明的一些實施例中，形成覆蓋半導體鰭的頂面和部分側壁的掩模層，該半導體鰭從第一絕緣層突出包括在從第一絕緣層突出的半導體鰭 的頂面和部分側壁上方毯式沉積掩模層。在本發(fā)明的一些實施例中，去除第一絕緣層的一部分以暴露半導體鰭的側壁包括：(1)去除沉積在第一絕緣層的頂面上方的掩模層；以及(2)將第一絕緣層的一部分蝕刻至預定深度。

在本發(fā)明的一些實施例中，通過傾角注入工藝摻雜半導體鰭包括以約或低于約1KeV的能量執(zhí)行小傾角注入。

在本發(fā)明的一些實施例中，該方法還包括從半導體鰭去除掩模層。

前面概述了若干實施例的特征，使得本領域的技術人員可以更好地理解本發(fā)明的各個方面。本領域的技術人員應該理解，他們可以容易地使用本發(fā)明作為用于設計或修改用于執(zhí)行與本發(fā)明相同或類似的目的和/或實現相同或類似優(yōu)點的其它工藝和結構的基礎。本領域的技術人員還應該意識到，這種等同結構不背離本發(fā)明的精神和范圍，并且可以進行各種改變、替換和變更而不背離本發(fā)明的精神和范圍。