薄膜電容和齊納二極管的復合電子部件及其制造方法
【專利摘要】復合電子部件(100)的特征在于：具備由Si基板(1)、薄膜電容(8)、Si基板(1)和半導體薄膜層(13)構成的齊納二極管(14)，Si基板(1)的載流子濃度比半導體薄膜層(13)的載流子濃度小。
【專利說明】薄膜電容和齊納二極管的復合電子部件及其制造方法

【技術領域】
[0001] 本發(fā)明涉及在Si基板上形成有薄膜電容和齊納二極管的薄膜電容和齊納二極管 的復合電子部件。
[0002] 另外，本發(fā)明涉及上述薄膜電容與齊納二極管的復合電子部件的制造方法。

【背景技術】
[0003] 以往，由在Si基板上層疊由貴金屬電極材料或導電性氧化物材料構成的電極層 和由鈣鈦礦型介電材料構成的電介體而成的薄膜電容作為小型、大容量的電容而被廣泛地 使用。
[0004] 例如，在專利文獻1 (日本專利第4525947號公報）中公開了一種在Si基板上層 疊由Pt構成的下部電極層、由鈦酸鍶鋇（(Ba，Sr)Ti0 3;#下稱為"BST"）構成的電介體和 由Pt構成的上部電極層的薄膜電容。
[0005] 該專利文獻1所公開的以往的薄膜電容例如通過以下的工序制造。
[0006] 首先，準備在表面形成了 Si02膜的Si基板。
[0007] 接下來，在Si基板的Si02膜上依次形成貼近層、由Pt構成的下部電極層、由結晶 性BST構成的電介體、由Pt構成的上部電極層。
[0008] 然后，根據需要，在上部電極層上形成阻擋層、保護層。
[0009] 接下來，為了提高由BST構成的電介體的結晶性并提升介電常數(shù)，進行熱處理。熱 處理是通過在氧氣氣氛中以750°C以上例如850°C的溫度加熱30分鐘而進行的。
[0010] 另外，作為其他的電子部件，在具有η型或p型導電性的Si基板上形成具有相反 導電性的半導體層而成的齊納二極管被廣泛地應用于恒壓電路、靜電防護等。
[0011] 例如，在專利文獻2(日本專利第3981324號公報）公開了一種在p型雜質濃度高 的Si基板的表面形成η型半導體層并在該η型半導體層的表面形成p型擴散區(qū)域的齊納 二極管。
[0012] 該專利文獻2所公開的以往的齊納二極管例如通過以下的工序制造。
[0013] 首先，例如準備Ρ型雜質濃度高的Si基板。
[0014] 然后，對該ρ型雜質濃度高的Si基板實施ρ - η擴散接合工序。具體而言，首先 在Ρ型雜質濃度高的Si基板的表面，使可得到所期望的齊納電壓的雜質濃度的η型半導體 層外延生長。接下來，在η型半導體層表面通過使硼等雜質元素擴散，而形成由規(guī)定數(shù)量及 形狀構成的Ρ型擴散區(qū)域。
[0015] 接下來，通過在形成有ρ型擴散區(qū)域的η型半導體層的ρ型擴散區(qū)域的表面蒸鍍 Α1等金屬膜并進行圖案化，形成電極、布線。
[0016] 專利文獻1 :日本專利第4525947號公報
[0017] 專利文獻2 :日本專利第3981324號公報
[0018] 隨著電子設備、電氣設備等的小型輕量化，在這些設備所使用的電子部件中，也謀 求小型輕量化、多個電子部件的復合化。在上述的薄膜電容、齊納二極管中也是，如果能夠 使兩者復合化，則能夠削減設備所使用的電子部件的個數(shù)，能夠削減對設備的安裝空間，所 以非常優(yōu)選。
[0019] 然而，在欲將上述的薄膜電容和齊納二極管構成于單個Si基板上的情況下，存在 以下那樣的問題。即，在上述的薄膜電容的制造方法中，存在為了提高由BST構成的電介體 的結晶性并提升介電常數(shù)而在氧氣氣氛中以750°C以上例如850°C的溫度進行熱處理的工 序。另外，在上述的齊納二極管的制造方法中，存在在P型雜質濃度高的Si基板的表面使η 型半導體層外延生長的工序、在η型半導體層的表面使硼等雜質元素擴散的工序。這些外 延生長、雜質元素的擴散等通常在非氧氣氣氛中、在l〇〇〇°C左右的高溫度下進行。另外，這 些工序是需要高成本的工序。
[0020] 當在單個Si基板上形成薄膜電容和齊納二極管時，如果先形成薄膜電容而后形 成齊納二極管，則存在根據在形成齊納二極管時的外延生長、雜質元素擴散的高溫度、氣氛 的不同，而導致先形成的薄膜電容劣化的問題。相反，如果先形成齊納二極管而后形成薄膜 電容，則存在因在形成薄膜電容時的熱處理工序中氧氣氣氛中超過750°C的高溫，而導致構 成先形成的齊納二極管的半導體材料、電極材料氧化、擴散，進而齊納二極管功能劣化、功 能不全的問題。即，不管以哪樣的順序來形成薄膜電容和齊納二極管，都會存在在形成之后 的電子部件時，先形成的電子部件劣化的問題。


【發(fā)明內容】

[0021] 本發(fā)明是為了解決上述以往的技術問題而完成的。作為其技術方案，本發(fā)明的薄 膜電容和齊納二極管的復合電子部件具備：Si基板，其具有η型或p型導電性，由單晶體 或多晶體構成；電極層，其形成在Si基板上，由貴金屬電極材料或導電性氧化物材料構成； 薄膜電容，其通過由鈣鈦礦型介電材料構成的電介體層疊而成；以及齊納二極管，其形成在 Si基板上的與形成薄膜電容的區(qū)域不同的區(qū)域，由具有與Si基板相反的導電性的半導體 薄膜層構成，與Si基板形成p - η結，所述薄膜電容和齊納二極管的復合電子部件的特征 在于，Si基板的載流子濃度比半導體薄膜層的載流子濃度小。
[0022] 另外，本發(fā)明的薄膜電容和齊納二極管的復合電子部件的制造方法的特征在于， 依次具備：準備具有η型或p型導電性的由單晶體或多晶體構成的Si基板的工序；在Si基 板上層疊由貴金屬電極材料或導電性氧化物材料構成的電極層和由鈣鈦礦型介電材料構 成的電介體來形成薄膜電容的工序；對薄膜電容進行熱處理的工序；以及在Si基板上的與 形成有薄膜電容的區(qū)域不同的區(qū)域，形成具有與Si基板相反的導電性的半導體薄膜層，來 形成與Si基板形成p - η結的齊納二極管的工序，Si基板的載流子濃度比半導體薄膜層 的載流子濃度小。
[0023] 根據本發(fā)明的薄膜電容和齊納二極管的復合電子部件的結構，齊納二極管由Si 基板和半導體薄膜層構成，所以不使用高溫且高成本的P - η擴散接合工序，即不使用使半 導體層外延生長的工序、在半導體層的表面擴散硼等雜質元素的工序就能在Si基板上形 成齊納二極管。因此，如果在Si基板上先形成薄膜電容而后形成齊納二極管，能夠不使薄 膜電容和齊納二極管這雙方劣化地制造薄膜電容與齊納二極管的復合電子部件。
[0024] 另外，在本發(fā)明的薄膜電容與齊納二極管的復合電子部件中，齊納二極管由Si基 板和半導體薄膜構成，并且Si基板的載流子濃度比半導體薄膜的載流子濃度小，作為齊納 特性起源的電子雪崩主要在Si基板側產生，所以能夠得到與使用p - η擴散接合工序制造 出的以往的齊納二極管同等水平的特性。即，認為在電子雪崩不在Si基板側而主要在半導 體薄膜側產生的情況下，ESD(Electro - Static Discharge :靜電放電）保護功能降低，但 根據本發(fā)明不會產生那樣的問題。
[0025] 另外，根據本發(fā)明的薄膜電容與齊納二極管的復合電子部件的制造方法，在形成 薄膜電容并對薄膜電容進行熱處理之后，利用不經過基于高溫度的工序的工序來形成齊納 二極管，所以能夠不使薄膜電容和齊納二極管這雙方劣化地制造薄膜電容與齊納二極管的 復合電子部件。

【專利附圖】

【附圖說明】
[0026] 圖1是表示本發(fā)明的第1實施方式所涉及的薄膜電容和齊納二極管的復合電子部 件1〇〇的俯視圖。
[0027] 圖2是表示圖1的X - X部分的復合電子部件100的截面圖。
[0028] 圖3是表示圖1的Y - Y部分的復合電子部件100的截面圖。
[0029] 圖4是復合電子部件100的等效電路圖。
[0030] 圖5是表示在復合電子部件100的制造方法中所實施的工序的截面圖。圖5的 (A)和圖5的⑶表不復合電子部件100的不同截面。（以下的圖6?13也具有圖（A)和 圖⑶，同樣地也分別表示復合電子部件100的不同截面。）
[0031] 圖6是圖5的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的截 面圖。
[0032] 圖7是圖6的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的截 面圖。
[0033] 圖8是圖7的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的截 面圖。
[0034] 圖9是圖8的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的截 面圖。
[0035] 圖10是圖9的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的截 面圖。
[0036] 圖11是圖10的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的 截面圖。
[0037] 圖12是圖11的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的 截面圖。
[0038] 圖13是圖12的延續(xù)，是表示在復合電子部件100的制造方法中所實施的工序的 截面圖。
[0039] 圖14是表示本發(fā)明的第2實施方式所涉及的薄膜電容和齊納二極管的復合電子 部件200的截面圖。圖14的㈧和圖14的⑶表示復合電子部件200的不同截面。
[0040] 圖15是復合電子部件200的等效電路圖。

【具體實施方式】
[0041] 以下，參照附圖對用于實施本發(fā)明的方式進行說明。
[0042] [第1實施方式]
[0043] 圖1?4表示本發(fā)明的第1實施方式所涉及的薄膜電容和齊納二極管的復合電子 部件100。但是，圖1是復合電子部件100的俯視圖。圖2是表示圖1的X - X部分的復合 電子部件100的截面圖。圖3是表示圖1的Y - Y部分的復合電子部件100的截面圖。圖 4是復合電子部件100的等效電路圖。
[0044] 復合電子部件100具備p型Si單晶體基板1。作為p型Si單晶體基板1例如使 用摻B、載流子濃度為5E16cnT 3的基板。
[0045] 在p型Si單晶體基板1上形成有第一 Si02層2。第一 Si02層2例如通過熱氧化 法形成。
[0046] 在p型Si單晶體基板1的不同區(qū)域形成有薄膜電容8和齊納二極管14。
[0047] 薄膜電容8形成在p型Si單晶體基板1上所形成的第一 Si02層2上。薄膜電容 8由從下起依次層疊由BST構成的貼近層3、由Pt構成的下部電極層4、由BST構成的電介 體5、由Pt構成的上部電極層6、由BST構成的保護層7而成的結構構成。這之中，下部電 極層4、電介體5、上部電極層6作為電容發(fā)揮作用。貼近層3、下部電極層4、電介體5的俯 視大小比上部電極層6、保護層7的俯視大小大，且在沿垂直方向透視復合部件100的情況 下，上部電極層6、保護層7被形成的區(qū)域包含在貼近層3、下部電極層4、電介體5被形成的 區(qū)域內。
[0048] 齊納二極管14由p型Si單晶體基板1和與其接觸形成的由η型ZnO半導體構成 的半導體薄膜層13構成。
[0049] 在形成在p型Si單晶體基板1的薄膜電容8和齊納二極管14上，除了上述第一 Si02層2之外，從下起還依次層疊有第二Si02層9、第一聚酰亞胺層10以及第二聚酰亞胺 層17。在這些層疊體形成有以下的開口 11a?lid。
[0050] 形成有貫通第一聚酰亞胺層10、第二Si02層9、薄膜電容8的保護層7而直至薄 膜電容8的上部電極層6的開口 11a。
[0051] 形成有貫通第一聚酰亞胺層10、第二Si02層9、薄膜電容8的電介體5而直至薄 膜電容8的下部電極層4的開口 lib。
[0052] 形成有貫通第一聚酰亞胺層10、第二Si02層9、第二Si02層2而直至p型Si單晶 體基板1的2個開口 11c、lid。
[0053] 在開口 11c的內部形成有上述齊納二極管14的由η型ZnO半導體構成的半導體 薄膜層13。半導體薄膜層13與p型Si單晶體基板1接觸。
[0054] 在開口 lid的內部形成有例如由Ti層、Au層這2層結構構成的引出電極12。引 出電極12與p型Si單晶體基板1接觸。其中，在圖2等中，為了便于觀察，而將引出電極 12表不成1層。
[0055] 在第一聚酰亞胺層10上分別形成有由規(guī)定的圖案形狀構成的引出電極15、16。引 出電極15也形成在開口 11a的內部，與薄膜電容8的上部電極層6連接。另外，引出電極 15也形成在開口 11c的內部，與半導體薄膜層13連接。引出電極16也形成在開口 lib的 內部，與薄膜電容8的下部電極層4連接。另外，引出電極16也形成在開口 lid的內部，與 引出電極12連接。引出電極15、16例如由Ti層、Cu層這2層結構構成。其中，在圖2、圖 3等中，為了便于觀察，而分別將引出電極15、16表示成1層。
[0056] 在形成了引出電極15、16的第一聚酰亞胺層10上所層疊的第二聚酰亞胺層17形 成有開口 17a、17b，引出電極15從開口 17a露出，引出電極16從開口 17a露出。
[0057] 而且，在從開口 17a露出的引出電極15上形成有端子電極18,在從開口 17b露出 的引出電極16上形成有端子電極19。端子電極18、19例如通過無電解鍍敷法形成，例如 由Ni層、Au層這2層結構構成。其中，在圖2等中，為了便于觀察，而分別將端子電極18、 19表不成1層。
[0058] 如圖4所示，由以上結構構成的本發(fā)明的第1實施方式所涉及的薄膜電容和齊納 二極管的復合電子部件1〇〇,在端子電極18與端子電極19之間，具有薄膜電容8和齊納二 極管14并聯(lián)連接的等效電路。
[0059] 接下來，參照圖5?13對本發(fā)明的第1實施方式所涉及的薄膜電容與齊納二極管 的復合電子部件1〇〇的制造方法的一個例子進行說明。其中，各圖分別具有（A)和（B)，（A) 和（B)表示制造工序中的同一時刻的復合電子部件100的不同截面。即，（A)表示與圖1 的復合電子部件100的X - X部分相對應的截面。（B)表示與圖1的復合電子部件100的 Y - Y部分相對應的截面。
[0060] 首先，如圖5所示，準備p型Si單晶體基板1，并在p型Si單晶體基板1上通過熱 氧化法形成第一 Si02層2。作為p型Si單晶體基板1，例如使用摻B、載流子濃度為5E16cnT3 的基板。第一 Si02層2的厚度例如為700nm。
[0061] 接下來，如圖6所示，在第一 Si02層2上依次形成由BST構成的貼近層3、由Pt構 成的下部電極層4、由BST構成的電介體5、由Pt構成的上部電極層6、由BST構成的保護層 7。
[0062] 由BST構成的貼近層3例如通過如下方法形成：在第一 Si02層2上旋轉涂敷摩爾 比為 Ba :Sr :Ti = 7 :3 :10 的 MOD (Metal Organic Decomposition :金屬有機分解）原料， 并在使該原料干燥后，在氧氣氣氛中以650°C進行30分鐘的高溫升溫熱處理。貼近層3的 厚度例如為50nm。
[0063] 下部電極層4例如通過用濺射法將Pt成膜而形成。下部電極層4的厚度例如為 200nm〇
[0064] 由BST構成的電介體5例如通過如下方法形成：旋轉涂敷摩爾比為Ba :Sr :Ti = 7 :3 :10的MOD原料，并在使該原料干燥之后，在氧氣氣氛中以650°C進行10分鐘的高溫升 溫熱處理。電介體5的厚度例如為100nm。
[0065] 上部電極層6例如通過用濺射法將Pt成膜而形成。上部電極層6的厚度例如為 200nm〇
[0066] 由BST構成的保護層7例如通過如下方法形成：旋轉涂敷摩爾比為Ba :Sr :Ti = 7 :3 :10的MOD原料，并在使該原料干燥之后，在氧氣氣氛中以650°C進行60分鐘的高溫升 溫熱處理。保護層7的厚度例如為100nm。
[0067] 接下來，如圖7所示，使用光刻工藝和離子銑削法對保護層7和上部電極層6進行 加工，然后，同樣使用光刻工藝和離子銑削法對電介體5和下部電極層4和貼近層3進行加 工。其結果，在P型Si單晶體基板1上所形成的第一 Si02膜2上形成薄膜電容8。
[0068] 然后，為了提高薄膜電容8的由BST構成的電介體5的結晶性而提升介電常數(shù)，在 氧氣氣氛中以850°C進行30分鐘的熱處理。
[0069] 接下來，如圖8所示，在形成了薄膜電容8的p型Si單晶體基板1的第一 Si02層 2上形成第二5102層9。第二5102層9具有保護層和絕緣層的功能。第二510 2層9例如 通過濺射法形成。第二Si02層9的厚度例如為lOOOnm。
[0070] 然后，同樣如圖8所示，在第二Si02層9上涂敷光敏性聚酰亞胺，進行曝光、顯影， 例如在氮氣氣氛中以320°C進行固化，從而形成由所期望的圖案形狀構成的第一聚酰亞胺 層10。第一聚酰亞胺層10的厚度例如為6000nm。
[0071] 接下來，如圖9所示，將第一聚酰亞胺層10作為掩模，使用RIE(反應離子蝕刻） 法，對薄膜電容8部分的第二Si0 2層9和保護層7進行加工，形成直至上部電極層6的開口 11a和直至下部電極層4的開口 lib。另外，將第一聚酰亞胺層10作為掩模，使用RIE法， 對薄膜電容8以外的部分的第二Si02層9和熱氧化第二Si0 2層2進行加工，形成直至p型 Si單晶體基板1的開口 11c和開口 lid。
[0072] 接下來，如圖10所示，在開口 lid形成直至p型Si單晶體基板1的齊納二極管用 的引出電極12。引出電極12例如通過使用提離法而形成20nm的Ti層、500nm的Au層這 2層結構。其中，在圖10(A)等中，為了便于觀察，而將引出電極12表示成1層。
[0073] 接下來，如圖11所示，在開口 lid形成直至p型Si單晶體基板1的半導體薄膜層 13。具體而言，首先例如在通過濺射裝置進行p型Si單晶體基板1側的離子轟擊處理之后， 形成η型ZnO半導體薄膜。濺射條件例如為：基板溫度為25°C、Ar/0 2氣體比為99. 5/0. 5、 RF功率為300W(Zn0陶瓷門使用）。半導體薄膜層13的厚度例如為500nm。這之后，通過 光刻工藝和干法刻蝕，除去第一聚酰亞胺層10上的不需要的η型ZnO半導體薄膜。由p型 Si單晶體基板1和由η型ZnO半導體構成的半導體薄膜層13構成齊納二極管14。
[0074] 接下來，如圖12所示，形成引出電極15、16。引出電極15形成在第一聚酰亞胺層 10上、在開口 11c內形成的半導體薄膜層13上以及直至上部電極層6的開口 11a內。引出 電極16形成在第一聚酰亞胺層10上、在開口 lid內形成的引出電極12上以及直至下部電 極層4的開口 lib內。具體而言，引出電極15、16例如通過濺射裝置形成100nm的Ti層、 lOOOnrn的Cu層這2層結構，并利用光刻工藝和干法刻蝕，對形成在第一聚酰亞胺層10上的 Cu層及Ti層進行圖案化而形成。其中，在圖12的（A)、(B)等中，為了便于觀察，分別將引 出電極15、16表不成1層。
[0075] 接下來，如圖13所示，在形成了引出電極15、16的第一聚酰亞胺層10上涂敷光敏 性聚酰亞胺，并進行曝光、顯影，例如在氮氣氣氛中以320°C進行固化，從而形成由所希望的 形狀構成的第二聚酰亞胺層17。第二聚酰亞胺層16的厚度例如為6000nm。
[0076] 最后，如圖1、圖2、圖13所示，從形成在第二聚酰亞胺層17的開口 17a、17b露出 的引出電極15、16上形成端子電極18、19,本發(fā)明的第1實施方式所涉及的復合電子部件 100完成。端子電極18、19例如通過無電解電鍍法形成為2000nm的Ni層、50nm的Au層這 2層結構。其中，在圖13的⑷等中，為了便于觀察，而將端子電極19表示成1層。
[0077] 以上，對本發(fā)明的第1實施方式所涉及的薄膜電容和齊納二極管的復合電子部件 100的結構以及制造方法的一個例子進行了說明。但是，本發(fā)明并不限定于上述內容，能夠 根據發(fā)明主旨進行種種變更。
[0078] 例如，在第1實施方式所涉及的復合電子部件100中，使用η型ZnO半導體薄膜作 為半導體薄膜層13,但半導體薄膜層并不限定于此，也可以使用其他的半導體薄膜材料。
[0079] 另外，在第1實施方式所涉及的復合電子部件100中，Si基板1使用了 p型基板， 但Si基板也可以是η型。但是，該情況下，需要將半導體薄膜層13變更成p型半導體薄膜 層。
[0080] 另外，在第1實施方式所涉及的復合電子部件100中，Si基板1使用了單晶體基 板，但Si基板也可以是多晶體基板。
[0081] 另外，在第1實施方式所涉及的復合電子部件100中，構成電容8的電介體5使用 了 BST，但材料并不限定于此，也可以使用其他的材料。另外，構成電容8的下部電極層4、 上部電極層6使用了 Pt，但材料并不限定于此，也可以使用其他的貴金屬電極材料、導電性 氧化物材料。并且，電容8的層數(shù)也是任意的，也可以追加電介體、中間電極層而增加層數(shù)。
[0082] 另外，在第1實施方式所涉及的復合電子部件100中，如圖4的等效電路圖所示， 1個薄膜電容和1個齊納二極管并聯(lián)連接，但復合電子部件的等效電路并不限定于此，也可 以構成其他的各種電路。另外，在復合電子部件的內部構成的薄膜電容、齊納二極管的個數(shù) 也是任意的，并不限定于個1個。
[0083] [第2實施方式]
[0084] 在圖14的（A)、（B)、圖15示出了本發(fā)明的第2實施方式所涉及的薄膜電容和齊 納二極管的復合電子部件200。圖14的（A)、（B)分別表示復合電子部件200的不同截面。 圖15是復合電子部件200的等效電路圖。
[0085] 在上述的第1實施方式所涉及的復合電子部件100中，使用了由摻B、載流子濃度 為5E16cnT 3構成的p型Si單晶體基板1，但在第2實施方式所涉及的復合電子部件200中， 代替此而使用了由摻P、載流子濃度為2E16cnT 3構成的η型Si單晶體基板31。
[0086] 另外，在上述的第1實施方式所涉及的復合電子部件100中，使用η型ZnO半導體 薄膜作為半導體薄膜層13,但在第2實施方式所涉及的復合電子部件200中，代替此而使用 了 P型非晶Si半導體薄膜作為半導體薄膜層33。
[0087] 另外，在上述的第1實施方式所涉及的復合電子部件100中，設齊納二極管為1 個，且使引出電極16經由引出電極12而與Si單晶體基板1連接，但在第2實施方式所涉 及的復合電子部件200中，將引出電極12置換成由p型非晶Si半導體構成的半導體薄膜 層43。
[0088] 其結果，第2實施方式所涉及的復合電子部件200具備2個齊納二極管。即，以上 述的η型Si單晶體基板31和由p型非晶Si半導體構成的半導體薄膜層33構成1個齊納 二極管34,以η型Si單晶體基板31和由p型非晶Si半導體構成的半導體薄膜層43構成 另1個齊納二極管44。
[0089] 第2實施方式所涉及的復合電子部件200的其他結構與第1實施方式所涉及的復 合電子部件100的結構相同，在圖14中的標號也使用了相同的附圖標記。
[0090] 如圖15所示，第2實施方式所涉及的復合電子部件200具有相反方向串聯(lián)連接的 齊納二極管33和34與電容8并聯(lián)連接的等效電路。
[0091] 此外，這次公開的上述實施方式只是在所有方面的例示，并不起限制作用。本發(fā)明 的范圍不是由上述的說明表示而由權利要求表示，并且包括與權利要求均等的含義及范圍 內的所有的變更。
[0092] 產業(yè)上的可利用性
[0093] 本發(fā)明能夠利用于在Si基板上形成了薄膜電容和齊納二極管的薄膜電容與齊納 二極管的復合電子部件。
[0094] 附圖標記說明：
[〇〇95] 1···ρ型Si單晶體基板；2…第一 Si02層；3…貼近層（BST) ;4…下部電極層（Pt); 5…電介體（BST) ;6…上部電極層（Pt) ;7…保護層（BST) ;8…薄膜電容；9…第二5丨02層； 10…第一聚酰亞胺層；11a、lib、11c、lid…開口；12…引出電極；13···半導體薄膜層（η型 ΖηΟ半導體薄膜）；14···齊納二極管；15、16…引出電極；17···第二聚酰亞胺層；18、19…端 子電極；31···η型Si單晶體基板；33、43…半導體薄膜層（ρ型非晶Si半導體薄膜）；34、 44…齊納二極管。
【權利要求】
1. 一種薄膜電容和齊納二極管的復合電子部件，具備： Si基板，其具有η型導電性或p型導電性，由單晶體或多晶體構成； 電極層，其形成在所述Si基板上，由貴金屬電極材料或導電性氧化物材料構成； 薄膜電容，其通過由鈣鈦礦型介電材料構成的電介體層疊而成；以及 齊納二極管，其形成在所述Si基板上的與形成所述薄膜電容的區(qū)域不同的區(qū)域，由具 有與所述Si基板相反的導電性的半導體薄膜層構成，與所述Si基板形成p - η結， 所述薄膜電容和齊納二極管的復合電子部件的特征在于， 所述Si基板的載流子濃度比所述半導體薄膜層的載流子濃度小。
2. 根據權利要求1所述的薄膜電容和齊納二極管的復合電子部件，其特征在于， 所述薄膜電容與所述齊納二極管并聯(lián)連接。
3. -種薄膜電容和齊納二極管的復合電子部件的制造方法，其特征在于，依次具備： 準備具有η型導電性或p型導電性的由單晶體或多晶體構成的Si基板的工序； 在所述Si基板上層疊由貴金屬電極材料或導電性氧化物材料構成的電極層和由鈣鈦 礦型介電材料構成的電介體來形成薄膜電容的工序； 對所述薄膜電容進行熱處理的工序；以及 在所述Si基板上的與形成有所述薄膜電容的區(qū)域不同的區(qū)域，形成具有與所述Si基 板相反的導電性的半導體薄膜層，來形成與所述Si基板形成p - η結的齊納二極管的工 序， 所述Si基板的載流子濃度比所述半導體薄膜層的載流子濃度小。
【文檔編號】H01L21/329GK104067376SQ201480000577
【公開日】2014年9月24日 申請日期:2014年1月20日 優(yōu)先權日:2013年1月23日
【發(fā)明者】野村雅信, 竹島裕 申請人:株式會社村田制作所